KR19980060710A - 반도체 메모리장치의 지연회로 - Google Patents

반도체 메모리장치의 지연회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 지연 회로에 관한 것으로, 복수개의 제어 신호들을 입력으로하여 상기 제어 신호들에 따라 각각 다른 지연 시간을 제공하는 제1 지연부와, 상기 복수개의 제어 신호들을 입력으로하여 상기 제어 신호들에 따라 각각 다른 지연 시간을 제공하는 제2 지연부 및 클럭 신호를 입력으로하고 상기 제1 지연부와 상기 제2 지연부에 제어단이 연결되어 상기 제1 지연부의 출력 신호와 상기 제2 지연부의 출력 신호에 의해 각각 다른 지연 시간을 갖는 출력 신호를 출력하는 드라이버를 구비함으로써 지연 회로의 면적이 감소되고 전력 소모가 감소된다.

Description

반도체 메모리 장치의 지연 회로
본 발명은 반도체 메모리 장치의 지연 회로에 관한 것으로서, 특히 동기식 DRAM(SDRAM; Syncronous Dynamic Random Access Memory)의 지연 회로에 관한 것이다.
동기식 DRAM이란 클럭 신호에 동기되어 모든 데이터의 입출력 상태가 제어되는 DRAM을 말한다.
도 1은 종래의 반도체 메모리 장치의 지연 회로도이다. 상기 도 1에 도시된 지연 회로의 구조는 제1 내지 제9 지연단들(11,12,13,14,15,16,17,18,19)이 직렬로 연결되어 구성된 제1 지연부(21)와, 상기 제1 지연부(21)의 제9 지연단(19)의 출력을 입력으로하고 제1 클럭 신호에 게이트가 연결되고 상기 제1 클럭 신호의 상보 신호에 상보 게이트가 연결된 제1 전송 게이트(31)와, 상기 제1 지연부(21)의 제7 지연단(17)의 출력을 입력으로하고 제2 클럭 신호에 게이트가 연결되고 상기 제2 클럭 신호의 상보 신호에 상보 게이트가 연결된 제2 전송 게이트(33)와, 상기 제1 지연부(21)의 제1 지연단(11)의 출력을 입력으로하고 제3 클럭 신호에 게이트가 연결되고 상기 제3 클럭 신호의 상보 신호에 상보 게이트가 연결된 제3 전송 게이트(35)와, 상기 제1 지연부(21)의 제5 지연단(15)의 출력을 입력으로하고 제4 클럭 신호에 게이트가 연결되고 상기 제4 클럭 신호의 상보 신호에 상보 게이트가 연결된 제4 전송 게이트(37), 및 상기 제1 내지 제4 전송 게이트들(31,33,35,37)의 출력을 입력으로하여 출력 신호인 FRT를 출력하는 제2 지연부(23)로 구성되어있다.
여기서, 상기 제1 지연부(21)의 입력 신호는 반도체 메모리 장치(1)의 내부 클럭 신호인 PCLK이다.
도 2는 칼럼 어드레스 스트로브(Column Address Strobe; 이하, CAS로 약함) 레이턴시(latency)가 2일 때의 상기 도 1의 타이밍도이다. CAS 레이턴시는 독출 명령이 주어진 후에 몇번째 클럭에서 유효한 출력 데이터를 가져올 수 있는지를 나타내는 지수이다. 즉, CAS 레이턴시가 1이면 저주파수 영역에서 동작하고, CAS 레이턴시사 2,3,4로 증가할수록 동작 주파수는 높아진다. 도 2에서 CAS 레이턴시 2라는 것은 상기 PCLK의 주파수가 83.3[MHz]라는 것을 나타낸다. 상기 도 2를 참조하여 상기 도 1에 도시된 회로의 동작을 설명하기로 한다. 논리 하이(logic high)의 외부 클럭이 상기 반도체 메모리 장치(1)로 입력되면 3 나노초(ns;nano seconds) 후에 논리 하이 레벨의 PCLK이 발생한다. 상기 PCLK이 논리 하이가 된 후 9나노초 후에 감지 증폭기(41)에서 입출력 라인으로 출력 데이터가 전송되는 것을 허용하는 칼럼 선택선 신호가 인에이블(enable)된다. 상기 칼럼 선택선 신호가 인에이블됨으로 인하여 입출력 라인에 실린 데이터를 입출력 감지 증폭기(43)로 하여금 감지하게끔 상기 입출력 감지 증폭기(43)를 구동하는 신호인 FRT가 논리 하이 레벨로 인에이블(enable)된다. 상기 외부 클럭 신호가 반도체 메모리 장치(1)로 입력되고 나서 12 나노초 후에 상기 입출력 감지 증폭기(41)가 구동하여야만 상기 반도체 메모리 장치(1)는 정상적으로 동작하게 된다. 이처럼 상기 입출력 감지 증폭기(43)를 정확한 시간에 동작시키기 위해서 도 1의 지연 회로가 사용된다. 상기 지연 회로에서 상기 FRT는 상기 PCLK이 상기 제1 지연부(21)에 입력되어 상기 제1 지연부(21)의 제1 내지 제9 지연단들(11,12,13,14,15,16,17,18,19)을 통과하여 상기 제1 전송 게이트(31)에 도달한다. 이 때 상기 제1 클럭 신호가 인에이블되면 상기 제1 전송 게이트(31)는 도통하게 되고 그로 인하여 상기 PCLK은 상기 제1 전송 게이트9310와 상기 제2 지연부(23)를 통과하여 상기 FRT가 발생한다. 즉, 상기 FRT는 상기 PCLK이 논리 하이가 된 후 9 나노초 지연된 후에 발생한다.
도 3은 CAS 레이턴시가 3일 때 상기 도 1의 타이밍도이다. 상기 CAS 레이턴시가 3이라는 것은 상기 PCLK의 주파수가 125[MHz]라는 것을 나타낸다. 도 3을 참조하여 상기 도 1에 도시된 회로의 동작을 설명하기로한다. 논리 하이 레벨의 외부 클럭 신호가 상기 반도체 메모리 장치(1)로 입력되고 나서 칼럼 선택선 신호가 인에이블되는 시간은 9 나노초로서 CAS 레이턴시가 2일 때와 동일한 시간에 동작한다. 반면에 상기 FRT는 독출 명령이 입력되고 난 후 상기 PCLK의 두 번째 클럭에서부터 발생하여 1 나노초 후에 동작한다. 상기 FRT가 PCLK의 두 번째 클럭이 인에이블된 후 1 나노초 후에 동작하기 위해서는 상기 PCLK은 상기 제1 지연부(21)의 제1 지연단(11)을 통과한 후 곧바로 상기 제3 전송 게이트(35)에 도달한다. 이 때 상기 제3 클럭 신호가 인에이블되어 상기 제3 전송 게이트(35)를 도통시키면 상기 PCLK은 상기 제2 지연부(23)를 통과하여 FRT가 발생한다. 즉, 상기 PCLK은 제1 지연단(11)만 통과함으로써 지연 시간이 1 나노초밖에 걸리지 않게 된다.
상기 제2 클럭 신호와 상기 제4 클럭 신호가 인에이블되면 FRT의 지연 시간은 각각 달라진다.
상술한 바와 같이 종래 기술에 따르면, CAS 레이턴시에 따라 지연 시간들이 달라진다. 상기 다른 지연 시간들을 맞추기 위해서 제1 내지 제9 지연단들(11,12,13,14,15,16,17,18,19)이 사용되고, 상기 제1 내지 제9 지연단들(11,12,13,14,15,16,17,18,19)은 그 수가 많기 때문에 이를 반도체 메모리 장치(1)에 구현하게 되면 상기 제1 내지 제9 지연단들(11,12,13,14,15,16,17,18,19)은 많은 면적을 차지하게 된다. 면적이 커지면 그만큼 반도체 메모리 장치(1)의 제조 비용이 증가하게 된다. 또 상기 제1 내지 제9 지연단들(11,12,13,14,15,16,17,18,19)이 동작할 때 각 지연단을 구성하고 있는 인버터들을 통해 흐르는 과도 전류(transient current)가 증가하여 반도체 메모리 장치(1)의 전력 소모가 증가한다.
본 발명이 이루고자하는 기술적 과제는 면적을 적게 차지하고 전력 소모가 적은 지연 회로를 갖는 반도체 메모리 장치를 제공한다.
도 1은 종래의 반도체 메모리 장치의 지연 회로를 설명하기 위한 회로도.
도 2는 CAS 레이턴시(latency)가 2일 때의 상기 도 1의 타이밍도.
도 3은 CAS 레이턴시가 3일 때의 상기 도 1의 타이밍도.
도 4는 본 발명에 따른 반도체 메모리 장치의 지연 회로의 블록도.
도 5는 상기 도 4에 도시된 블록도의 상세 회로도.
상기 과제를 이루기 위하여 본 발명은,
복수개의 제어 신호들을 입력으로하여 상기 제어 신호들에 따라 각각 다른 지연 시간을 제공하는 제1 지연부와, 상기 복수개의 제어 신호들을 입력으로하여 상기 제어 신호들에 따라 각각 다른 지연 시간을 제공하는 제2 지연부 및 클럭 신호를 입력으로하고 상기 제1 지연부와 상기 제2 지연부에 제어단이 연결되어 상기 제1 지연부의 출력 신호와 상기 제2 지연부의 출력 신호에 의해 각각 다른 지연 시간을 갖는 출력 신호를 출력하는 드라이버(driver)를 구비하는 지연회로를 갖는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 제1 지연부는 상기 복수개의 제어 신호들이 각각 입력되는 복수개의 인버터들과, 상기 복수개의 인버터들의 출력단들에 각 게이트들이 각각 연결되고 상기 드라이버의 제어단에 각 소오스들이 공통으로 연결된 복수개의 PMOS트랜지스터들과, 상기 복수개의 PMOS트랜지스터들의 드레인들과 전원 전압 사이에 각각 연결된 저항값이 서로 다른 복수개의 저항들과, 상기 복수개의 PMOS트랜지스터들의 게이트들에 각 게이트들이 각각 연결되고 상기 드라이버의 출력단에 각 소오스들이 공통으로 연결된 다른 복수개의 PMOS트랜지스터들과, 상기 다른 복수개의 PMOS트랜지스터들의 소오스들과 상기 전원 전압 사이에 각각 연결된 용량값이 서로 다른 복수개의 캐패시터들로 구성하며, 상기 복수개의 캐패시터들은 PMOS캐패시터들이다.
또, 상기 제2 지연부는 상기 복수개의 제어 신호들에 각 게이트들이 각각 연결되고 각 드레인들은 상기 드라이버의 제어단에 공통으로 연결된 복수개의 NMOS트랜지스터들과, 상기 복수개의 NMOS트랜지스터들의 소오스들과 접지단 사이에 각각 연결된 저항값이 서로 다른 다른 복수개의 저항들과, 상기 복수개의 NMOS트랜지스터들의 게이트들에 각 게이트들이 각각 연결되고 상기 드라이버의 출력단에 각 드레인들이 공통으로 연결된 다른 복수개의 NMOS트랜지스터들과, 상기 다른 복수개의 NMOS트랜지스터들의 소오스들과 상기 접지단 사이에 각각 연결된 용량값이 서로 다른 다른 복수개의 캐패시터들로 구성하며, 상기 다른 복수개의 캐패시터들은 NPMOS캐패시터들이다.
또한, 상기 드라이버는 상기 클럭 신호가 입력되는 다른 인버터와, 상기 다른 인버터의 출력을 입력으로하고 상기 제1 지연부에 전원단이 연결되고 상기 제2 지연부에 접지단이 연결되며 출력단에서 출력 신호를 출력하는 또 다른 인버터로 구성하고, 상기 또 다른 인버터의 출력단에 직렬 연결된 우수개의 인버터들을 더 구비한다.
상기 본 발명의 지연 회로는 면적을 적게 차지하고 전력 소모가 적다.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 메모리 장치의 지연 회로의 블록도이다. 상기 도 4에 도시된 블록도는 반도체 메모리 장치(50)에 구현되는 것으로서 그 구조는, 제1 내지 제4 클럭 신호들을 입력으로하는 제1 지연부(51)와, 상기 제1 내지 제4 클럭 신호들을 입력으로하는 제2 지연부(55), 및 내부 클럭 신호인 PCLK를 입력으로하고 상기 제1 지연부(51)와 상기 제2 지연부(55)에 제어단이 연결되어 상기 제1 지연부(51)의 출력 신호와 상기 제2 지연부(55)의 출력 신호에 의해 각각 다른 지연 시간을 갖는 출력 신호인 FRT를 출력하는 드라이버(53)로 구성되어있다.
상기 도 5는 상기 도 4에 도시된 블록도의 상세 회로도이다. 상기 제1 지연부(51)는 제1 내지 제4 클럭 신호들이 각각 입력되는 제1 내지 제4 인버터들((61,62,63,64)과, 상기 제1 내지 제4 인버터들(61,62,63,64)의 출력단들에 각 게이트들이 각각 연결되고 각 소오스들은 상기 드라이버(53)의 제어단에 공통으로 연결된 제1 내지 제4 PMOS트랜지스터들(71,72,73,74)과, 상기 제1 내지 제4 PMOS트랜지스터들(71,72,73,74)의 소오스들과 전원 전압인 Vdd 사이에 각각 연결된 제1 내지 제4 저항들(81,82,83,84)과, 상기 제1 내지 제4 PMOS트랜지스터들(71,72,73,74)의 게이트들에 각 게이트들이 각각 연결된 제5 내지 제8 PMOS트랜지스터들(75,76,77,78)과, 상기 제5 내지 제8 PMOS트랜지스터들(75,76,77,78)의 소오스들과 상기 Vdd 사이에 각각 연결된 제1 내지 제4 PMOS캐패시터들(101,102,103,104)로 구성되어있다.
상기 제1 내지 제4 저항들(81,82,83,84)의 저항값들은 모두 다르며, 상기 제1 내지 제4 PMOS캐패시터들(101,102,103,104)의 용량값도 모두 다르다.
상기 제2 지연부(55)는 상기 제1 내지 제4 클럭 신호들에 각 게이트들이 각각 연결되고 각 드레인들은 상기 드라이버(53)의 제어단에 공통으로 연결된 제1 내지 제4 NMOS트랜지스터들(91,92,93,94)과, 상기 제1 내지 제4 NMOS트랜지스터들(91,92,93,94)의 소오스들과 GND 사이에 각각 연결된 제5 내지 제8 저항들(85,86,87,88)과, 상기 제1 내지 제4 NMOS트랜지스터들(91,92,93,94)의 게이트들에 각 게이트들이 각각 연결된 제5 내지 제8 NMOS트랜지스터들(95,96,97,98)과, 상기 제5 내지 제8 NMOS트랜지스터들(95,96,97,98)의 소오스들과 상기 GND 사이에 각각 연결된 제1 내지 제4 NMOS캐패시터들(111,112,113,114)로 구성되어있다.
상기 제5 내지 제8 저항들(85,86,87,88)의 저항값들은 모두 다르며, 상기 제1 내지 제4 NMOS캐패시터들(111,112,113,114)의 용량값도 모두 다르다.
상기 드라이버(53)는 상기 PCLK을 입력으로하는 제5 인버터(65)와, 상기 제5 인버터(65)의 출력을 입력으로하고 상기 제1 내지 제4 PMOS트랜지스터들(71,72,73,74)의 드레인들에 공통으로 전원부가 연결되며 상기 제1 내지 제4 NMOS트랜지스터들(91,92,93,94)의 드레인들에 접지단이 공통으로 연결되고 상기 제5 내지 제8 PMOS트랜지스터들(75,76,77,78)의 드레인들과 상기 제5 내지 제8 NMOS트랜지스터들(95,96,97,98)의 드레인들에 공통으로 출력단이 연결된 제6 인버터(66)와, 상기 제6 인버터(66)의 출력을 입력으로하는 제7 인버터(67), 및 상기 제7 인버터(67)의 출력을 입력으로하여 FRT를 출력하는 제8 인버터(68)로 구성되어있다.
상기 제7 인버터(67)와 상기 제8 인버터(68)는 상기 제6 인버터(66)의 출력 신호를 안정화시키는 버퍼 역할을 한다.
이와 같이 상기 도 5에는 전송 게이트도 사용되지 않을 뿐만 아니라 인버터의 수도 종래의 지연 회로에 비해 훨씬 적은 수가 사용되고 있기 때문에 상기 본 발명에 따른 지연 회로는 종래의 지연 회로에 비해 매우 적은 면적을 차지한다. 또 인버터의 수가 종래의 지연 회로보다 적으므로 인버터를 통해 흐르는 과도 전류가 종래에 비해 대폭 감소되어 상기 본 발명의 지연 회로가 구현되는 반도체 메모리 장치(50)의 전력 소모가 감소된다.
상기 도 5에 도시된 지연 회로의 동작을 설명하기로 한다. 상기 PCLK이 논리 하이가 된 상태에서 상기 제1 클럭 신호가 논리 하이로 인에이블되면 상기 제1 PMOS트랜지스터(71)와 상기 제5 PMOS트랜지스터(75)와 상기 제1 NMOS트랜지스터(91) 및 제5 NMOS트랜지스터(95)가 도통한다. 그러면 상기 제6 인버터(66)의 전원단은 상기 제1 PMOS트랜지스터(71)와 상기 제1 저항(81)을 통해서 상기 Vdd에 연결되고, 상기 제6 인버터(66)의 접지단은 상기 제1 PMOS트랜지스터(71)와 상기 제5 저항(81)을 통해서 상기 GND와 연결된다. 그리고 상기 제6 인버터(66)의 출력단은 상기 제5 PMOS트랜지스터(75)와 상기 제1 PMOS캐패시터(101)를 통해서 상기 Vdd와 연결되고, 상기 제5 NMOS트랜지스터(95)와 상기 제1 NMOS캐패시터(111)를 통해서 상기 GND와 연결된다. 결국 상기 제1 저항(81)과 제5 저항(85)과 제1 PMOS캐패시터(101)와 제1 NMOS캐패시터(111) 및 제6 인버터(66)는 하나의 소지연회로를 형성한다. 따라서 상기 제1 클럭 신호가 인에이블되면 상기 PCLK은 상기 소지연회로를 통과하면서 지연되고 지연된 신호가 상기 FRT로서 출력된다.
만일 상기 PCLK이 논리 하이가 된 상태에서 상기 제2 클럭 신호가 논리 하이로 인에이블되면 상기 제2 PMOS트랜지스터(72)와 상기 제6 PMOS트랜지스터(76)와 상기 제2 NMOS트랜지스터(92) 및 제6 NMOS트랜지스터(96)가 도통한다. 그러면 상기 제6 인버터(66)의 전원단은 상기 제2 PMOS트랜지스터(72)와 상기 제2 저항(82)을 통해서 상기 Vdd에 연결되고, 상기 제6 인버터(66)의 접지단은 상기 제2 PMOS트랜지스터(72)와 상기 제6 저항(86)을 통해서 상기 GND와 연결된다. 그리고 상기 제6 인버터(66)의 출력단은 상기 제6 PMOS트랜지스터(76)와 상기 제2 PMOS캐패시터(102)를 통해서 상기 Vdd와 연결되고, 상기 제6 NMOS트랜지스터(96)와 상기 제2 NMOS캐패시터(112)를 통해서 상기 GND와 연결된다. 결국 상기 제2 저항(82)과 제6 저항(86)과 제2 PMOS캐패시터(102)와 제2 NMOS캐패시터(112) 및 제6 인버터(66)는 하나의 다른 소지연회로를 형성한다. 따라서 제2 클럭 신호가 인에이블되면 상기 PCLK은 상기 다른 소지연회로를 통과하면서 상기 제1 클럭 신호 인에이블시 출력되는 FRT와는 다른 시간으로 지연되고 상기 지연된 신호가 상기 FRT로서 출력된다.
상기 제3 클럭 신호와 상기 제4 클럭 신호가 각각 인에이블될 경우도 상기 제1 클럭 신호와 제2 클럭 신호가 인에이블될 때와 동일한 동작을 하게 되고 그로 인하여 상기 FRT는 각각 다른 지연 시간으로 출력된다. 상기 FRT가 상기 제1 내지 제4 클럭 신호에 따라 각각 다른 지연 시간을 갖는 것은 상기 제1 내지 제8 저항들(81,82,83,84,85,86,87,88)의 저항값들과 상기 제1 내지 제4 PMOS캐패시터들(101,102,103,104)의 용량값들 및 상기 제1 내지 제4 NMOS캐패시터들(111,112,113,114)의 용량값들이 제각각 다르기 때문이다.
그러므로 상기 제1 내지 제8 저항들(81,82,83,84,85,86,87,88)의 저항값들과 상기 제1 내지 제4 PMOS캐패시터들(101,102,103,104)의 용량값들 및 상기 제1 내지 제4 NMOS캐패시터들(111,112,113,114)의 용량값들을 적절히 조정함으로써 상기 FRT의 지연 시간을 원하는 대로 얻을 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면 지연 회로의 크기가 감소되어 반도체 메모리 장치(50)에 구현시 그 차지하는 면적이 감소된다. 또한, 인버터의 수가 종래에 비해 매우 적기 때문에 인버터를 통해서 흐르는 과도 전류가 감소되어 반도체 메모리 장치(50)의 전력 소모가 감소된다.

Claims (7)

  1. 복수개의 제어 신호들을 입력으로하여 상기 제어 신호들에 따라 각각 다른 지연 시간을 제공하는 제1 지연부;
    상기 복수개의 제어 신호들을 입력으로하여 상기 제어 신호들에 따라 각각 다른 지연 시간을 제공하는 제2 지연부; 및
    클럭 신호를 입력으로하고 상기 제1 지연부와 상기 제2 지연부에 제어단이 연결되어 상기 제1 지연부의 출력 신호와 상기 제2 지연부의 출력 신호에 의해 각각 다른 지연 시간을 갖는 출력 신호를 출력하는 드라이버를 구비하는 것을 특징으로하는 지연회로를 갖는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1 지연부는 상기 복수개의 제어 신호들이 각각 입력되는 복수개의 인버터들과, 상기 복수개의 인버터들의 출력단들에 각 게이트들이 각각 연결되고 상기 드라이버의 제어단에 각 소오스들이 공통으로 연결된 복수개의 PMOS트랜지스터들과, 상기 복수개의 PMOS트랜지스터들의 드레인들과 전원 전압 사이에 각각 연결된 저항값이 서로 다른 복수개의 저항들과, 상기 복수개의 PMOS트랜지스터들의 게이트들에 각 게이트들이 각각 연결되고 상기 드라이버의 출력단에 각 소오스들이 공통으로 연결된 다른 복수개의 PMOS트랜지스터들과, 상기 다른 복수개의 PMOS트랜지스터들의 소오스들과 상기 전원 전압 사이에 각각 연결된 용량값이 서로 다른 복수개의 캐패시터들로 구성하는 것을 특징으로하는 지연 회로를 갖는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 복수개의 캐패시터들은 PMOS캐패시터들인 것을 특징으로 하는 지연 회로를 갖는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 제2 지연부는 상기 복수개의 제어 신호들에 각 게이트들이 각각 연결되고 각 드레인들은 상기 드라이버의 제어단에 공통으로 연결된 복수개의 NMOS트랜지스터들과, 상기 복수개의 NMOS트랜지스터들의 소오스들과 접지단 사이에 각각 연결된 저항값이 서로 다른 다른 복수개의 저항들과, 상기 복수개의 NMOS트랜지스터들의 게이트들에 각 게이트들이 각각 연결되고 상기 드라이버의 출력단에 각 드레인들이 공통으로 연결된 다른 복수개의 NMOS트랜지스터들과, 상기 다른 복수개의 NMOS트랜지스터들의 소오스들과 상기 접지단 사이에 각각 연결된 용량값이 서로 다른 다른 복수개의 캐패시터들로 구성하는 것을 특징으로하는 지연 회로를 갖는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 다른 복수개의 캐패시터들은 NPMOS캐패시터들인 것을 특징으로 하는 지연 회로를 갖는 반도체 메모리 장치.
  6. 제1항에 있어서, 상기 드라이버는 상기 클럭 신호가 입력되는 다른 인버터와, 상기 다른 인버터의 출력을 입력으로하고 상기 제1 지연부에 전원단이 연결되고 상기 제2 지연부에 접지단이 연결되며 출력단에서 출력 신호를 출력하는 또 다른 인버터로 구성하는 것을 특징으로하는 지연 회로를 갖는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 또 다른 인버터의 출력단에 직렬 연결된 우수개의 인버터들을 더 구비하여 버퍼 역할을 수행하게하는 것을 특징으로 하는 지연 회로를 갖는 반도체 메모리 장치.
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* Cited by examiner, † Cited by third party
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KR100799951B1 (ko) * 2001-04-10 2008-02-01 후지쯔 가부시끼가이샤 반도체 집적 회로

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