KR19980059092A - Thin film transistor substrate of liquid crystal display - Google Patents
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Abstract
본 발명에 따른 박막 트랜지스터 기판에는 세로로 형성되어 있는 데이터선을 중심으로 양쪽에 대칭적으로 박막 트랜지스터가 각각 형성되어 있다. 따라서 좌우로 오정렬이 되더라도 기생 용량이 화소에 따라 달라지지 않으며, 또한 하나의 박막 트랜지스터가 불량이 발생하더라도 나머지 하나로 화소 불량을 방지할 수 있다. 그리고 데이터선을 화소의 중앙에 배치하면 이웃하는 데이터선의 전압으로 인한 커플링 용량을 줄일 수 있다.In the thin film transistor substrate according to the present invention, thin film transistors are formed symmetrically on both sides with respect to the data lines formed vertically. Therefore, even if misaligned left and right, the parasitic capacitance does not vary depending on the pixel, and even if one thin film transistor is defective, the other pixel can be prevented. If the data line is disposed at the center of the pixel, the coupling capacitance due to the voltage of the neighboring data line can be reduced.
Description
본 발명은 액정 표시 장치의 박막 트랜지스터 기판에 관한 것이다.The present invention relates to a thin film transistor substrate of a liquid crystal display device.
박막 트랜지스터 액정 표시 장치는 크게 다수의 화소 전극 및 박막 트랜지스터가 형성되어 있는 하판과 컬러 필터 및 공통 전극이 형성되어 있는 상판으로 구성되어 있으며, 두 개의 기판 사이에는 액정층이 있다.The thin film transistor liquid crystal display is largely composed of a plurality of pixel electrodes and a lower plate on which thin film transistors are formed, and an upper plate on which color filters and a common electrode are formed, and a liquid crystal layer is provided between the two substrates.
그러면, 첨부한 도면을 참고로 하여 종래의 박막 트랜지스터 기판에 대하여 더욱 자세하게 알아보면 다음과 같다.Then, referring to the accompanying drawings, a detailed description of a conventional thin film transistor substrate is as follows.
도 1은 일반적인 액정 표시 장치에서 하나의 화소를 도시한 회로도이고, 도 2는 종래의 기술에 따른 박막 트랜지스터 기판의 구조를 도시한 평면도이다.1 is a circuit diagram illustrating one pixel in a general liquid crystal display, and FIG. 2 is a plan view illustrating a structure of a thin film transistor substrate according to the related art.
도2에서 보는 바와 같이, 유리 기판에는 게이트선(1)이 가로로 형성되어 있고 이와 직교하는 데이터선(3)이 세로로 형성되어 있다. 게이트선(1)과 연결되어 있는 유지 용량용 전극(12)은 데이터선(3)과 평행하게 형성되어 있다. 게이트선(1)과 데이터선(3)의 교차점 부근에는 박막 트랜지스터(TFT)가 형성되어 있는데, 박막 트랜지스터(TFT)의 게이트 전극(11)은 게이트선(1)의 일부이고, 드레인 전극(31)은 데이터선(3)의 일부이다. 한편 박막 트랜지스터(TFT)의 소스 전극(32)은 데이터선(3)과 동일한 물질로 형성되어 있으며, 게이트 전극(11)을 중심으로 드레인 전극(31)과 분리되어 있고 상부의 화소 영역(PX)에 형성되어 있는 화소 전극(7)과 연결되어 있다.As shown in FIG. 2, the gate line 1 is formed horizontally in the glass substrate, and the data line 3 perpendicular to this is formed vertically. The storage capacitor electrode 12 connected to the gate line 1 is formed in parallel with the data line 3. The thin film transistor TFT is formed near the intersection point of the gate line 1 and the data line 3. The gate electrode 11 of the thin film transistor TFT is part of the gate line 1, and the drain electrode 31 is formed. Is a part of the data line 3. The source electrode 32 of the thin film transistor TFT is formed of the same material as the data line 3, is separated from the drain electrode 31 around the gate electrode 11, and has an upper pixel area PX. It is connected to the pixel electrode 7 formed in the.
이러한 종래의 박막 트랜지스터 기판에서는, 게이트선(1)에 전압이 인가되면 박막 트랜지스터(TFT)에 활성 채널이 형성되고, 소스 전극(32)을 통하여 화소 전극(7)에 전압이 인가된다.In such a conventional thin film transistor substrate, when a voltage is applied to the gate line 1, an active channel is formed in the thin film transistor TFT, and a voltage is applied to the pixel electrode 7 through the source electrode 32.
이러한 화소 전극에 전압이 인가되면, 도 1에서 보는 바와 같이, 하판의 화소 전극(7) 및 상판의 공통 전극(도시하지 않음)과 액정을 매개로 하여 형성되는 액정 용량(CLC)과 다음 신호가 인가될 때까지 충분한 시간 동안에 전위를 유지시켜 주기 위하여 유지 용량용 전극으로 사용되는 분지(12)와 화소 전극(7) 사이에 절연층을 매개로 하여 유지 용량(CST)이 형성된다. 그리고 이웃하는 데이터선(3)과 화소 전극(7) 사이에서 절연층을 매개로 하여 형성되는 커플링 용량(CPS)과 절연층을 매개로 게이트 전극(11)과 소스 전극(32) 사이에서 기생 용량(CGS)이 형성된다.When a voltage is applied to the pixel electrode, as shown in FIG. 1, the liquid crystal capacitor C LC and the next signal formed through the liquid crystal capacitor and the common electrode (not shown) of the lower panel and the upper panel are shown. In order to maintain the potential for a sufficient time until is applied, the storage capacitor C ST is formed between the branch 12 used as the storage capacitor electrode and the pixel electrode 7 via an insulating layer. The coupling capacitor C PS is formed between the neighboring data line 3 and the pixel electrode 7 via the insulating layer and the gate electrode 11 and the source electrode 32 via the insulating layer. Parasitic dose C GS is formed.
이러한 종래의 박막 트랜지스터 기판을 제조할 때에는 하나의 기판을 여러 영역을 나누어 여러 번의 마스킹 공정을 실시하는데, 도중에 미세한 오정렬(misalign)으로 인하여 스티치(stitch) 불량이 발생한다. 이때, 스티치 불량으로 인하여 이웃하는 데이터선(3)과 화소 전극(7)이 가까워지면 커플링이 심하게 발생하여 CPS가 급격히 증가하게 되며, 만약 고 전압(high voltage) 구동을 하면 인가되는 전압의 변화가 커지기 때문에 심한 화소 불량이 유발된다. 또한, 스티치 불량으로 인하여 게이트 전극(11)과 소스 전극(32)이 중첩되는 부분의 크기가 다르게 되어 하나의 기판에서 CGS가 다르게 형성되어 불균일한 화상이 표시된다. 커플링 용량(CPS)과 기생 용량(CGS)으로 인하여 왜곡되는 전압의 변동식은 다음과 같다.In manufacturing such a conventional thin film transistor substrate, a single mask is divided into several regions and subjected to several masking processes. Stitch defects occur due to minute misalignment. At this time, when the neighboring data line 3 and the pixel electrode 7 are close to each other due to a poor stitching, the coupling is severely generated and the C PS rapidly increases, and if high voltage driving is performed, Since the change is large, severe pixel defects are caused. In addition, the size of the overlapping portion of the gate electrode 11 and the source electrode 32 is different due to the poor stitching, so that C GS is differently formed on one substrate, resulting in an uneven image. The variation of the voltage distorted due to the coupling capacitance C PS and the parasitic capacitance C GS is as follows.
여기서, ΔVD는 데이터선에 인가되는 계조 전압의 폭을 나타낸 것이며, ΔV는 왜곡되는 전압이다.Here, ΔV D represents the width of the gray scale voltage applied to the data line, and ΔV is a voltage that is distorted.
본 발명은 이러한 문제점을 해결하기 위한 것으로서, 미스얼라인이 발생하더라도 화질의 불량에 영향을 미치는 스티치 불량은 발생하지 않는 박막 트랜지스터의 구조를 제안하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and proposes a structure of a thin film transistor in which a stitch defect does not occur even if a misalignment occurs.
도 1은 일반적인 액정 표시 장치에서 하나의 화소를 도시한 회로도이고,1 is a circuit diagram illustrating one pixel in a general liquid crystal display device.
도 2는 종래의 기술에 따른 박막 트랜지스터 기판의 구조를 도시한 평면도이고,2 is a plan view showing the structure of a thin film transistor substrate according to the prior art,
도 3 및 도 4는 본 발명의 실시예에 따른 박막트랜지스터의 구조를 도시한 평면도이고,3 and 4 are plan views showing the structure of a thin film transistor according to an embodiment of the present invention,
도 5는 도 3에서 X 부분을 더욱 상세하게 도시한 도면이며,FIG. 5 is a view illustrating X portion in more detail in FIG. 3;
도 6은 도 5의 변형된 구조를 도시한 도면이다.FIG. 6 illustrates a modified structure of FIG. 5.
이러한 본 발명에 따른 박막 트랜지스터는 데이터선이 화소 영역의 중앙에 가로지르며 형성되어 있고 데이터선을 중심으로 양쪽에 대칭으로 각각 박막 트랜지스터가 형성되어 있다.In the thin film transistor according to the present invention, a data line is formed crossing the center of the pixel region, and thin film transistors are formed symmetrically on both sides of the data line.
이러한 구조에서는 하나의 화소에 박막 트랜지스터가 두 개씩 형성되어 있기 때문에 미스얼라인이 발생하더라도 한쪽의 변화만큼 다른 쪽에서 보상하기 때문에 전체적으로 균일한 특성을 얻을 수 있다.In such a structure, since two thin film transistors are formed in one pixel, even if a misalignment occurs, the other side compensates for the change by one side, thereby obtaining a uniform characteristic as a whole.
이러한 구조는 각각의 화소 영역에 각각 두 개의 박막 트랜지스터가 형성되어 있기 때문에 하나일 때와 동일한 전달 특성을 얻기 위해 전압 인가시 활성 채널이 형성되는 게이트 전극의 길이와 소스 전극과 드레인 전극 사이의 폭을 조절하여 형성할 수도 있다.In this structure, since two thin film transistors are formed in each pixel area, the width of the gate electrode and the width between the source electrode and the drain electrode where the active channel is formed when a voltage is applied to obtain the same transfer characteristics as in the case of one is obtained. It can also form by adjusting.
그리고 하나의 박막 트랜지스터에서 불량이 발생하더라도 나머지 다른 박막트랜지스터와 연결하여 사용할 수 있으므로 화소 불량은 발생하지 않는다.In addition, even if a defect occurs in one thin film transistor, it may be used in connection with the other thin film transistors, and thus a pixel defect does not occur.
또한 이러한 구조에서는 데이터선이 화소의 중앙에 형성되어 있기 때문에 이웃하는 화소 전극에 대해서는 거의 영향을 받지 않는다.In this structure, since the data lines are formed in the center of the pixel, the neighboring pixel electrodes are hardly affected.
그러면 첨부한 도면을 참고로 하여 본 발명에 따른 박막 트랜지스터 기판의 의 실시예를 본 발명이 속하는 기술 분야에서 통상의 기술을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.Next, embodiments of the thin film transistor substrate according to the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.
도 3 및 도 4는 본 발명의 실시예에 따른 박막트랜지스터의 구조를 도시한 평면도이고 도5는 도 3에서 X 부분을 상세하게 도시한 평면도이고, 도 6은 도 5은 변형된 구조를 도시한 평면도이다.3 and 4 are plan views showing the structure of a thin film transistor according to an embodiment of the present invention, Figure 5 is a plan view showing a detail X portion in Figure 3, Figure 6 is a view showing a modified structure Top view.
도 3 및 도 4에서 보는 바와 같이, 유리 기판에는 상부 및 하부 게이트선(100)이 이중으로 가로로 형성되어 있고 이와 직교하는 데이터선(300)이 세로로 형성되어 있다. 게이트선(100)과 연결되어 있는 유지 용량용 전극(120)이 데이터선(300)과 평행하게 형성되어 있다. 게이트선(100)과 유지 용량용 전극(120)은 영역을 정의하며, 데이터선(300) 양쪽의 두 영역(PX1, PX2)은 하나의 단위 화소 영역을 이룬다.As shown in FIGS. 3 and 4, the upper and lower gate lines 100 are formed in a horizontal direction in a glass substrate, and the data lines 300 orthogonal to the glass substrates are formed in a vertical direction. The storage capacitor electrode 120 connected to the gate line 100 is formed in parallel with the data line 300. The gate line 100 and the storage capacitor electrode 120 define an area, and the two areas PX1 and PX2 on both sides of the data line 300 form one unit pixel area.
여기서, 도 3의 경우에는 인접한 화소 영역에 형성되어 있는 유지 용량용 전극(120) 중 데이터선(300)과 평행한 부분을 공유하고 있는 구조이며, 도 4의 경우에는 각각 분리되어 있는 구조를 나타낸 것이다.3 illustrates a structure in which a portion parallel to the data line 300 is shared among the storage capacitor electrodes 120 formed in the adjacent pixel region, and in FIG. 4, the structures are separated. will be.
도 5 및 도 6을 참조하여 데이터선(300)과 게이트선(100)의 교차하는 부근의 구조에 대하여 더욱 상세하게 설명하면 다음과 같다.5 and 6, the structure of the vicinity of the intersection of the data line 300 and the gate line 100 will be described in more detail as follows.
게이트선(100)과 데이터선(300)의 교차점 부근에는 박막 트랜지스터(TFT1, TFT2)가 데이터선(300)에 대하여 대칭으로 양쪽에 형성되어 있다. 각각의 박막 트랜지스터(TFT1, TFT2)의 게이트 전극(110)은 게이트선(100)으로부터 위로 벋어나간 게이트선(100)의 분지이며 데이터선(300)을 중심으로 대칭적으로 형성되어 있고, 드레인 전극(310)은 데이터선(300)이 게이트 전극(110) 부근에서 폭이 대칭적으로 확장된 것이다. 한편 각각의 박막 트랜지스터(TFT1, TFT2)의 소스 전극(320)은 데이터선(300)과 동일한 물질로 형성되어 있으며, 각각은 게이트 전극(110)을 중심으로 드레인 전극(310)과 분리되어 있다. 그리고 드레인 전극(310) 및 소스 전극(320)은 게이트 전극(110)과 일부 중첩되어 있으며, 소스 전극(320) 또한 데이터선(300)을 중심으로 대칭적으로 형성되어 있다. 각각의 소스 전극(320)은 데이터선(300)을 중심으로 양쪽에 형성되어 있는 상부의 화소 영역(PX1, PX2)에 형성되어 있는 각각의 화소 전극(710, 720)과 연결되어 있다(도 5 및 도 6 참조).Near the intersection of the gate line 100 and the data line 300, the thin film transistors TFT1 and TFT2 are symmetrically formed on both sides of the data line 300. The gate electrode 110 of each of the thin film transistors TFT1 and TFT2 is a branch of the gate line 100 extending upward from the gate line 100 and is symmetrically formed about the data line 300, and is a drain electrode. Numeral 310 indicates that the data line 300 is symmetrically expanded in the vicinity of the gate electrode 110. The source electrode 320 of each of the thin film transistors TFT1 and TFT2 is formed of the same material as the data line 300, and is separated from the drain electrode 310 around the gate electrode 110. The drain electrode 310 and the source electrode 320 partially overlap the gate electrode 110, and the source electrode 320 is also symmetrically formed with respect to the data line 300. Each source electrode 320 is connected to each pixel electrode 710 or 720 formed in the upper pixel areas PX1 and PX2 formed on both sides of the data line 300 (FIG. 5). And FIG. 6).
그리고 도 6에서 한 화소 영역의 화소 전극(PX1, PX2)과 연결되는 두 소스 전극(320)의 끝부분이 확장되어 돌출부(330)가 추가로 형성되어 있다. 그리고 ITO막으로 이루어져 있으며, 양쪽 끝이 각각의 돌출부(330)와 중첩되어 있는 도전막(900)이 형성되어 있다.In FIG. 6, the ends of the two source electrodes 320 connected to the pixel electrodes PX1 and PX2 of one pixel area are extended to further form a protrusion 330. The conductive film 900 is formed of an ITO film, and both ends thereof overlap the respective protrusions 330.
이러한 본 발명에 따른 박막 트랜지스터 기판에서는 데이터선(300)의 양쪽에 대칭으로 박막 트랜지스터(TFT1, TFT2)가 형성되어 있으며, 화소 전극(710, 720) 또한 데이터선(300)에 대하여 대칭인 구조를 가진다. 그러므로 가로 방향으로 오정렬이 발생하더라도 양쪽 트랜지스터(TFT1, TFT2)에서 게이트 전극(110)과 소스 전극(320)이 중첩되는 면적을 합하면 언제나 동일하므로 모든 화소가 동일한 CGS를 가진다. 또한 데이터선(300)이 단위 화소 영역의 중앙에 형성되어 있으므로 다른 화소 영역에는 영향을 미치지 못한다. 따라서, 구동시에 한 데이터선(300)과 서로 이웃하는 화소 영역의 화소 전극(710,720) 사이에는 커플링이 발생하지 않는다.In the thin film transistor substrate according to the present invention, the thin film transistors TFT1 and TFT2 are symmetrically formed on both sides of the data line 300, and the pixel electrodes 710 and 720 also have a symmetrical structure with respect to the data line 300. Have Therefore, even if misalignment occurs in the horizontal direction, the sum of the overlapping areas of the gate electrode 110 and the source electrode 320 in both transistors TFT1 and TFT2 is always the same, so that all pixels have the same C GS . In addition, since the data line 300 is formed in the center of the unit pixel area, the data line 300 does not affect other pixel areas. Therefore, no coupling occurs between the data line 300 and the pixel electrodes 710 and 720 of neighboring pixel regions during driving.
그리고 도 5에서 알 수 있는 바와 같이, 하나의 단위 화소 영역에 박막 트랜지스터(TFT1, TFT2)가 두 개씩 형성되어 있기 때문에, 하나의 박막 트랜지스터(TFT1)에 불량이 발생하더라도 게이트선(100)과 게이트 전극(110)이 연결되는 부분(A1)을 오픈시켜 해당하는 화소 전극에는 신호가 인가되지 않도록 하고 다른 박막 트랜지스터(TFT2)를 이용하여 나머지 화소 전극(PX2)에만 신호를 전달한다.As can be seen in FIG. 5, since two thin film transistors TFT1 and TFT2 are formed in one unit pixel region, even if a defect occurs in one thin film transistor TFT1, the gate line 100 and the gate may be removed. The signal A1 is not applied to the corresponding pixel electrode by opening a portion A1 to which the electrode 110 is connected, and the signal is transmitted only to the remaining pixel electrode PX2 using another thin film transistor TFT2.
한편, 도 6와 같은 구조에서는 하나의 박막 트랜지스터(TFT2)가 불량일 경우에 게이트선(100)과 게이트 전극(110)이 연결되는 부분(C)을 잘라내고, 돌출부(330)와 도전막(900)이 중첩되어 있는 부분(B)을 연결하여 화소 전극(PX2)에 불량이 발생하지 않은 박막 트랜지스터(TFT1)을 이용하여 화소 전극(PX1)에 인가되는 데이터 전압을 동일하게 인가할 수 있다.6, when one thin film transistor TFT2 is defective, the portion C connecting the gate line 100 and the gate electrode 110 is cut out, and the protrusion 330 and the conductive film ( The data voltages applied to the pixel electrode PX1 may be applied to the pixel electrode PX1 using the thin film transistor TFT1 in which a defect does not occur in the pixel electrode PX2 by connecting the overlapping portions B 900.
이러한 구조는 분할된 각각의 화소 영역에 각각 박막 트랜지스터(TFT1, TFT2)가 형성되어 있기 때문에 하나일 때와 동일한 전달 특성을 얻기 위해 전압 인가시 활성 채널을 형성하기 위한 게이트 전극(110)의 길이와 소스 전극(320)과 드레인 전극(310) 사이의 폭을 조절하여 형성하는 것이 바람직하다.Since the thin film transistors TFT1 and TFT2 are formed in each of the divided pixel regions, the length and length of the gate electrode 110 for forming an active channel when voltage is applied to obtain the same transfer characteristics as when one is formed. The width between the source electrode 320 and the drain electrode 310 is preferably formed to be adjusted.
따라서 본 발명에 따른 박막 트랜지스터 기판에서는 세로로 형성되어 있는 데이터선을 중심으로 양쪽에 대칭적으로 박막 트랜지스터가 각각 형성되어 있으므로 좌우로 오정렬이 되더라도 기생 용량이 화소에 따라 달라지지 않으며, 또한 하나의 박막 트랜지스터가 불량이 발생하더라도 나머지 하나로 화소 불량을 방지할 수 있다. 그리고 데이터선을 화소의 중앙에 배치하면 이웃하는 데이터선의 전압으로 인한 커플링 용량을 줄일 수 있다.Therefore, in the thin film transistor substrate according to the present invention, since thin film transistors are formed on both sides symmetrically with respect to the vertically formed data lines, the parasitic capacitance does not vary depending on the pixel even when misaligned from side to side. Even if a transistor fails, pixel defects can be prevented with the other one. If the data line is disposed at the center of the pixel, the coupling capacitance due to the voltage of the neighboring data line can be reduced.
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