KR19980058241A

KR19980058241A - Multiplication operator

Info

Publication number: KR19980058241A
Application number: KR1019960077553A
Authority: KR
Inventors: 장락현
Original assignee: 구자홍; 엘지전자 주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1998-09-25

Abstract

본 발명은 속도를 향상시키고 칩 사이즈를 최적화하기 위한 곱셈 연산기에 관한 것으로, 종래에는 제너레이트 사인 비트와 엔코딩 사인 비트의 중복시 CSA로 압축하는 경우에는 8×10과 10×10 곱셈동작에서 8×10은 4스테이지이면 총합(Sum)과 자리올림(Carry)으로 압축되나, 10×10은 3스테이지이면 총합(Sum)과 자리올림(carry)으로 압축이 가능하므로, 두 곱셈동작시 타이밍이 맞지않아 오류가 발생하는 문제점과 곱셈기에 대해 루팅 트랙과 셀-로우로 레이아웃 구성시 셀-로우의 길이가 길때에는 루팅 트랙도 넓어져야 하므로 칩 면적을 많이 차지하는 문제점이 있다. 따라서 본 발명은 연산을 행하여 부분곱 값과 엔코딩 사인 비트 및 제너레이트 사인 비트를 발생하는 부분곱 발생수단과, 상기 부분곱 발생수단에서 출력되는 엔코딩 사인 비트와 제너레이트 사인비트를 머지하고, 이 머지한 보조 비트(AUX BIT)를 이용하여 압축처리를 행하여 생성되는 총합(Sum)과 자리올림(carry)값을 가산수단을 통해 출력하는 압축수단으로 구성하여 제너레이트 사인 비트와 엔코딩 사인 비트를 머지(Merge)하며, 이 머지하여 두개의 벡터를 1개의 벡터로 압축하도록 함으로써 8×10 곱셈동작에서 압축시 1스테이지를 줄여 8×10과 10×10의 타이밍이 같도록 하여 오류발생을 막도록 하고, 레이아웃 구성시 루팅 트랙없이 만들어 고속동작이 가능하도록 하고, 콤팩트하게 칩을 디자인할 수 있도록 한다.The present invention relates to a multiplication operator for improving the speed and optimizing the chip size. Conventionally, 8x in 8x10 and 10x10 multiplication operations when compressing the CSA when the generated sine bits and encoding sine bits overlap. If 10 is 4 stages, it is compressed into sum and carry, but if 10 × 10 is 3 stages, it can be compressed into sum and carry. When the layout of routing tracks and cell-rows is long, the routing tracks should be wider when the length of cell-rows is large. Accordingly, the present invention merges a partial product generating means for performing a calculation to generate a partial product value, an encoding sine bit and a generated sine bit, and encodes the encoding sine bit and the generated sine bit output from the partial product generating means. Compression means for outputting sum and carry values generated by compression processing using one auxiliary bit is added by adding means to merge the generated sine bit and the encoding sine bit. Merge to compress two vectors into one vector to reduce one stage during compression in 8x10 multiplication operation so that the timing of 8x10 and 10x10 is the same to prevent the occurrence of errors. When the layout is configured, it can be made without a routing track to enable high speed operation, and the chip can be compactly designed.

Description

Multiplication operator

본 발명은 곱셈 연산기에 관한 것으로, 특히 곱셈 동작의 속도를 향상시키고 칩의 면적을 줄여 칩이 요구되는 성능에 맞게 효율적으로 디자인할 수 있도록 한 곱셈 연산기에 관한 것이다.TECHNICAL FIELD The present invention relates to a multiplication operator, and more particularly, to a multiplication operator that can speed up the multiplication operation and reduce the area of the chip so that the chip can be efficiently designed to meet the required performance.

종래 곱셈 연산기의 구성은, 도1에 도시된 바와같이, 입력되는 피승수(X)에 대하여 부스-엔코딩(Booth encoding)을 행하여 출력하는 부스 엔코더(10)와; 입력되는 승수(Y)와 상기 부스 엔코더(10)의 출력데이타를 각각 받아 부분곱(partial product)을 행하고 그 부분곱한 데이타를 출력하는 부분곱 발생부(20)와; 상기 부분곱 발생부(2)에서 발생하는 데이타를 압축하여 얻은 총합(Sum)과 자리올림(carry)값을 출력하는 압축부(30)와; 상기 압축부(30)의 출력값을 시스템의 속도에 따라 RCA(Ripple Carry Adder) 또는 CSA(Fully Carry Save Adder)에 의해 더한 값을 최종적으로 출력하는 가산부(40)로 구성된다.As shown in FIG. 1, the conventional multiplication operator includes a booth encoder 10 which outputs by performing a booth-encoding on a multiplier X that is input; A partial product generator 20 for receiving a multiplier Y and output data of the booth encoder 10 and performing a partial product and outputting the partial product; A compression unit 30 for outputting a sum and carry value obtained by compressing the data generated by the partial product generation unit 2; The output unit of the compression unit 30 is composed of an adder 40 for finally outputting the value added by the RCA (Ripple Carry Adder) or CSA (Fully Carry Save Adder) according to the speed of the system.

이와같이 구성된 종래의 기술에 대하여 상세히 살펴보면 다음과 같다.Looking at the prior art configured as described above in detail.

피승수(X)가 입력되면 이를 부스 엔코더(10)에서 입력받아 3비트를 하나로 묶어서 부스 엔코딩을 행하여 부분곱 발생부(20)로 출력한다.When the multiplicand (X) is input, it is inputted from the booth encoder 10 to bundle 3 bits into one to perform the booth encoding and output to the partial product generator 20.

예를들면 C1,C2,C3,.....C10이 있다고 한다면 (C0,C1,C2), (C2,C3,C4), (C4,C5,C6), (C6,C7,C8), (C8,C9,C10)과 같이 처음 한 비트를 중복하여 묶는다.For example, if there is C1, C2, C3, ..... C10, (C0, C1, C2), (C2, C3, C4), (C4, C5, C6), (C6, C7, C8), The first bit is combined again as shown in (C8, C9, C10).

그러면 상기 부분곱 발생부(20)는 부스 엔코더(10)를 통해 엔코딩한 출력값과 승수(Y)를 각각 받아 부분곱을 수행한다.Then, the partial product generator 20 receives the output value encoded by the bus encoder 10 and the multiplier Y, respectively, and performs the partial product.

여기서 승수를 A라 하고 피승수를 B라 했을 때 10×10에 대하여 도3에 의거하여 살펴보면 다음과 같다.When the multiplier is A and the multiplicand is B, the following description is made based on FIG. 3 for 10 × 10.

A와 B를 곱함에 있어 피승수B는 3비트씩 묶어서 곱하는데, 3비트중 첫번째 비트가 중복된다. 따라서 10×10를 곱하게 되면 PP1∼PP5의 곱셈한 결과가 나오게 된다.In multiplying A and B, multiplicand B is multiplied by 3 bits. The first bit of the 3 bits is overlapped. Therefore, multiplying by 10 × 10 results in a multiplication of PP1 to PP5.

이때 각 곱셈한 결과 PP1∼PP5의 첫 비트 아래에 있는 Y1∼Y5와 같은 레코디드 사인 디지트(Recoded Signed Digits)로서 3비트의 MSB값이다. 여기서 상기 레코디드 사인 디지트는 엔코딩 사인 비트로 사용된다.At this time, each multiplication result is a recorded sign digit such as Y1 to Y5 below the first bit of PP1 to PP5, which is a 3-bit MSB value. Here, the recorded sine digit is used as an encoding sine bit.

지금까지 계산된 PP1∼PP5의 곱셈결과와, 이 곱셈결과의 첫 비트에 발생되는 사인 디지트 Y1∼Y5에다 최종적으로 사인 제너레이트 방법에 의해 계산되어지는 제너레이트 사인 비트인 1010101011가 도 3에서와 같이 첨부된다.The result of the multiplication of PP1 to PP5 calculated so far and the sine digits Y1 to Y5 generated in the first bit of the multiplication result are 1010101011, which is the generated sine bit finally calculated by the sine generation method, as shown in FIG. Attached.

그러면 곱하여져서 얻은 6단계(term)의 값을 더하면 곱하여진 값(out)을 출력하면 된다.Then, multiply the values of the six terms obtained by multiplying and output the multiplied out.

그리고, 8×10의 경우에는 10×10에서와 같이 곱셈결과와, 이 곱셈결과의 첫 비트에 발생되어 더하여지도록 하는 사인 비트까지는 같으나 도4에서와 같이 제너레이트 사인비트 1010101011을 마지막 사인 비트 Y5가 위치하는 옆에 위치시키는 것이 아니라 마지막 사인 비트 Y5의 아래단에 위치시킨다.In the case of 8 × 10, the multiplication result is the same as in 10 × 10, and the sine bit generated to be added to the first bit of the multiplication result is the same, but the generated sine bit 1010101011 is changed to the last sine bit Y5 as shown in FIG. Instead of placing it next to it, place it below the last sine bit Y5.

따라서 곱하여져서 얻은 결과를 더하게 되면 7단계(term)를 값을 더하고, 이때 얻은 곱셉값(out)을 출력하면 된다.Therefore, when the result obtained by multiplying is added, the value of 7 term is added, and the multiplying value obtained at this time is output.

이렇게 부분곱 발생부(10)를 통해 부분곱한 결과를 압축부(30)로 출력하면, 그곳에서 압축을 행하여 총합(Sum)과 자리올림(carry)을 구하여 출력한다.When the result of the partial multiplication through the partial product generation unit 10 is output to the compression unit 30, compression is performed there, and the sum and carry are calculated and output.

즉, 도5에서와 같이 8×10에 대한 곱셈결과(PP1-PP5)와, 엔코딩 사인 비트(Y1∼Y5), 제너레이트 사인 비트(1010101011)에 대하여 첫번째 스테이지(1st stage)에서는 PP1-PP3의 합(S1)과 자리올림(C1)을 구하고, 이 구한 S1과 C1에 PP4-PP5 그리고 제너레이트 사인 비트(1010101011)를 가산하여 제2의 합(S2)과 자리올림(C1)을 구한 후 첫번째 스테이지 계산을 종료한다.That is, in the first stage (1st stage) with respect to the multiplication result PP1-PP5, the encoding sine bits Y1 to Y5, and the generated sine bits 1010101011, as shown in FIG. The sum (S1) and the rounding (C1) are obtained, and the first sum after the second sum (S2) and the rounding (C1) is obtained by adding PP4-PP5 and the generated sine bit (1010101011) to the obtained S1 and C1. End stage calculation.

그리고, 두번째 스테이지(2nd stage)에서는, 첫번째 스테이지에서 구한 제1의 합(S1)과 자리올림(C1) 그리고 제2의 합(S2)에 대하여 가산하여 제3의 합(S3)과 자리올림(C3)을 구하고 두번째 스테이지 계산을 종료한다.In the second stage, the first sum S1, the rounding C1, and the second sum S2 obtained in the first stage are added to the third sum S3 and the rounding ( Calculate C3) and finish the second stage calculation.

세번째 스테이지(3rd stage)에서는, 두번째 스테이지에서 구한 제3의 합(S3)과 자리올림(C3)에다 제2의 자리올림(C2) 값을 더하여 제4의 합(S4)과 자리올림(C4)을 구하고 세번째 스테이지 계산을 종료한다.In the third stage, the third sum S3 and the rounding C3 obtained in the second stage are added to the second rounding C2 and the fourth sum S4 and the rounding C4. And finish the third stage calculation.

네번째 스테이지(4th stage)에서는, 세번째 스테이지에서 구한 제4의 합(S4)과 자리올림(C4)의 값에다 부분곱 발생부(20)에서 얻은 엔코딩 사인 비트(1010101011)를 더하여 최종의 총합(Sum)과 자리올림(carry)을 구한다.In the fourth stage, the fourth sum S4 and the rounding C4 obtained in the third stage are added to the encoding sine bit 1010101011 obtained by the partial product generator 20 to sum the final sum. ) And carry.

이상에서와 같이 7단계(term)의 부분 곱한 결과에 대하여 4스테이지로 압축하여 구한 총합(Sum)과 자리올림(carry)값을 가산부(40)로 출력한다.As described above, a sum and a carry value obtained by compressing the result of the partial multiplication of the seven steps (term) into four stages are output to the adder 40.

그리고, 6단계(term)의 10×10 부분 곱한 결과에 대하여 압축부(30)에서 압축을 하게되면, 3스테이지로 압축된다.Then, when the compression unit 30 compresses the result of multiplying 10 × 10 parts in six steps, it is compressed into three stages.

상기에서 압축된 총합(Sum)과 자리올림(carry)을 받은 가산부(40)는 CSA(Fully Carry Save Adder)에 의해 가산하거나 RCA(Ripple Carry Adder)에 의해 가산하여 출력함에 있어, 시스템의 속도에 따라서 하나를 선택한다.In the above-mentioned sum sum and carry-up adder 40, which is added by CSA (Fully Carry Save Adder) or by RCA (Ripple Carry Adder), the output speed is increased. Choose one according to.

즉, 고속인 경우에는 CSA로, 타이밍에 여유가 있을 때는 RCA로 가산하여 출력한다.In other words, when the speed is high, the CSA is added. When the timing is sufficient, the RCA is added and output.

이상에서와 같이 부스 엔코딩한 데이타와 외부로부터의 데이타를 각각 받아 부분 곱(partial product)을 행하고, 이 부분 곱한 값을 압축한 후 시스템의 속도에 따라 CAS 또는 RCA중 하나를 선택한 방법을 통해 가산하여 최종적으로 얻은 곱셈결과를 출력하도록 한다.As above, the partial product is obtained by receiving the booth-encoded data and the data from the outside, compressing the partial multiplied value, and adding either CAS or RCA according to the speed of the system. Output the final multiplication result.

그리고, 상기에서와 같은 과정을 통한 곱셈 연산을 행하는 곱셈기를 스탠다드-셀(standard cell) 또는 풀-커스텀(full custom)방식에 의해 도2에서와 같이 채널이 존재하는 루팅 트랙(Routing Track)과 곱셈기를 구성하는 셀 로우(Cell Row)가 번갈아가면서 존재하는 레이아웃을 구성한다.The multiplier performing the multiplication operation through the same process as described above is performed by a routing cell and a multiplier in which a channel exists as shown in FIG. 2 by a standard cell or a full custom method. The layout of the existing cell rows alternates.

그러나, 상기와 같은 종래의 기술에서 제너레이트 사인 비트와 엔코딩 사인 비트의 중복시 CSA로 압축하는 경우에는 8×10과 10×10 곱셈동작에서 8×10은 4스테이지이면 총합(Sum)과 자리올림(Carry)으로 압축되나, 10×10은 3스테이지이면 총합(Sum)과 자리올림(carry)으로 압축이 가능하므로, 두 곱셈동작시 타이밍이 맞지않아 오류가 발생하는 문제점과 곱셈기에 대해 루팅 트랙과 셀-로우로 레이아웃 구성시 셀-로우의 길이가 길때에는 루팅 트랙도 넓어져야 하므로 칩 면적을 많이 차지하는 문제점이 있다.However, in the conventional technique as described above, when the generated sine bit and the encoded sine bit are overlapped with CSA, 8 × 10 is 4 stages in 8 × 10 and 10 × 10 multiplication operations. Compressed by Carry, but 10 × 10 can be compressed by Sum and Carry if it is 3 stages. When the cell-row layout is long, the routing track has to be wide when the cell-row length is long, thus taking up a lot of chip area.

따라서, 상기에서와 같은 문제점을 해결하기 위한 본 발명의 목적은 제너레이트 사인 비트와 엔코딩 사인 비트를 머지(Merge)하며, 이 머지하여 두개의 벡터를 1개의 벡터로 압축하도록 함으로써 8×10 곱셈동작에서 압축시 1스테이지를 줄여 8×10과 10×10의 타이밍이 같도록 하여 오류발생을 막도록 한 곱셈 연산기를 제공함에 있다.Accordingly, an object of the present invention for solving the above problems is to merge the generated sine bits and encoding sine bits, and to merge the two vectors into one vector, thereby performing an 8 × 10 multiplication operation. In order to reduce the number of stages during compression in 8x10 and 10x10, the multiplication operator is provided to prevent errors.

본 발명의 다른 목적은 곱셈기의 레이아웃 구성시 루팅 트랙없이 만들어 고속동작이 가능하도록 하고, 콤팩트하게 칩을 디자인할 수 있도록 한 곱셈 연산기를 제공함에 있다.Another object of the present invention is to provide a multiplicator that enables high-speed operation and compact chip design without routing tracks in the layout configuration of the multiplier.

도1은 종래의 곱셈 연산기 블럭 구성도.1 is a block diagram of a conventional multiplication operator block.

도2는 기준 셀 또는 풀-커스텀(Full Custom)방식에 의한 곱셈 연산기의 레이 아웃도.2 is a layout diagram of a multiplier operator based on a reference cell or a full custom scheme.

도3은 사인 제너레이트(sign generate) 방법에 의한 10×10 곱셈동작을 보여주는 과정도.3 is a process diagram showing a 10x10 multiplication operation by a sign generate method.

도4는 사인 제너레이트 방법에 의한 8×10 곱셈동작을 보여주는 과정도.4 is a process diagram showing an 8x10 multiplication operation by a sine generation method.

도5는 도1의 압축기에서 압축방법하는 동작을 보여주는 과정도.5 is a process diagram showing the operation of the compression method in the compressor of FIG.

도6은 본 발명 제너레이트 사인과 엔코딩 사인을 머지하는 동작을 보여주는 과정도.Figure 6 is a process diagram showing the operation of merging the present invention generated sign and the encoding sign.

도7은 본 발명의 곱셈동작을 보여주는 과정도.7 is a process diagram showing the multiplication operation of the present invention.

도8은 본 발명의 곱셈 연산기의 신호 흐름도.8 is a signal flow diagram of a multiplication operator of the present invention.

도9는 도8에서 곱셈 연산기의 하나의 셀 블럭을 보여주는 구조도.9 is a structural diagram showing one cell block of the multiplication operator in FIG.

도10은 본 발명의 부분곱 압축방법을 보여주는 압축기의 구성도.10 is a block diagram of a compressor showing a partial product compression method of the present invention.

도11은 디지탈 시그널 프로세서(DSP)용 디지탈 필터에 적용되는 예를 보여주는 구성도.11 is a configuration diagram showing an example applied to a digital filter for a digital signal processor (DSP).

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

10 : 부스 엔코더 20 : 부분곱 발생부10: booth encoder 20: partial product generation unit

30 : 압축부 40 : 가산부30: compression part 40: adder

상기 목적을 달성하기 위한 본 발명 곱셈 연산기 구성은, 입력되는 피승수(X)에 대하여 부스-엔코딩(Booth encoding)을 행하여 출력하는 부스 엔코더와; 입력되는 승수(Y)와 상기 부스 엔코더의 출력데이타를 각각 받아 부분곱(partial product)을 행하고 그 부분곱한 데이타를 출력하는 부분곱 발생부와; 상기 부분곱 발생부에서 생성되는 엔코딩 사인 비트와 제너레이트 사인 비트를 머지하고, 이 머지한 보조 비트(AUX BIT)를 이용하여 CSA(Fully Carry Save Adder) 압축처리를 행하여 생성되는 총합(Sum)과 자리올림(carry) 값을 출력하는 압축부와; 상기에서 압축된 값을 RCA(Ripple Carry Adder)로 가산하여 얻은 곱셈 결과를 출력하는 가산부로 구성한다.The multiplication operator configuration of the present invention for achieving the above object comprises: a booth encoder for performing a booth-encoding (Booth encoding) for the input multiplier (X); A partial product generator which receives the input multiplier Y and the output data of the booth encoder, performs a partial product, and outputs the partial product; A sum sum generated by performing encoding processing on the partial product generating unit and the generated sine bit and performing a CSA (Fully Carry Save Adder) compression process using the merged auxiliary bit (AUX BIT) and A compression unit for outputting a carry value; An adder for outputting a multiplication result obtained by adding the compressed value to the RCA (Ripple Carry Adder).

이와같이 구성된 본 발명의 동작 및 작용효과에 대하여 상세히 설명하면 다음과 같다.When described in detail with respect to the operation and effect of the present invention configured as described above.

부분곱 발생부(20)에서 부분곱 연산을 행하여 얻은 곱셈결과(PP1-PP5)와, 엔코딩 사인비트(Y1-Y5) 그리고 제너레이트 사인 비트(1010101011)를 출력하면, 이를 압축부(30)에서 입력받는다.When the multiplication result (PP1-PP5), the encoding sine bits (Y1-Y5) and the generated sine bits (1010101011) are obtained by performing the partial product operation in the partial product generator 20, the compression unit 30 outputs them. Receive input.

따라서, 압축부(30)는 도 6에서와 같이 엔코딩 사인 비트와 제너레이트 사인 비트를 더한다.Accordingly, the compression unit 30 adds encoding sign bits and generated sign bits as shown in FIG. 6.

그러면 더하여 얻은 합과 자리올림값(0/1)을 얻는다.Then you get the sum and rounded value (0/1).

상기에서 얻은 합과 자리올림값을 다시 더하여 보조 비트(AUX BIT)를 구한다.The AUX BIT is obtained by adding the sum and the rounding value obtained above again.

이렇게 하여 구한 보조비트를 도7에서와 같이 곱셈결과(PP1-PP5)와 이 곱셈결과 다음 단에 보조비트(AUX)를 놓고 더한다.The auxiliary bits thus obtained are added with the multiplication result PP1-PP5 and the auxiliary bit AUX at the next stage as shown in FIG.

결국, 압축부(30)는 6단계(term)의 데이타들을 가지고 CSA(Fully Carry Save Adder)로 압축하면 3스테이지로 압축하게 된다.As a result, the compression unit 30 compresses the data into six stages when the data is compressed using a Full Carry Save Adder (CSA).

그러면 8×10 곱셈동작을 하든 10×10 곱셈동작을 하든 동일한 타이밍으로 동작하여 오류가 발생하지 않게 된다.Then, whether the 8x10 multiplication operation or the 10x10 multiplication operation is performed at the same timing, no error occurs.

여기서, 곱셈기의 레이아웃을 살펴보면, 종래에는 스탠다드-셀 또는 풀-커스텀 방식에 의해 셀을 설정해놓고 채널에 해당하는 루팅 트랙을 할당하여 루팅하던 것을, 본 발명에서는 도8에서와 같이 기본셀 및 소규모 기능블럭(function block)을 특수제작하여 위치시켜 놓으면 루팅은 저절로 완료된다.Here, referring to the layout of the multiplier, conventionally, the cell is set by a standard-cell or a full-custom method and a routing track corresponding to a channel is assigned and routed. In the present invention, as shown in FIG. Routing is done on its own if you place a specially constructed block.

즉, 도9에서와 같은 셀 자체의 경계선에 상호 연결을 위한 포트(port)들이 준비되어 있어 셀로 이루어진 각 블럭들끼지 붙이면 도9에서와 같이 데이타 연결선이 되는 것이다.That is, ports (ports) for interconnection are prepared at the boundary of the cell itself as shown in FIG. 9, so that if each block composed of cells is attached, it becomes a data connection line as shown in FIG.

이와같이 루팅 트랙이 전혀없이 곱셈기의 레이아웃 구성이 가능하므로 고속동작이 가능하고, 콤팩트하게 칩을 디자인할 수 있다.In this way, the multiplier layout can be configured without any routing tracks, enabling high-speed operation and compact chip design.

결국, 압축부(30)를 통해 압축하는 방법을 회로로 표시하면, 도10에서와 같다.As a result, a circuit of the compression method through the compression unit 30 is represented as shown in FIG.

즉, 부분곱을 행한 6단계의 곱셈결과(I0-I5)에서 I0-I2, I3-I5를 각각 받아 가산하여 합(S1)(S2)과 자리올림(C1)(C2)을 구하는 제1,제2전가산기(FA1)(FA2)를 거치고, 상기 전가산기(FA1)의 합(S1)과 자리올림(C1) 그리고, 전가산기(FA2)의 자리올림(C2)을 받아 가산하고 그의 합(S3)과 자리올림(C3)을 전가산기(FA3)가 구한다.That is, the first and the second to obtain the sum (S1) (S2) and the rounding (C1) (C2) by receiving and adding I0-I2 and I3-I5, respectively, in the multiplication result (I0-I5) of the six-step multiplication. After passing through the full adder FA1 and FA2, the sum S1 and the rounding C1 of the full adder FA1 and the rounding C2 of the full adder FA2 are received and added to the sum S3. ) And rounding (C3) are found by full adder (FA3).

상기 전가산기(FA3)의 합(S3)과 자리올림(C3), 그리고 전가산기(FA2)의 합(S2)과 가산하여 총합(Sum)과 자리올림(carry)값을 구하는 전가산기(FA4)를 통해, 3스테이지로 압축함을 알 수 있으며, 이와같이 압축에 대한 레이아웃은 도8에서와 같이 나타낼 수 있으며, 도8을 자세히 살펴보면 모든 비트에 대한 루팅이 모두 규칙적으로 나타남을 알 수 있다.The total adder FA4 calculates a sum and carry value by adding the sum S3 and the rounding C3 of the full adder FA3 and the sum S2 of the full adder FA2. Through compression, it can be seen that it is compressed into three stages. In this way, the layout for compression can be represented as shown in FIG. 8, and when the detail of FIG. 8 is examined, it can be seen that routing for all bits appears regularly.

따라서 도9에서와 같이 1비트 서브 셀의 배열로 이루어졌음을 알 수 있다.Therefore, as shown in FIG. 9, it can be seen that the array is composed of 1-bit subcells.

도11은 디지탈 시그널 프로세서의 FIR필터에 적용된 예를 보여주는 것이다.Figure 11 shows an example applied to the FIR filter of the digital signal processor.

이상에서 상세히 설명한 바와같이 본 발명은 부분곱을 CSA 트리로 압축하고, 최종 가산부에서는 RCA를 사용하여 가산하도록 함으로써 고속동작이 가능하도록 하였다.As described in detail above, the present invention compresses the partial product into a CSA tree, and adds using RCA in the final adder to enable high-speed operation.

상술한 바와 같이, 본 발명은 제너레이트 사인 비트와 엔코딩 사인 비트를 머지(Merge)하며, 이 머지하여 두개의 벡터를 1개의 벡터로 압축하도록 함으로써 8×10 곱셈동작에서 압축시 1스테이지를 줄여 8×10과 10×10의 타이밍이 같도록 하여 오류발생을 막도록 하고, 레이아웃 구성시 루팅 트랙없이 만들어 고속동작이 가능하도록 하고, 콤팩트하게 칩을 디자인할 수 있도록 한다.As described above, the present invention merges the generated sine bit and the encoding sine bit and merges the two vectors into one vector to reduce one stage during compression in an 8 × 10 multiplication operation. The timing of × 10 and 10 × 10 should be the same to prevent errors, and the layout can be made without routing tracks to enable high-speed operation, and the chip can be designed compactly.

Claims

A partial product generating means for generating a partial product value, an encoding sine bit and a generated sine bit, and an encoding sine bit and a generated sine bit outputted from the partial product generating means are merged, and the merged auxiliary bits ( And a compressing means for outputting sum and carry values generated by compressing by using AUX BIT.

The multiplication operator of claim 1, wherein the compression unit compresses only the Fully Carry Save Adder (CSA).

The multiplication operator according to claim 1 or 2, wherein the compression means comprises four full adders.