KR19980057056A

KR19980057056A - High Speed Output Buffer Circuit

Info

Publication number: KR19980057056A
Application number: KR1019960076326A
Authority: KR
Inventors: 최영중
Original assignee: 김영환; 현대전자산업 주식회사
Priority date: 1996-12-30
Filing date: 1996-12-30
Publication date: 1998-09-25
Also published as: KR100255507B1

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야 : 본발명은 모든 반도체 칩에에 적용이 가능함1. Field of the invention as described in the claims: The present invention is applicable to all semiconductor chips

2. 발명이 해결하려고 하는 기술적 과제 : 출력 구동회로의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 게이트 전압을MOS 트랜지스터 자체의 동작저항과 추가 회로를 사용하여 서서히 증가 또는 감소를 시키므로서 갑작스럽게 흐르는 전류양을 줄여 잡음을 감소시키게 된다.2. The technical problem to be solved by the present invention: The gate voltage of the pull-up PMOS transistor and pull-down NMOS transistor of the output driving circuit is gradually increased or decreased by using the operating resistance of the MOS transistor itself and an additional circuit. To reduce noise.

3. 발명의 해결방법의 요지 : 본발명은 출력버퍼회로를 동작시키는 인에이블신호가 디스에이블되는 동안 개페시터에 층전된 '하이' 또는 '로우' 신호가 단지 출력단의 저항에 의헤서만 충전 및방전되는 일반적인 구동회로에 PMOS 트랜지스터와 MOS 트랜지스터를 동작시키는추가회로가 첨가되어 충전 및 방전을 빨리 되게하여, 중간레벨로 복귀되도록하며,다음의 출력변화에 빨리 대웅하면서 피크전류를 줄일수 있는 고속출력 버퍼회로를제공한다.3. Summary of the Invention: The present invention provides that the 'high' or 'low' signal laminated to the open capacitor is only charged by the resistance of the output stage while the enable signal for operating the output buffer circuit is disabled. High speed output to reduce the peak current while reducing the peak current while quickly recharging to the next output change by adding the additional circuit for operating the PMOS transistor and the MOS transistor to the general driving circuit that is discharged. Provide a buffer circuit.

4. 발명의 중요한 용도 : 센스 증폭기의 출력을 버퍼링하는 버퍼회로4. Important use of the invention: buffer circuit for buffering the output of sense amplifier

Description

High Speed Output Buffer Circuit

본 발명은 고속 출력버퍼회로에 관한 것으로, 특히 저항값을 이용한 트랜지스터와 별도의 논리회로를 구성하여 피크전류가 적고, 출력 지연시간을 짧게 한 고속 출력 버퍼회로에 관한 것이다. 일반적으로, 출력 구동회로의 풀다운 또는 풀업 때 발생하는 과다한 전류양은 칩의 동작시 잡음을 유발하여 오동작을 유도하거나 전반적인 지연을 주어 소정의 요구조건에서 벗어나도록 하는 원인이 된다. 따라서, 출력 구동회로의 풀업 PMOS 트랜지스터와 풀다운 NMOS 트랜지스터의 게이트 전압을 MOS 트랜지스터 자체의 동작저항과 추가 회로를 사용하여 서서히 증가 또는 감소를 시키므로서 갑작스럽게 흐르는 전류양을 줄여 잡음을 감소시키게 된다. 도 1은 종래의 출력버퍼 회로도로서, 신호를 외부단자로 전송하기 위한 출력 버퍼링회로로 구현되어 있다. 즉, 한 단자에서 센스증폭기의 출력(SAout)를 수신하며, 다른 한 단자에서는 출럭버퍼를 동작시키는 인에이블를 수신하는 낸드게이트(ND11)와, 상기 낸드게이트 (ND11)의 출력신호가 게이트 단자에 인가되는 PMOS 트랜지스터(P11)와 한 단자에서 센스증폭기의 신호를 수신하며, 다른 한 단자에서는 출력 버퍼 회로를 동작시키는 인에이블신호를 인버터(inv11)을 거쳐 수신하는 노어게이트(NR11)와, 상기 노어게이트의 출력신호가 게이트 단자에 인가되는 MOS 트랜지스터(N11)로 구성되어있다. 상기 도 1에 도시된 회로의 동작을 살펴보면, 먼저 센스증폭기의 입력(Saout)을 낸드게이트(ND11)와 노어게이트(NR11)의 각각의 한 단자에서 받아들이고 출력버퍼회로를 동작시키는 인에이블신호에 따라 풀업 PMOS 트랜지스터(P11)과 풀다운 NMOS 트랜지스터(N11)를 동작시킨다. 즉, 도 1의 입력(Saout)이 낸드게이트(ND11) 및 노어게이트(NR11)에 인가되고, 동시에 상기 인에이블신호(ENable)가 입력되는데, 입력(SAout)신호가 '하이' 이면, 낸드게이트(ND11)의 출력은 '로우'가되어 p11의 게이트 단자에 ,로우, 신호가입력되어 p11은 '턴온'이 되며 출력(Dout)은 '하이'로 된다. 이때 노어게이트(NR11)의 출력은 '로우'가되어 MOS 트랜지스터(N11)는 '턴오프'가 되므로, 출력(Dout)에서의 캐피시터(C1)는 '하이'로 되어 충전된다. 그리고 다음신호가 인가될 때, 인에이블신호는 디스에이블되게 하여, 낸드게이트(ND11)의 출력과 노어게이트(NR11)의 출력이 각각 PMOS 트랜지스터(P11)와 NMOS 트랜지스터(N11)를 디스에이블 상태로 가져가므로, 캐패시터(C1)에 충전된 '하이'신호는 저항(R1)에 의해 방전되고, 다음에 인에이블신호가 인에이블되고, 입력(SAout)이 로우로 변경되면 노어게이트(NR11)의 출력은 '하이'로 되고 낸드게이트(ND11)의 출력도 '하이'로 되어, PMOS 트랜지스터(P11)는 디스에이블되면 '턴온'상태로 되어 출력(Dout)은 '로우'상태로 방전된다. 다음에 입력 (SAout이 변하고, 인에이블신호가 디스에이블되었다가 인에이블되면 PMOS 트랜지스터(P11)는 턴온되고, NMOS 트랜지스터(N11)는 턴오프되어 캐패시터(C1)는 다시 PMOS 트랜지스터 (P11)에 의해 충전된다. 그러나 상기 출력버퍼회로의 문제점은 캐패시터가 '하이' 상태로 충전되어, '로우' 상태로 방전될때 출력시간이 길어지고 잡음을 유발하는 피크전류(도 2참조) 가 크게되는 문제점이 있었다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a high speed output buffer circuit, and more particularly to a high speed output buffer circuit having a small peak current and short output delay time by forming a logic circuit separate from a transistor using a resistance value. In general, an excessive amount of current generated when the output driving circuit is pulled down or pulled up causes noise in the operation of the chip, causing a malfunction or giving an overall delay to deviate from a predetermined requirement. Therefore, the gate voltages of the pull-up PMOS transistors and the pull-down NMOS transistors of the output driving circuit are gradually increased or decreased by using the operation resistance of the MOS transistor itself and additional circuits, thereby reducing the amount of current flowing suddenly to reduce noise. 1 is a conventional output buffer circuit diagram, which is implemented as an output buffering circuit for transmitting signals to external terminals. That is, one terminal receives the output SAout of the sense amplifier, and the other terminal receives the NAND gate ND11 for receiving the enable of the output buffer and the output signal of the NAND gate ND11 to the gate terminal. A NOR gate NR11 for receiving a signal of a sense amplifier at one terminal of the PMOS transistor P11 and an enable signal for operating an output buffer circuit at the other terminal, and a NOR gate NR11 for receiving the enable signal through the inverter inv11; Is composed of a MOS transistor N11 applied to the gate terminal. Referring to the operation of the circuit illustrated in FIG. 1, first, the input Saout of the sense amplifier is received at one terminal of each of the NAND gate ND11 and the NOR gate NR11 and according to the enable signal for operating the output buffer circuit. The pull-up PMOS transistor P11 and the pull-down NMOS transistor N11 are operated. That is, the input Saout of FIG. 1 is applied to the NAND gate ND11 and the NOR gate NR11, and the enable signal ENable is input at the same time. When the input SAout signal is 'high', the NAND gate The output of (ND11) becomes 'low' so that the low and signal are input to the gate terminal of p11 so that p11 becomes 'turn on' and the output (Dout) becomes 'high'. At this time, since the output of the NOR gate NR11 is 'low' and the MOS transistor N11 is 'turned off', the capacitor C1 at the output Dout becomes 'high' and is charged. When the next signal is applied, the enable signal is disabled, so that the output of the NAND gate ND11 and the output of the NOR gate NR11 disable the PMOS transistor P11 and the NMOS transistor N11, respectively. As a result, the 'high' signal charged in the capacitor C1 is discharged by the resistor R1, then the enable signal is enabled, and when the input SAout changes to low, The output is 'high' and the output of the NAND gate ND11 is also 'high'. When the PMOS transistor P11 is disabled, the output is 'turned on' and the output Dout is discharged in a 'low' state. When the input SAout is changed and the enable signal is disabled and then enabled, the PMOS transistor P11 is turned on, the NMOS transistor N11 is turned off, and the capacitor C1 is again turned on by the PMOS transistor P11. However, the problem of the output buffer circuit is that the capacitor is charged in the 'high' state, the output time is long when the capacitor is discharged to the 'low' state, the peak current causing noise (see Fig. 2) is large. .

상기 문제점을 해결하기 위하여 안출된 본 발명은 출력버퍼회로를 동작시키는 인에이블신호가 디스에이블되는 동안 캐패시터에 충전된 '하이' 또는 '로우' 신호가 단지 출력단의 저항에 의해서만 충전 및 방전되는 일반적인 구동회로에 PMOS트랜지스터와 NMOS 트랜지스터를 동작시키는 추가회로가 첨가되어 충전 및 방전을 빨리 되게하여, 중간레벨로 복귀되도록하며, 다음의 출력변화에 빨리 대응하면서 피크전류를 줄일수 있는 고속출력 버퍼회로를 제공하는데 그 목적이 있다.In order to solve the above problems, the present invention provides a general driving circuit in which a 'high' or 'low' signal charged to a capacitor is charged and discharged only by a resistance of an output terminal while an enable signal for operating an output buffer circuit is disabled. An additional circuit for operating PMOS transistors and NMOS transistors is added to the furnace to make charging and discharging faster, returning to the intermediate level, and providing a high-speed output buffer circuit that can reduce peak current while responding to the next output change quickly. Its purpose is to.

도 1은 종래의 출력버퍼회로도,1 is a conventional output buffer circuit diagram,

도 2는 도 1에 대한 출력 드라이버의 시간에 대한 전류 파형도,2 is a current waveform diagram of time of the output driver of FIG. 1;

도 3은 본 발명에 따른 고속 출력버퍼회로도,3 is a high speed output buffer circuit according to the present invention;

도 4는 도 3의 노드1 및 노드2의 전압에 대한 저항값을 도시한 그래프,4 is a graph illustrating resistance values of voltages of nodes 1 and 2 of FIG. 3;

도 5는 시간에 대한 노드1 및 노드2의 상태천이를 도시한 타이밍도,5 is a timing diagram showing state transitions of node 1 and node 2 with respect to time;

도 6 및 도 7은 본발명의 고속출력버퍼회로 각부위에서의 시간에 대한 전압파형도.6 and 7 are voltage waveform diagrams of time at each portion of the high speed output buffer circuit of the present invention.

* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings

ND11 : 낸드게이트 NR1, NR11 : 노어게이트ND11: NAND gate NR1, NR11: NOR gate

Pl 내지 P5 : PMOS 트랜지스터 N1 내지 N5 : NMOS 트랜지스터Pl to P5: PMOS transistors N1 to N5: NMOS transistors

상기 목적을 달성하기 위해, 본 발명은 풀업 및 풀다운 트랜지스터를 구비하는 반도체 메모리 장치의 출력버퍼에 있어서 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 풀업트랜지스터의 인에비블 전압레벨을 서서히 변화시켜 피크전류를 감소시키는 제1회로수단, 칩 인에이블 및 상기 출력버퍼의 디스에이블상태에서, 상기 풀다운트랜지스터의 인에비블 전압레벨을 서서히 변화시켜 피크전류를 감소시키는 제2회로수단, 칩 인에이블 및 상기 출력버퍼의 디스에이블 상태에서, 상기 출력버퍼의 출력단 전압레벨에 응답하여 구동되어 상기 제1회로수단과상기 출력단간의 제1전류 패스를 형성하고, 상기 제2회로수단과 상기 출력단 간의제2전류패스를 형성하는 제3회로수단을 제공한다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세히 설명한다. 본 발명의 고속 출력 버퍼회로를 도시한 도 3을 참조하면, 한 단자에서는 센스증폭기의 출력(SAout)을 수신하며, 다른 한 단자에서는 출력버퍼회로를 동작시키는 /인에이블신호를 수신하는 노어게이트(NR21)와, 인버퍼(inv21)를 거친 신호를 수신하는 낸드게이트(ND22)와 여러개의 트랜지스터로 구성되어진다. 이를 구체적으로 살펴보면, 출력버퍼회로를 동작시키는데 사용되는 '/인에이블(액티브시 로우)'신호와, 칩이 대기(stand-by) 상태에서 그 동작을 방지하기 위해 칩선택시 동작하는 'sb'신호와 센스증폭기 신호 'SAout'를 입력으로하여 구성된다. SAout이 '하이'에서 '로우'로 천이될 때 노드2는 NMOS 트랜지스터(N5)에 의헤 강하게 폴링하여 풀다운 NMOS 트랜지스터(N30)를 오프시켜 풀업 PMOS 트래지스터(P30)에서 풀다운 NMOS 트랜지스더(N30)로 흐르는 전류를 차단한다. 노드1은 노드2가 노드1의 전압에 따른 선형적인 저항값을 갖도록하여 노드1의 전압을 서서히 폴링하도록 해준다. 반대로 SAout이 '로우'에서 '하이'로 전이될 때 노드1은 PMOS 트랜지스터(P1)에 의해 강하게 상승하여 풀업 PMOS 트랜지스터(P30)을 턴오프시켜 풀업 PMOS트랜지스터(P30)에서 풀다운 MOS 트랜지스터(N30)로 흐르는 전류를 차단한다. 노드2는 PMOS 트랜지스터(P3)가 노드2의 전압에 따른 선형적인 저항값을 갖도록하여 노드2의 전압을 서서히 상승하도록 해준다. 도 6 및 도 7은 본발명의 고속출력버퍼회로 각부위에서의 시간에 대한 전압파형도로서, 시간에 대한 전압의 파형도를 나타내고 있다. 센스증폭기의 입력신호 'SAout'가 도 6과 같이 VSAout 파형으로 회로에 인가되고, 출력 버퍼회로를 동작시키는 인에이블신호도 Veable 전압파형으로 인가될때, 인에이블신호가 하이 상태에서는 추가회로가 동작을 하지 않으며, 이때 노어게이트(NR22)의 출력은 '로우'로 되며, 낸드게이트(ND21)의 출력은 하이로 되며, 노어게이트(NR23)의 출력은 '로우'로 되어 PMOS 트랜지스터(P2)와 NMOS 트랜지스터(N4)는 동작하지 않게 된다, 여기서 칩 대기상태일 때 추가회로의 동작을 방지하기위해 'SB'신호가 노어게이트(NR22)에 인가되는데, 상기 SB신호가 '로우' 즉, 칩이 동작상태일 때, 인에이블 신호가 센스증폭기의 다음 출력을 기다리기 위해 디스에이블되면, 이때 추가회로는 동작하게 되며, 노어게이트(NR22)의 출력은 ,하이,로 되며, 노어게이트(NR3) 및 낸드게이트(ND1)는 인에이블 상태가 되어, 그전의 출력(Dout)상태가 '하이'이면 낸드게이트(ND21)의 출력은 '로우'가 되며, NMOS 트랜지스터(N4)는 턴온된다. 반대로 이때 PMOS 트랜지스터(P2)는 턴오프상태로 된다. 상기 상태에서 NMOS 트랜지스터(N4)를 통해 캐패시터(C1)에 충전된 전하가NMOS 트랜지스터(N4 및 N5)를 통해 방전되며, 상기 노어게이트(NR22)의 출력(V_NR2)은 도 6의 파형과 같게 되므로, 풀다운 트랜지스터(N30)는 동작상태가 되어 출력단(Dout)의 캐패시터(C1)을 방전시켜 전압을 중간 레벨로 끌어내린다. 반면에 캐패시터(C1)에 '로우'신호가 충전되어 있으면 낸드게이트(ND21)는오프가 되고, 노어게이트(NR23)의 출력은 '하이'로 되어 PMOS 트랜지스터(P2)는 온되고 NMOS 트랜지스터(N4)는 오프로 되어 캐패시터(C1)의 전하가 노어게이트(NR21)및 PMOS 트랜지스터(P1 및 P2)를 통해 충전되며, 또 노어게이트(NR21)와 PMOS 트랜지스터(P1)를 통과한 신호가 '로우'로 되므로, 출력신호(V_NR1)의 전압이 도 6의 V_NR1과 같은 파형으로 변경되어 풀업 트랜지스터를 온 시켜 풀업 PMOS 트랜지스터(P30)를 통해서도 C1을 충전시켜 '인에이블'신호가 디스에이블되는 시간동안 빠르게 출력이 중간레벨이 되게한다.In order to achieve the above object, the present invention gradually changes the enable voltage level of the pull-up transistor in the chip enable state and the disable state of the output buffer in the output buffer of the semiconductor memory device having a pull-up and pull-down transistor. First circuit means for reducing the peak current, the chip enable and the second buffer means for reducing the peak current by gradually changing the enable voltage level of the pull-down transistor in the disable state of the output buffer. And in a disabled state of the output buffer, is driven in response to an output terminal voltage level of the output buffer to form a first current path between the first circuit means and the output terminal, and a second between the second circuit means and the output terminal. A third circuit means for forming a current path is provided. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. Referring to FIG. 3, which illustrates the high-speed output buffer circuit of the present invention, one terminal receives the output SAout of the sense amplifier, and the other terminal receives the / enable signal for operating the output buffer circuit. NR21, a NAND gate ND22 for receiving a signal passed through the inbuffer inv21, and a plurality of transistors. Specifically, the '/ enable (active low)' signal used to operate the output buffer circuit, and 'sb' which operates when the chip is selected to prevent its operation from the stand-by state It is configured by inputting signal and sense amplifier signal 'SAout'. When SAout transitions from 'high' to 'low', node 2 is strongly polled by NMOS transistor N5 to turn off pull-down NMOS transistor N30 to pull-down NMOS transistor N30 from pull-up PMOS transistor P30. Cut off the current flowing to). Node 1 causes node 2 to have a linear resistance value corresponding to node 1's voltage, allowing the node 1 to poll the voltage slowly. On the contrary, when SAout transitions from 'low' to 'high', node 1 is strongly raised by PMOS transistor P1 to turn off pull-up PMOS transistor P30 to pull-down MOS transistor N30 from pull-up PMOS transistor P30. Shut off the current flowing to the The node 2 causes the PMOS transistor P3 to have a linear resistance value corresponding to the voltage of the node 2 so as to gradually increase the voltage of the node 2. 6 and 7 are voltage waveform diagrams of time with respect to each portion of the high speed output buffer circuit of the present invention, and show waveform diagrams of voltage with respect to time. When the input signal 'SAout' of the sense amplifier is applied to the circuit as the VSAout waveform as shown in FIG. 6 and the enable signal for operating the output buffer circuit is also applied as the Veable voltage waveform, the additional circuit operates when the enable signal is high. In this case, the output of the NOR gate NR22 is 'low', the output of the NAND gate ND21 is high, and the output of the NOR gate NR23 is 'low' so that the PMOS transistor P2 and the NMOS are low. Transistor N4 is not operated, where the SB signal is applied to the NOR gate NR22 to prevent the operation of the additional circuit when the chip is in the standby state, and the SB signal is 'low', that is, the chip is operated. In the state, if the enable signal is disabled to wait for the next output of the sense amplifier, then the additional circuit is activated, and the output of the NOR gate NR22 becomes high, the NOR gate NR3 and the NAND gate. (ND1) is in the phosphorus It is the block state, if output (Dout) of the before that state is "high" the output of the NAND gate (ND21) becomes "low", NMOS transistor (N4) is turned on. On the contrary, the PMOS transistor P2 is turned off at this time. In this state, the charge charged in the capacitor C1 through the NMOS transistor N4 is discharged through the NMOS transistors N4 and N5, and the output V _NR2 of the NOR gate NR22 is as shown in the waveform of FIG. 6. Therefore, the pull-down transistor N30 enters an operating state to discharge the capacitor C1 of the output terminal Dout to bring the voltage down to an intermediate level. On the other hand, when the capacitor C1 is charged with the 'low' signal, the NAND gate ND21 is turned off, and the output of the NOR gate NR23 is turned 'high' so that the PMOS transistor P2 is turned on and the NMOS transistor N4 is turned on. ) Is turned off so that the charge of the capacitor C1 is charged through the NOR gate NR21 and the PMOS transistors P1 and P2, and the signal passing through the NOR gate NR21 and the PMOS transistor P1 is 'low'. Since the voltage of the output signal V _NR1 is changed to the same waveform as V _NR1 of FIG. 6, the pull-up transistor is turned on to charge C1 through the pull-up PMOS transistor P30 to disable the 'enable' signal. Will cause the output to quickly reach the middle level.

본 발명은 이상에서 살펴본 바와 같이 본발명의 고속출력 버퍼회로는 낮은Vcc전압에서는 속도가 빠르고, 높은 Vcc전압에서는 잡음을 유발하는 피크전류를 감소시킬 수 있어, 안정되고 빠른속도의 메모리를 얻을 수 있다.As described above, the high-speed output buffer circuit of the present invention has a high speed at a low Vcc voltage and can reduce a peak current causing noise at a high Vcc voltage, thereby obtaining a stable and high speed memory. .

Claims

An output buffer circuit of a semiconductor memory device having pull-up and pull-down transistors, wherein the enable voltage level of the pull-up transistor is gradually changed to reduce peak current at chip enable and disable states of the output buffer. Second circuit means, chip enable and disable of the output buffer, in a state in which one circuit means, chip enable and the output buffer are disabled, to gradually change the enable voltage level of the pull-down transistor to reduce the peak current. In a state, being driven in response to an output terminal voltage level of the output buffer to form a first current path between the first circuit means and the output end, and a third current path between the second circuit means and the output end; A high speed output buffer circuit having circuit means.

2. The circuit of claim 1, wherein the third circuit means comprises: a first transistor and a second transistor connected in series between the pull-up transistor and each gate terminal of the pull-down transistor; and the first transistor and the second transistor in response to the output buffer output terminal. A high-speed output buffer circuit, characterized in that the transistor has a control logic to control switch operation.

2. The circuit of claim 1, wherein the first circuit means comprises a combination signal of an external control signal and a plurality of transistors that operate in response to the pull-up transistor gate terminal. And the gate stage level of the pull-up transistor is gradually converted into a driving level.

The method of claim 1, wherein the second circuit means comprises a combination signal of an external control signal and a plurality of transistors that operate in response to the pull-down transistor gate stage, wherein the second circuit means is connected to active resistance values of the plurality of transistors connected in series to a power supply terminal. And gradually change the gate level of the pull-down transistor to a driving level.