KR19980055976A - Cell spacer dielectric film formation method of flash memory device - Google Patents
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Abstract
본 발명은 플래스 메모리 소자의 셀 스페이서 유전체막(cell spacer dielectric) 형성방법에 관한 것으로, 특히 스플릿(split) 구조의 플래쉬 메모리 소자에서 플로팅 게이트와 셀렉트 게이트사이의 스페이서 유전체막을 열산화막, 증착 산화막(MTO 또는 HTO) 및 질화막을 사용하여 양질의 유전특성을 얻을 수 있도록 한 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법에 관하여 기술된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a cell spacer dielectric of a flash memory device. In particular, in a split memory flash memory device, a spacer dielectric film between a floating gate and a select gate may be a thermal oxide film or a deposition oxide film. A method of forming a cell spacer dielectric film of a flash memory device in which good dielectric properties can be obtained using MTO or HTO) and a nitride film is described.
Description
본 발명은 플래쉬 메모리 소자의 셀 스페이서 유전체막(cell spacer dielectric) 형성방법에 관한 것으로, 특히 스플릿(split) 구조의 플래쉬 메모리 소자에서 플로팅 게이트와 셀렉트 게이트사이의 스페이서 유전체막의 형성공정을 개선하여 양질의 유전특성을 얻을 수 있도록 한 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a cell spacer dielectric layer of a flash memory device, and more particularly, to improving a process of forming a spacer dielectric film between a floating gate and a select gate in a split memory flash memory device. The present invention relates to a cell spacer dielectric film forming method of a flash memory device capable of obtaining dielectric properties.
일반적으로 스플릿 구조의 플래쉬 메모리 소자에서 플로팅 게이트와 셀렉트 게이트 사이의 셀 스페이서 유전체막으로 열산화막과 질화막 또는 MTO(또는 HTO)와 질화막을 이용하여 형성한다.In general, a split spacer flash memory device is formed using a thermal oxide film and a nitride film or an MTO (or HTO) and a nitride film as a cell spacer dielectric film between a floating gate and a select gate.
도 1은 증착 산화막과 질화막을 이용하여 형성된 종래 셀 스페이서 유전체막을 갖는 스플릿 구조의 플래쉬 메모리 소자의 단면도이다.1 is a cross-sectional view of a flash memory device having a split structure having a conventional cell spacer dielectric film formed using a deposited oxide film and a nitride film.
일반적인 공정으로 반도체 기판(1)상에 터널 산화막(2), 제 1 폴리실리콘층(3), ONO 유전체막(4), 제 2 폴리실리콘층(5) 및 폴리층간 유전체막(6)을 형성한 후에 자기정렬 식각(self-aligned etch)으로 플로팅 게이트(3)와 콘트롤 게이트(5)를 형성하고, 증착 산화막과 질화막을 순차적으로 형성한 후 셀 스페이서 식각 공정으로 스페이서 산화막(8 A)과 스페이서 질화막(8B)을 형성하여 셀 스페이서 유전체막(8)이 형성된다.In a general process, the tunnel oxide film 2, the first polysilicon layer 3, the ONO dielectric film 4, the second polysilicon layer 5, and the interlayer dielectric film 6 are formed on the semiconductor substrate 1. After that, the floating gate 3 and the control gate 5 are formed by self-aligned etching, the deposition oxide film and the nitride film are sequentially formed, and then the spacer oxide film 8A and the spacer are formed by the cell spacer etching process. The nitride film 8B is formed to form a cell spacer dielectric film 8.
상기에서, 스페이서 산화막(8A)은 MTO 또는 HTO로 형성된다.In the above, the spacer oxide film 8A is formed of MTO or HTO.
상기의 공정으로 셀 스페이서 유전체막(8)을 형성할 경우 셀 스페이서 유전체막(8)의 하단부에 언더컷(10)이 생기게 되고, 이 상태에서 셀렉트 게이트(10)를 형성할 경우 언더컷(11)으로 인하여 플로팅 게이트(3)와 셀렉트 게이트(10)사이의 유전 특성이 약화되어프로그램 동작이 취약(program disturb fail)해 지는 문제가 발생된다.When the cell spacer dielectric film 8 is formed by the above process, an undercut 10 is formed at the lower end of the cell spacer dielectric film 8. When the select gate 10 is formed in this state, the undercut 11 is formed by the undercut 11. As a result, the dielectric property between the floating gate 3 and the select gate 10 is weakened, causing a program disturb fail.
상기에서, 미설명부호(7)은 소오스/드레인 접합부이고, (9)는 셀렉트 게이트 산화막이다.In the above, reference numeral 7 denotes a source / drain junction, and 9 denotes a select gate oxide film.
도 2는 열산화막과 질화막을 이용하여 형성된 종래 셀 스페이서 유전체막을 갖는 스플릿 구조의 플래쉬 메모리 소자의 단면도이다.2 is a cross-sectional view of a flash memory device having a split structure having a conventional cell spacer dielectric film formed using a thermal oxide film and a nitride film.
도 1의 공정과 같이 자기정렬 식각(self-aligned etch)으로 플로팅 게이트(3)와 콘트롤 게이트(5)를 형성하고, 열산화공정으로 플로팅 게이트(3)와 콘트롤 게이트(5)의 측면에 열산화막(18A)을 형성하고, 질화막을 형성한 후 셀 스페이서 식각공정으로 스페이서 질화막(8B)을 형성하여 열산화막(18A)과 스페이서 질화막(8B)으로 된 셀 스페이서 유전체막(18)이 형성된다.As shown in FIG. 1, the floating gate 3 and the control gate 5 are formed by a self-aligned etch, and the heat is applied to the sides of the floating gate 3 and the control gate 5 by a thermal oxidation process. An oxide film 18A is formed, a nitride film is formed, and a spacer nitride film 8B is formed by a cell spacer etching process to form a cell spacer dielectric film 18 including a thermal oxide film 18A and a spacer nitride film 8B.
상기의 공정으로 셀 스페이서 유전체막(18)을 형성할 경우 도 1과는 달리 언터컷(11)으로 인한 문제는 해결되나, 플로팅 게이트용 제 1 폴리실리콘층(3)의 도핑(doping) 정도와 그레인 사이즈에 따라 열 산화비가 달라져서 열산화막(18A)의 두께 균일도가 나빠지고, 이 상태에서 셀렉트 게이트(10)를 형성할 경우 두께 균일도가 나쁜 열산화막(18A)으로 인하여 플로팅 게이트(3)와 셀렉트 게이트(10) 사이의 유전 특성이 약화되어 독출 동작이 취약(read disturb fail) 해 지는 문제가 발생된다.Unlike the case of FIG. 1, when the cell spacer dielectric layer 18 is formed by the above process, the problem due to the undercut 11 is solved, but the degree of doping of the first polysilicon layer 3 for the floating gate The thermal oxidation ratio varies depending on the grain size, resulting in poor thickness uniformity of the thermal oxide film 18A. The dielectric property between the gates 10 is weakened, causing a read disturb fail.
따라서, 본 발명은 스플릿(split) 구조의 플래쉬 메모리 소자에서 플로팅 게이트와 셀렉트 게이트사이의 스페이서 유전체막의 형성공정을 개선하여 양질의 유전특성을 얻을 수 있도록 한 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention provides a method of forming a cell spacer dielectric film of a flash memory device in which a spacer dielectric film between a floating gate and a select gate is improved in a split memory flash memory device so as to obtain high-quality dielectric properties. The purpose is to provide.
이러한 목적을 달성하기 위한 본 발명은 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법에 있어서, 자기정렬 식각으로 플로팅 게이트와 콘트롤 게이트가 형성된 반도체 기판의 전체구조상에 증착 산화막을 형성하는 단계; 상기 증착 산화막을 블랭켓 식각공정으로 식각하여 스페이서 산화막을 형성하는 단계; 열산화공정을 실시하여 상기 플로팅 게이트, 상기 콘트롤 게이트 및 노출된 상기 반도체 기판의 표면부에 열산화막을 형성하고, 상기 열산화막이 형성된 전체구조상에 질화막을 형성하는 단계; 및 상기 질화막을 셀 스페이서 식각공정으로 식각하여 스페이서 질화막을 형성하고, 상기 열산화막의 노출된 부분을 제거하므로, 이로 인하여 상기 플로팅 게이트와 상기 콘트롤 게이트의 측부에 상기 열산화막, 상기 스페이서 산화막 및 상기 스페이서 질화막으로 된 셀 스페이서 유전체막이 형성되는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a cell spacer dielectric layer of a flash memory device, the method comprising: forming a deposition oxide layer on an entire structure of a semiconductor substrate on which a floating gate and a control gate are formed by self-aligned etching; Etching the deposited oxide layer by a blanket etching process to form a spacer oxide layer; Performing a thermal oxidation process to form a thermal oxide film on the surface of the floating gate, the control gate and the exposed semiconductor substrate, and forming a nitride film on the entire structure where the thermal oxide film is formed; And etching the nitride film by a cell spacer etching process to form a spacer nitride film, and thus removing exposed portions of the thermal oxide film. A cell spacer dielectric film made of a nitride film is formed.
도 1은 증착 산화막과 질화막을 이용하여 형성된 종래 셀 스페이서 유전체막을 갖는 스플릿 구조의 플래쉬 메모리 소자의 단면도.1 is a cross-sectional view of a flash memory device having a split structure having a conventional cell spacer dielectric film formed using a deposited oxide film and a nitride film.
도 2는 열산화막과 질화막을 이용하여 형성된 종래 셀 스페이서 유전체막을 갖는 스플릿 구조의 플래쉬 메모리 소자의 단면도.2 is a cross-sectional view of a flash memory device having a split structure having a conventional cell spacer dielectric film formed using a thermal oxide film and a nitride film.
도 3(a) 내지 (e)는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법을 설명하기 위한 단면도.3A to 3E are cross-sectional views illustrating a method of forming a cell spacer dielectric film in a flash memory device according to an embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
1,21 : 반도체 기판2, 22 : 터널 산화막1,21: semiconductor substrate 2, 22: tunnel oxide film
3, 23 : 플로팅 게이트4, 24 : ONO 유전체막3, 23: floating gate 4, 24: ONO dielectric film
5, 25 : 콘트롤 게이트6, 26 : 폴리층간 유전체막5, 25: control gate 6, 26: poly interlayer dielectric film
7, 27 : 소오스/드레인 접합부8, 18, 100 : 셀 스페이서 유전체막7, 27: source / drain junction 8, 18, 100: cell spacer dielectric film
28 : 증착 산화막8A, 28A : 스페이서 산화막28: deposited oxide film 8A, 28A: spacer oxide film
30 : 질화막8B, 30A : 스페이서 질화막30 nitride film 8B, 30A spacer nitride film
18A, 29 : 열산화막9, 31 : 셀렉트 게이트 산화막18A, 29: thermal oxide film 9, 31: select gate oxide film
10, 32 : 셀렉트 게이트11 : 언더컷10, 32: select gate 11: undercut
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 3(a) 내지 (e)는 본 발명의 실시예에 따른 플래쉬 메모리 소자의 셀 스페이서 유전체막 형성방법을 설명하기 위한 단면도이다.3A to 3E are cross-sectional views illustrating a method of forming a cell spacer dielectric film of a flash memory device according to an exemplary embodiment of the present invention.
도 3(a)는 기존의 공정으로 반도체 기판(21)상에 터널 산화막(22), 제 1 폴리실리콘층(23), ONO 유전체막(24), 제 2 폴리실리콘층(25) 및 폴리층간 유전체막(26)을 형성한 후에 자기 정렬 식각(self-aligned etch)으로 플로팅 게이트(23)와 콘트롤 게이트(25)를 형성하고, 이온주입공정으로 소오스/드레인 접합부(27)를 형성한 상태의 전체구조상에 증착 산화막(28)을 형성한 것이 도시된다.3A illustrates a tunnel oxide film 22, a first polysilicon layer 23, an ONO dielectric film 24, a second polysilicon layer 25, and a polylayer on a semiconductor substrate 21 in a conventional process. After the dielectric layer 26 is formed, the floating gate 23 and the control gate 25 are formed by self-aligned etching, and the source / drain junction 27 is formed by an ion implantation process. The formation of the deposition oxide film 28 on the overall structure is shown.
상기에서, 증착 산화막(28)은 MTO 또는 HTO이다.In the above, the deposition oxide film 28 is MTO or HTO.
도 3(b)는 증착 산화막(28)을 블랭켓 식각(blanket etch)공정으로 식각하여 스페이서 산화막(28A)을 형성한 것이 도시된다.FIG. 3 (b) shows that the spacer oxide film 28A is formed by etching the deposited oxide film 28 by a blanket etch process.
상기에서, 블랭켓 식각공정은 건식 식각법 또는 건식/습식 식각법을 적용한다.In the above, the blanket etching process applies a dry etching method or a dry / wet etching method.
도 3(c)는 열산화공정을 실시하여 플로팅 게이트(23), 콘트롤 게이트(25) 및 노출된 반도체 기판(21)의 표면부에 열산화막(29)을 형성하고, 열산화막(29)이 형성된 전체구조상에 질화막(30)을 형성한 것이 도시된다.In FIG. 3C, a thermal oxidation layer 29 is formed on the surface of the floating gate 23, the control gate 25, and the exposed semiconductor substrate 21 by performing a thermal oxidation process. The formation of the nitride film 30 on the formed overall structure is shown.
도 3(d)는 질화막(30)을 셀 스페이서 식각공정으로 식각하여 스페이서 질화막(30A)을 형성하고, 열산화막(29)의 노출된 부분을 제거한 것이 도시된다. 이로인하여 플로팅 게이트(23)와 콘트롤 게이트(25)의 측부에 열산화막(29), 스페이서 산화막(28A) 및 스페이서 질화막(30A)으로 된 본 발명의 셀 스페이서 유전체막(100)이 완성된다.3 (d) shows that the nitride film 30 is etched by a cell spacer etching process to form the spacer nitride film 30A, and the exposed portion of the thermal oxide film 29 is removed. This completes the cell spacer dielectric film 100 of the present invention comprising a thermal oxide film 29, a spacer oxide film 28A, and a spacer nitride film 30A on the sides of the floating gate 23 and the control gate 25. FIG.
본 발명의 셀 스페이서 유전체막(100)의 두께는 증착 산화막(28) 및 질화막(30) 형성공정시 증착 두께에 의하여 조절 가능하다.The thickness of the cell spacer dielectric film 100 of the present invention can be controlled by the deposition thickness during the deposition oxide film 28 and the nitride film 30 forming process.
도 3(e)는 기존의 공정으로 셀렉트 게이트 산화막(31) 및 셀렉트 게이트(32)를 형성한 것이 도시된다.FIG. 3E shows that the select gate oxide film 31 and the select gate 32 are formed by a conventional process.
상기에서, 셀렉트 게이트(32)는 폴리실리콘을 증착하여 형성하거나, 저항을 낮추기 위하여 폴리실리콘 + 실리사이드를 증착하여 형성된다.In the above, the select gate 32 is formed by depositing polysilicon or by depositing polysilicon + silicide to lower the resistance.
상술한 바와 같이 MTO 또는 HTO와 같은 증착 산화막, 열산화막 및 질화막을 이용하여 셀 스페이서 유전체막을 형성하므로써, 증착 산화막과 질화막을 이용하여 셀 스페이서 유전체막을 형성할 때 생기는 언더컷을 방지할 수 있고, 또한 열산화막과 질화막을 이용하여 셀 스페이서 유전체막을 형성할 때 발생되는 열산화막의 두께 균일도 불량을 방지할 수 있어, 플로팅 게이트용 폴리실리콘의 도핑 정도(doping level)의 마진(margin)을 크게할 수 있으며, 플로팅 게이트와 셀렉트 게이트사이의 유전특성의 향상으로 공정마진이 커져 양산성을 높일 수 있다.As described above, by forming the cell spacer dielectric film using a deposition oxide film, a thermal oxide film, and a nitride film such as MTO or HTO, an undercut generated when forming the cell spacer dielectric film using the deposition oxide film and the nitride film can be prevented, The thickness uniformity of the thermal oxide film generated when the cell spacer dielectric film is formed by using the oxide film and the nitride film can be prevented, thereby increasing the margin of the doping level of the polysilicon for the floating gate. Improving the dielectric properties between the floating gate and the select gate increases the process margin, thereby increasing the productivity.
본 발명이 셀 스페이서 유전체막 형성방법은 전술한 실시예에 한정되지 않고 특허청구의 범위에 기제된 내용에 벗어나지 않는 권리 범위내에서 모든 반도체 소자의 제조공정에 적용할 수 있다.The cell spacer dielectric film forming method of the present invention is not limited to the above-described embodiments and can be applied to the manufacturing process of all semiconductor devices within the scope of right without departing from the scope of the claims.
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| KR20030052814A (en) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | Method For Manufacturing Semiconductor Devices |
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1996
- 1996-12-28 KR KR1019960075213A patent/KR19980055976A/en not_active Application Discontinuation
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| KR20030052814A (en) * | 2001-12-21 | 2003-06-27 | 동부전자 주식회사 | Method For Manufacturing Semiconductor Devices |
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |