KR19980055903A - Via hole formation method of semiconductor device - Google Patents

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KR19980055903A KR1019960075140A KR19960075140A KR19980055903A KR 19980055903 A KR19980055903 A KR 19980055903A KR 1019960075140 A KR1019960075140 A KR 1019960075140A KR 19960075140 A KR19960075140 A KR 19960075140A KR 19980055903 A KR19980055903 A KR 19980055903A
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백현철
김광철
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 비아홀 형성 방법에 관한 것으로, 감광막 제거시 발생되는 SOG막의 손실을 방지하기 위하여 비아홀 측벽에 보호막을 형성한 후 감광막을 제거하므로써 금속의 층덮힘이 향상될 수 있도록 한 반도체 소자의 비아홀 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a via hole in a semiconductor device, and to forming a protective film on a sidewall of a via hole in order to prevent loss of the SOG film generated when the photoresist film is removed. A method of forming a via hole is provided.

Description

반도체 소자의 비아홀 형성 방법Via hole formation method of semiconductor device

본 발명은 반도체 소자의 비아홀 형성 방법에 관한 것으로, 특히 금속의 층덮힘(Step coverage)을 향상시킬 수 있도록 한 반도체 소자의 비아홀 형성 방법에 관한 것이다.The present invention relates to a method of forming a via hole of a semiconductor device, and more particularly, to a method of forming a via hole of a semiconductor device to improve a step coverage of a metal.

일반적으로 반도체 소자의 제조 공정에서 금속층은 이중 또는 다중 구조로 형성된다. 또한 금속층간에는 절연 및 평탄화를 위하여 금속층간 절연막이 형성되며 금속층간의 접속은 금속층간 절연막에 형성되는 비아홀(Via Hole)을 통해 이루어진다. 그런데 반도체 소자가 고집적화됨에 따라 비아홀의 크기가 감소되기 때문에 비아홀내에 금속을 매립시키는 공정이 어려워지며 금속층간의 접촉 저항이 증가되는 등의 문제점이 발생된다. 그러면 종래 반도체 소자의 비아홀 형성방법을 도 1A 내지 도 1C를 통해 설명하면 다음과 같다.In general, in the process of manufacturing a semiconductor device, the metal layer is formed in a double or multiple structure. In addition, an intermetallic insulating film is formed between the metal layers to insulate and planarize, and a connection between the metal layers is made through a via hole formed in the intermetallic insulating film. However, as the semiconductor device is highly integrated, the size of the via hole is reduced, so that the process of embedding the metal in the via hole becomes difficult, and the contact resistance between the metal layers is increased. The via hole forming method of the conventional semiconductor device will now be described with reference to FIGS. 1A to 1C.

도 1A 내지 도 1C는 종래 반도체 소자의 비아홀 형성 방법을 설명하기 위한 소자의 단면도로서, 도 1A는 절연막(2)이 형성된 실리콘 기판(1) 상에 금속배선(3)을 형성한 후 전체 상부면에 제 1 산화막(4), SOG(Spin-On-Glass)막(5) 및 제 2 산화막(6)이 순차적으로 적층된 금속층간 절연막(7)을 형성하고 상기 금속 층간 절연막(7)상에 감광막(8)을 형성한 다음 상기 감광막(8)을 패터닝한 상태의 단면도이다.1A to 1C are cross-sectional views illustrating a method of forming a via hole of a conventional semiconductor device, and FIG. 1A is a top view of an entire upper surface after a metal wiring 3 is formed on a silicon substrate 1 on which an insulating film 2 is formed. On the metal interlayer insulating film 7 is formed a metal interlayer insulating film 7 in which a first oxide film 4, a spin-on-glass film 5, and a second oxide film 6 are sequentially stacked. It is sectional drawing of the state which patterned the said photosensitive film 8 after forming the photosensitive film 8.

도 1B는 패턴닝된 상기 감광막(8)을 마스크로 이용하여 노출된 부분의 상기 금속층간 절연막(7)을 소정 깊이 습식 식각한 후 나머지 두께의 상기 금속층간 절연막(7)을 건식 식각하여 상기 금속배선(3)이 노출되도록 비아홀(9)을 형성한 상태의 단면도이다.FIG. 1B illustrates wet etching the metal interlayer insulating film 7 in an exposed portion by using the patterned photoresist 8 as a mask, and then dry etching the metal interlayer insulating film 7 having the remaining thickness. It is sectional drawing of the state which the via hole 9 was formed so that the wiring 3 might be exposed.

도 1C는 산소(O2) 플라즈마(Plasma)를 이용하여 상기 감광막(8)을 제거한 상태의 단면도인데, 이때 상기 비아홀(9) 측벽(A 부분)의 노출된 SOG막(5)이 상기 산소(O2) 플라즈마에 의해 손실되는 보윙(Bowing) 현상이 발생된다. 이와 같은 보윙 현상은 상기 SOG막(5) 내에 함유된 카본(Carbon)과 산소(O2)의 반응에 의해 생성된 이산화탄소(CO2)가 외부로 배출됨에 따라 상기 SOG막(5)의 부피가 감소되기 때문에 발생되는데, 이에 의해 상기 비아홀(9) 측벽의 형태가 불량해져 단차가 증가되기 때문에 상기 비아홀(9)에서 금속의 층덮힘이 불량해진다.FIG. 1C is a cross-sectional view of the photoresist layer 8 removed using an oxygen (O 2 ) plasma, wherein the exposed SOG film 5 of the sidewall (part A) of the via hole 9 is formed of the oxygen (O) plasma plasma. O 2 ) Bowing phenomenon that is lost by the plasma is generated. In this bowing phenomenon, the volume of the SOG film 5 increases as carbon dioxide (CO 2 ) generated by the reaction of carbon contained in the SOG film 5 and oxygen (O 2 ) is discharged to the outside. This is caused by a decrease, which leads to a poor shape of the sidewalls of the via hole 9, resulting in an increase in the level of the metal layer in the via hole 9.

따라서 본 발명은 비아홀 측벽에 보호막을 형성한 후 감광막을 제거하므로서 상기한 단점을 해소할 수 있는 반도체 소자의 비아홀 형성 방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of forming a via hole in a semiconductor device which can solve the above-mentioned disadvantages by removing the photosensitive film after forming a protective film on the sidewall of the via hole.

상기한 목적을 달성하기 위한 본 발명은 금속배선이 형성된 실리콘 기판상에 금속층간 절연막을 형성한 후 상기 금속배선의 소정 부분을 노출시키기 위한 반도체 소자의 비아홀 형성 방법에 있어서, 상기 금속층간 절연막상에 감광막을 형성한 후 상기 감광막을 패터닝하는 단계와, 상기 단계로부터 패터닝된 상기 감광막을 마스크로 이용한 식각 공정으로 상기 금속층간 절연막을 식각하여 상기 금속배선이 노출되도록 비아홀을 형성하는 단계와, 상기 단계로부터 상기 비아홀 측벽에 보호막을 형성한 후 상기 감광막 및 상기 보호막을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하고, 상기 보호막은 플라즈마를 이용한 스퍼터링 방법으로 형성되며, 상기 스퍼터링 방법을 이용하는 경우 상기 금속배선이 타겟으로 이용되는 것을 특징으로 한다.According to an aspect of the present invention, a method of forming a via hole of a semiconductor device for exposing a predetermined portion of a metal wiring after forming an interlayer insulating film on a silicon substrate on which a metal wiring is formed, is provided on the interlayer insulating film. Forming a photoresist film and then patterning the photoresist; forming a via hole to expose the metal wiring by etching the interlayer insulating film by an etching process using the photosensitive film patterned from the step as a mask; And forming a protective film on the sidewalls of the via holes, and then sequentially removing the photoresist film and the protective film. The protective film is formed by a sputtering method using plasma, and the metal wiring is a target when the sputtering method is used. It is used as do.

도 1A 내지 도 1C는 종래 반도체 소자의 비아홀 형성 방법을 설명하기 위한 소자의 단면도.1A to 1C are cross-sectional views of a device for explaining a method of forming a via hole in a conventional semiconductor device.

도 2A 내지 도 2E는 본 발명에 따른 반도체 소자의 비아홀 형성 방법을 설명하기 위한 소자의 단면도.2A to 2E are cross-sectional views of devices for explaining a method of forming via holes in a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1 및 11 : 실리콘 기판2 및 12 : 절연막1 and 11: silicon substrate 2 and 12: insulating film

3 및 13 : 금속배선4 및 14 : 제 1 산화막3 and 13: metal wiring 4 and 14: first oxide film

5 및 15 : SOG막6 및 16 : 제 2 산화막5 and 15: SOG film 6 and 16: Second oxide film

7 및 17 : 금속층간 절연막8 및 18 : 감광막7 and 17: interlayer insulating film 8 and 18: photosensitive film

9 및 19 : 비아홀20 : 보호막9 and 19: via hole 20: protective film

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.

도 2A 내지 도 2E는 본 발명에 따른 반도체 소자의 비아홀 형성방법을 설명하기 위한 소자의 단면도로서;2A to 2E are cross-sectional views of a device for explaining a method of forming a via hole in a semiconductor device according to the present invention;

도 2A는 절연막(12)이 형성된 실리콘 기판(11)상에 금속배선(13)을 형성한 후 전체 상부면에 제 1 산화막(14), SOG막(15) 및 제 2 산화막(16)이 순차적으로 적층된 금속층간 절연막(17)을 형성하고 상기 금속층간 절연막(17)상에 감광막(18)을 형성한 후 다음 상기 감광막(18)을 패터닝한 상태의 단면도이다.2A shows that after forming the metal wiring 13 on the silicon substrate 11 on which the insulating film 12 is formed, the first oxide film 14, the SOG film 15, and the second oxide film 16 are sequentially formed on the entire upper surface thereof. A cross-sectional view of a state in which a metal interlayer insulating film 17 is formed, a photosensitive film 18 is formed on the intermetallic insulating film 17, and then the photosensitive film 18 is patterned.

도 2B는 패터닝된 상기 괌광막(18)을 마스크로 이용하여 노출된 부분의 상기 금속층간 절연막(17)을 소정 깊이 습식 식각한 후 나머지 두께의 상기 금속층간 절연막(17)을 건식 식각하여 상기 금속배선(13)이 노출되도록 비아홀(19)을 형성한 상태의 단면도이다.FIG. 2B illustrates a wet etching of the exposed metal interlayer insulating layer 17 at a predetermined depth by using the patterned Guam film 18 as a mask, followed by dry etching the metal interlayer insulating layer 17 having the remaining thickness. It is sectional drawing of the state which the via hole 19 was formed so that the wiring 13 might be exposed.

도 2C는 플라즈마를 이용한 스퍼터링(Sputtering) 방법으로 상기 비아홀(19) 측벽에 보호막(20)을 형성한 상태의 단면도로서, 이때 상기 금속배선(13)을 타겟(Target)으로 이용하면 고에너지를 갖는 플라즈마 이온의 충돌에 의해 알루미늄(Al) 또는 텅스텐(W)과 같은 금속이 스퍼터링되어 상기 비아홀(19) 측벽에 금속성 보호막(20)이 형성된다. 이때, 상기 플라즈마는 아르곤(Ar) 가스, CF4, CHF3및 Ar이 혼합된 가스 또는 C2F6와 Ar이 혼합된 가스를 이용하여 생성시킨다.FIG. 2C is a cross-sectional view of the protective film 20 formed on the sidewall of the via hole 19 by a sputtering method using plasma. In this case, when the metal wire 13 is used as a target, the metal film 13 has a high energy. A metal, such as aluminum (Al) or tungsten (W), is sputtered by the collision of plasma ions to form a metallic protective film 20 on the sidewalls of the via hole 19. In this case, the plasma is generated using a gas in which argon (Ar) gas, CF 4 , CHF 3 and Ar are mixed, or a gas in which C 2 F 6 and Ar are mixed.

도 2D는 산소(O2) 플라즈마를 이용하여 상기 감광막(18)을 제거한 상태의 단면도인데, 이때 상기 보호막(20)에 의해 상기 비아홀(19) 측벽에 노출된 SOG막(15)의 손실이 방지된다.FIG. 2D is a cross-sectional view of the photoresist layer 18 removed using an oxygen (O 2 ) plasma, where the loss of the SOG film 15 exposed to the sidewall of the via hole 19 by the protective layer 20 is prevented. do.

도 2E는 솔벤트를 이용한 세정 공정으로 잔류된 감광막 찌꺼기 및 상기 보호막(20)을 완전히 제거한 상태의 단면도로서, 상기 비아홀(19) 측벽의 형태가 양호하여 상기 금속배선(13)과 접속될 금속층 형성시 금속의 층덮힘이 양호해진다.FIG. 2E is a cross-sectional view of the photoresist film residue and the protective film 20 completely removed by a cleaning process using a solvent. The sidewall of the via hole 19 is well formed to form a metal layer to be connected to the metal wiring 13. The layer covering of the metal becomes good.

상술한 바와 같이 본 발명에 의하면 비아홀 측벽에 보호막을 형성한 후 감광막을 제거하므로써 감광막 제거시 SOG막의 노출이 방지되어 비아홀 측벽의 손실이 발생되지 않는다. 그러므로 금속의 층덮힘이 향상되어 소자의 전기적 특성 및 신뢰성이 향상된다. 또한 별도의 장비를 사용하지 않고 비아홀 측벽의 형태를 양호하게 유지시킬 수 있으므로 소자의 수율이 향상될 수 있는 탁월한 효과가 있다.As described above, according to the present invention, since the protective film is formed on the sidewalls of the via holes, the photoresist film is removed, so that the SOG film is prevented from being removed when the photoresist film is removed. Therefore, the layer covering of the metal is improved, thereby improving the electrical characteristics and reliability of the device. In addition, since the shape of the via hole sidewalls can be well maintained without using a separate device, there is an excellent effect that the yield of the device can be improved.

Claims (6)

금속배선이 형성된 실리콘 기판상에 금속층간 절연막을 형성한 후 상기 금속배선의 소정 부분을 노출시키기 위한 반도체 소자의 비아홀 형성 방법에 있어서,A method of forming a via hole in a semiconductor device for exposing a predetermined portion of a metal wiring after forming an interlayer insulating film on a silicon substrate on which a metal wiring is formed, 상기 금속층간 절연막상에 감광막을 형성한 후 상기 감광막을 패터닝하는 단계와,Forming a photoresist film on the interlayer insulating film, and then patterning the photoresist film; 상기 단계로부터 패터닝된 상기 감광막을 마스크로 이용한 식각 공정으로 상기 금속층간 절연막을 식각하여 상기 금속배선이 노출되도록 비아홀을 형성하는 단계와,Forming a via hole to expose the metal wiring by etching the interlayer insulating film by an etching process using the photosensitive film patterned from the step as a mask; 상기 단계로부터 상기 비아홀 측벽에 보호막을 형성한 후 상기 감광막 및 상기 보호막을 순차적으로 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.And forming a protective film on the sidewalls of the via holes from the step, and then sequentially removing the photoresist film and the protective film. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 플라즈마를 이용한 스퍼터링 방법으로 형성되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.The protective film is a via hole forming method of a semiconductor device, characterized in that formed by a sputtering method using a plasma. 제 2 항에 있어서,The method of claim 2, 상기 스퍼터링 방법을 이용하는 경우 상기 금속배선이 타겟으로 이용되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.When the sputtering method is used, the metal wiring is used as a target. 제 2 항에 있어서,The method of claim 2, 상기 플라즈마는 Ar 가스, CF4, CHF3, 및 Ar이 혼합된 가스 또는 C2F6와 Ar이 혼합된 가스중 어느 하나의 가스에 의해 생성되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.Wherein the plasma is generated by any one of Ar gas, CF 4 , CHF 3 and Ar mixed gas or C 2 F 6 and Ar mixed gas. 제 1 항에 있어서,The method of claim 1, 상기 감광막은 산소 플라즈마에 의해 제거되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.And the photosensitive film is removed by an oxygen plasma. 제 1 항에 있어서,The method of claim 1, 상기 보호막은 솔벤트에 의해 제거되는 것을 특징으로 하는 반도체 소자의 비아홀 형성 방법.The protective film is a method of forming a via hole in a semiconductor device, characterized in that by removing the solvent.
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KR100505451B1 (en) * 2000-05-31 2005-08-04 주식회사 하이닉스반도체 Method for forming metal wire of semiconductor device

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KR100505451B1 (en) * 2000-05-31 2005-08-04 주식회사 하이닉스반도체 Method for forming metal wire of semiconductor device

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