KR19980055732A - Capacitor Manufacturing Method of Semiconductor Device - Google Patents

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KR19980055732A
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조찬섭
길명군
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김영환
현대전자산업 주식회사
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Abstract

본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 소정의 공정을 거쳐 비트라인이 형성된 실리콘 기판 상의 T 형태의 각셀 일측에 콘택홀을 형성하고, 이에 대응하여 캐패시터를 형성한 후 절연막을 형성하고, 다른 일측에 콘택홀을 형성한 후 캐패시터를 형성하므로써 캐패시터의 정전용량을 증대시키고, 단차를 완화할 수 있는 효과가 있다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and a contact hole is formed on one side of each T-shaped cell on a silicon substrate on which a bit line is formed through a predetermined process, a capacitor is formed, and then an insulating film is formed. Forming a capacitor after forming a contact hole on the other side has the effect of increasing the capacitance of the capacitor and reducing the step.

Description

반도체 소자의 캐패시터 제조방법Capacitor Manufacturing Method of Semiconductor Device

본 발명은 캐패시터 제조방법에 관한 것으로 특히, 캐패시터의 정전용량을 증대시키고 단차를 완화할 수 있는 반도체 소자의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor, and more particularly, to a method of manufacturing a capacitor of a semiconductor device capable of increasing the capacitance of the capacitor and alleviating the step.

일반적으로 반도체 소자의 고집적화가 진행되어 단위 셀(Cell)의 크기는 작아지고, 소자 동작에 필요한 정전용량은 약간씩 증가하는 것이 일반적 경향이다.In general, as the integration of semiconductor devices proceeds, the size of a unit cell becomes smaller, and the capacitance required for device operation tends to increase slightly.

캐패시터의 정전용량은 하기 [식]으로 나타낼 수 있다.The capacitance of the capacitor can be represented by the following formula.

[식][expression]

Q : 정전용량ε0: 유전상수(공기)Q: Capacitanceε 0 : Dielectric constant (air)

ε1: 유전물질 1의 유전상수A : 캐패시터 면적ε 1 : Dielectric constant A of dielectric material 1: capacitor area

d : 막 두께d: film thickness

상기 [식]에 도시된 바와 같이 캐패시터의 정전용량에 대하여 설명하면 다음과 같다.Referring to the capacitance of the capacitor as shown in the above [formula] is as follows.

첫째, 유전상수가 높은 물질을 사용하는 것인데, 이러한 물질에는 누설전류(Leakage Current)가 많다는 점과 물질의 생성을 조절하기 어렵다는 단점이 있다. 일반적으로 반도체 소자에서 사용하는 유전물질은 실리콘 산화막(SiO2)과 실리콘 질화막(Si3N4)으로 형성되는 ONO 구조를 사용하고 있다.First, the use of materials having a high dielectric constant, which has the disadvantage of having a large leakage current (leakage current) and difficult to control the production of the material. In general, the dielectric material used in the semiconductor device uses an ONO structure formed of a silicon oxide film (SiO 2 ) and a silicon nitride film (Si 3 N 4 ).

둘째, 유전물질의 두께를 낮추는 것이다. 그러나 현재 사용하고 있는 ONO 구조에서 Tox(산화막 환산두께)는 대략 40Å 이하에서 누설전류가 대단히 많고, 쉽게 브레이크 다운(Break Down)되어 안정적으로 정전용량을 유지하기에는 어려움이 따른다.Second, to reduce the thickness of the dielectric material. However, in the ONO structure currently used, Tox (oxide conversion thickness) has a large leakage current at about 40 mA or less, and is easily broken down, which makes it difficult to maintain stable capacitance.

마지막으로, 캐패시터의 표면적을 늘리는 방법이 있다.Finally, there is a way to increase the surface area of the capacitor.

도 1은 T 형태를 갖는 각 셀(1A, 1B 및 1C)에서 전하 저장전극을 형성하기 위한 평면도를 도시한다. 상기 T 형태의 각 셀(1A, 1B 및 1C) 일측에는 제 1 콘택홀(2A, 2B 및 2C)이 형성되고, 다른 일측에는 제 2 콘택홀(3A, 3B 및 3C)이 형성되며, 상기 제 1 및 제 2 콘택홀(2A, 2B, 2C 및 3A, 3B, 3C)은 동시에 형성된다. 그리고, 제 1 콘택홀(2A, 2B 및 2C) 상에 제 1 전하 저장전극(4A, 4B 및 4C)이 형성되고, 제 2 콘택홀(3A, 3B 및 3C) 상에 제 1 전하 저장전극(5A, 5B 및 5C)이 형성된다. 상기 제 1 및 제 2 전하 저장전극(4A, 4B, 4C 및 5A, 5B, 5C)은 동시에 형성된다.FIG. 1 shows a plan view for forming a charge storage electrode in each cell 1A, 1B and 1C having a T shape. First contact holes 2A, 2B, and 2C are formed at one side of each of the T-shaped cells 1A, 1B, and 1C, and second contact holes 3A, 3B, and 3C are formed at the other side thereof. The first and second contact holes 2A, 2B, 2C and 3A, 3B, 3C are formed at the same time. The first charge storage electrodes 4A, 4B, and 4C are formed on the first contact holes 2A, 2B, and 2C, and the first charge storage electrodes are formed on the second contact holes 3A, 3B, and 3C. 5A, 5B and 5C) are formed. The first and second charge storage electrodes 4A, 4B, 4C and 5A, 5B, 5C are formed at the same time.

이와 같이 형성된 전하 저장전극(4A, 4B, 4C 및 5A, 5B, 5C)은 그 크기에 있어서 서로 접하지 않도록 형성하여야 하므로 면적이 한정되고, 화살표 A로 도시된 바와 같이 여유 마진이 작은 문제점이 발생된다.Since the charge storage electrodes 4A, 4B, 4C, and 5A, 5B, and 5C formed as described above should be formed so as not to contact each other in size, the area is limited and a small margin is generated as shown by arrow A. do.

따라서 본 발명은 소정의 공정을 거쳐 비트라인이 형성된 실리콘 기판 상의 각셀 일측에 콘택홀을 형성하고, 이에 대응하여 캐패시터를 형성한 후 절연막을 형성하고, 다른 일측에 콘택홀을 형성한 후 캐패시터를 형성하여 각각의 캐패시터가 서로 중첩되도록 형성할 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는 것을 그 목적으로 한다.Therefore, according to the present invention, a contact hole is formed on one side of each cell on the silicon substrate on which the bit line is formed through a predetermined process, a capacitor is formed correspondingly, an insulating film is formed, and a contact hole is formed on the other side, and then a capacitor is formed. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device which can be formed so that each capacitor overlaps each other.

상술한 목적을 실현하기 위한 본 발명에 따른 캐패시터 제조방법은 소정의 공정을 거쳐 비트라인이 형성된 실리콘 기판 상의 각 셀 일측에 제 1 콘택홀을 형성하는 단계와, 상기 각각의 제 1 콘택홀에 대응하여 서로 접촉되지 않도록 제 1 캐패시터를 각각 형성한 후 절연막을 형성하는 단계와, 각 셀의 다른 일측에 제 2 콘택홀을 형성하는 단계와, 상기 각각의 제 2 콘택홀에 대응하여 서로 접촉되지 않도록 제 2 캐패시터를 형성하는 단계로 이루어지며 상기 제 1 캐패시터와 상기 제 2 캐패시터의 크기는 동일하게 형성되고, 상기 제 2 캐패시터와 상기 제 1 캐패시터의 각각은 서로 중첩되도록 형성된다.A capacitor manufacturing method according to the present invention for realizing the above object comprises the steps of forming a first contact hole on one side of each cell on a silicon substrate on which a bit line is formed through a predetermined process, and corresponding to each of the first contact holes. Forming first insulating films so that the first capacitors do not come into contact with each other, and then forming an insulating layer, forming a second contact hole on the other side of each cell, and preventing each other from contacting each other in correspondence with the second contact holes. Comprising a step of forming a second capacitor and the size of the first capacitor and the second capacitor is formed the same, each of the second capacitor and the first capacitor is formed to overlap each other.

도 1은 종래 반도체 소자의 전하 저장전극 방법을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a device for explaining a charge storage electrode method of a conventional semiconductor device.

도 2는 본 발명에 따른 반도체 소자의 캐패시터 제조방법을 설명하기 위한 소자의 단면도.2 is a cross-sectional view of a device for explaining a capacitor manufacturing method of a semiconductor device according to the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

1A,1B,1C 및 11A,11B,11C : 셀1A, 1B, 1C and 11A, 11B, 11C: Cell

2A,2B,2C 및 12A,12B,12C : 제 1 콘택홀2A, 2B, 2C and 12A, 12B, 12C: first contact hole

3A,3B,3C 및 13A,13B,13C : 제 2 콘택홀2nd contact hole: 3A, 3B, 3C and 13A, 13B, 13C

4A,4B 및 4C : 제 1 전하 저장전극4A, 4B and 4C: first charge storage electrode

5A,5B 및 5C : 제 2 전하 저장전극5A, 5B and 5C: second charge storage electrode

14A,14B 및 14C : 제 1 캐패시터14A, 14B and 14C: first capacitor

15A,15B 및 15C : 제 2 캐패시터15A, 15B and 15C: Second Capacitor

이하, 본 발명을 첨부도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 T 형태를 갖는 각 셀(11A, 11B 및 11C)에서 전하 저장전극을 형성하기 위한 평면도를 도시한다.2 shows a plan view for forming a charge storage electrode in each of the cells 11A, 11B and 11C having a T shape.

소정의 공정을 거쳐 비트라인이 형성된 실리콘 기판 상의 상기 T 형태의 각 셀(11A, 11B 및 11C) 일측에는 제 1 콘택홀(12A, 12B 및 12C)을 형성한 후 상기 제 1 콘택홀(12A, 12B 및 12C)에 대응하여 제 1 캐패시터(14A, 14B 및 14C)를 형성한다.First contact holes 12A, 12B, and 12C are formed at one side of each of the T-shaped cells 11A, 11B, and 11C on the silicon substrate on which the bit line is formed through a predetermined process, and then the first contact hole 12A, Corresponding to 12B and 12C, first capacitors 14A, 14B and 14C are formed.

상기 제 1 캐패시터(14A, 14B 및 14C)의 각각은 서로 닿지 않도록 형성된다. 다음으로 다른 일측에는 제 2 콘택홀(13A, 13B 및 13C)을 형성한 후 상기 제 2 콘택홀(13A, 13B 및 13C)에 대응하여 제 2 캐패시터(15A, 15B 및 15C)를 형성한다. 상기 제 2 캐패시터(15A, 15B 및 15C)의 각각은 서로 닿지 않도록 형성되고, 제 1 캐패시터(14A, 14B 및 14C)와 중첩되거나 혹은 중첩되지 않도록 형성된다.Each of the first capacitors 14A, 14B and 14C is formed so as not to touch each other. Next, second contact holes 13A, 13B, and 13C are formed on the other side, and second capacitors 15A, 15B, and 15C are formed corresponding to the second contact holes 13A, 13B, and 13C. Each of the second capacitors 15A, 15B, and 15C is formed so as not to touch each other, and overlapped or not overlapped with the first capacitors 14A, 14B, and 14C.

그리고, 상기 제 1 캐패시터(14A, 14B 및 14C)와 상기 제 2 캐패시터(15A, 15B 및 15C)의 크기는 동일하게 형성되며 절연막에 의해 전기적으로 분리된다.The first capacitors 14A, 14B and 14C and the second capacitors 15A, 15B and 15C have the same size and are electrically separated by an insulating film.

본 실시예에서는 T 형태의 셀에 대하여 설명하였으나 이것에 한정되는 것은 아니다. 즉, Z 형태의 셀에 본 실시예를 적용할 수 있음은 물론이며 그 밖의 어떤 셀에도 적용할 수 있음은 물론이다.In the present embodiment, the T-shaped cell has been described, but is not limited thereto. That is, of course, the present embodiment can be applied to a Z-shaped cell and of course any other cell.

상술한 바와 같이 본 발명에 의하면 소정의 공정을 거쳐 비트라인이 형성된 실리콘 기판 상의 T 형태의 각셀 일측에 콘택홀을 형성하고, 이에 대응하여 캐패시터를 형성한 후 절연막을 형성하고, 다른 일측에 콘택홀을 형성한 후 캐패시터를 형성하므로써 캐패시터의 정전용량을 증대시키고, 단차를 완화할 수 있는 효과가 있다.As described above, according to the present invention, a contact hole is formed on one side of each T-shaped cell on the silicon substrate on which the bit line is formed through a predetermined process, a capacitor is formed corresponding thereto, and an insulating film is formed on the other side. After the formation of the capacitor, the capacitor is formed, thereby increasing the capacitance of the capacitor and reducing the step.

Claims (3)

반도체 소자의 캐패시터 제조방법에 있어서,In the method of manufacturing a capacitor of a semiconductor device, 소정의 공정을 거쳐 비트라인이 형성된 실리콘 기판 상의 각 셀 일측에 제 1 콘택홀을 형성하는 단계와,Forming a first contact hole on one side of each cell on the silicon substrate on which the bit line is formed through a predetermined process; 상기 각각의 제 1 콘택홀에 대응하여 서로 접촉되지 않도록 제 1 캐패시터를 각각 형성한 후 절연막을 형성하는 단계와,Forming an insulating film after forming a first capacitor so as not to contact each other corresponding to each of the first contact holes; 각 셀의 다른 일측에 제 2 콘택홀을 형성하는 단계와,Forming a second contact hole on the other side of each cell, 상기 각각의 제 2 콘택홀에 대응하여 서로 접촉되지 않도록 제 2 캐패시터를 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And forming a second capacitor so as not to be in contact with each other in correspondence with each of the second contact holes. 제 1 항에 있어서,The method of claim 1, 상기 제 1 캐패시터와 상기 제 2 캐패시터의 크기는 동일하게 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.The method of claim 1, wherein the first capacitor and the second capacitor have the same size. 제 1 항에 있어서,The method of claim 1, 상기 제 2 캐패시터와 상기 제 1 캐패시터의 각각은 서로 중첩되도록 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.And each of the second capacitor and the first capacitor is formed to overlap each other.
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