KR19980052468A

KR19980052468A - Fram Capacitor Manufacturing Method

Info

Publication number: KR19980052468A
Application number: KR1019960071457A
Authority: KR
Inventors: 오기영
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1996-12-24
Filing date: 1996-12-24
Publication date: 1998-09-25

Abstract

본 발명은 커패시터 제조방법에 관한 것으로, 특히 반강유전체를 사용하여 커패시터의 피로현상(Fatigue)를 개선 시킨 에프램 커패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor, and more particularly, to a method for manufacturing an fram capacitor having improved fatigue characteristics of a capacitor using antiferroelectrics.

이를위한 본 발명의 에프램 커패시터 제조방법은 기판에 소오스/드레인 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 갖는 기판 전면에 절연층을 형성하는 공정과, 상기 소오스 영역이 노출되도록 상기 절연층을 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀내에 폴리 실리콘 플러그를 형성하는 공정과, 상기 폴리 실리콘 플러그상에 전기적으로 연결되도록 절연층상에 베리어층 및 커패시터 하부전극을 형성하는 공정과, 상기 하부전극상에 반강유전체 및 상부전극을 공정을 포함하여 이루어짐을 특징으로 한다.A method for manufacturing an fram capacitor according to the present invention includes forming a transistor having a source / drain region and a gate electrode on a substrate, forming an insulating layer on the entire surface of the substrate having the transistor, and exposing the source region. Etching the insulating layer to form a contact hole, forming a polysilicon plug in the contact hole, and forming a barrier layer and a capacitor lower electrode on the insulating layer to be electrically connected to the polysilicon plug. And an antiferroelectric and an upper electrode on the lower electrode.

Description

Fram Capacitor Manufacturing Method

일반적으로 에프램(FRAM)은 디램(DRAM)과 같은 구조를 가지고 있으며, 빠른 응답속도를 보이고 강유전체를 사용하므로써 리플레쉬 동작을 수행하지 않아도 정보의 손실이 생기지 않는 메모리 소자이다.In general, an FRAM has a structure similar to a DRAM, and is a memory device that exhibits fast response speed and does not cause information loss without performing a refresh operation by using a ferroelectric.

이하, 첨부된 도면을 참조하여 종래의 에프램 커패시터 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a conventional method for manufacturing a fram capacitor will be described with reference to the accompanying drawings.

도 1a 내지 도 1e은 종래의 에프램 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1E are cross-sectional views illustrating a conventional method for manufacturing an fram capacitor.

먼저, 도 1a에 도시한 바와같이 반도체 기판(1)상에 활성영역을 정의하여 소자 격리영역으로 이용되는 필드 산화막(2)을 형성하고, 상기 활성영역상에 게이트 전극(3)을 형성한다. 이때, 상기 게이트 전극(3) 하부에는 게이트 절연막을 형성한다.First, as shown in FIG. 1A, an active region is defined on a semiconductor substrate 1 to form a field oxide film 2 used as an element isolation region, and a gate electrode 3 is formed on the active region. In this case, a gate insulating layer is formed under the gate electrode 3.

그리고 상기 게이트 전극(3)을 마스크로 이용하여 게이트 전극(3) 양측의 기판(1)에 저농도 불순물 이온주입하고, 상기 게이트 전극(3) 양측면에 게이트 절연을 위한 제 1 절연층 측벽(4)을 형성한 다음, 상기 제 1 절연층 측벽(4)을 마스크로 하여 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.A low concentration of impurity ions are implanted into the substrate 1 on both sides of the gate electrode 3 using the gate electrode 3 as a mask, and the first insulating layer sidewall 4 for gate insulation on both sides of the gate electrode 3. Next, a high concentration of impurity ions are implanted using the first insulating layer sidewall 4 as a mask to form a source / drain region.

이어서, 도 1b에 도시한 바와같이 게이트 전극(3)을 포함한 기판(1) 전면에 평탄화용 제 2 절연층(5)을 형성하고, 상기 소오스 영역 상측의 제 2 절연층(5)을 기판(1) 표면에 소정부분 노출되도록 선택적으로 제거하여 콘택홀(6)을 형성한다.Subsequently, as shown in FIG. 1B, the planarizing second insulating layer 5 is formed on the entire surface of the substrate 1 including the gate electrode 3, and the second insulating layer 5 above the source region is formed on the substrate ( 1) The contact hole 6 is formed by selectively removing the surface to expose a predetermined portion.

이어, 도 1c에 도시한 바와같이 콘택홀(6)을 포함한 전면에 폴리 실리콘층을 증착한 후, 에치백 공정을 이용하여 상기 콘택홀(6)내에만 폴리 실리콘 플러그(7)을 형성한다.Subsequently, as illustrated in FIG. 1C, the polysilicon layer is deposited on the entire surface including the contact hole 6, and then the polysilicon plug 7 is formed only in the contact hole 6 using an etch back process.

이어, 도 1d에 도시한 바와같이 폴리 실리콘 플러그(7)상에 베리어층(8) 및 하부전극(9)을 형성한 후, 커패시터가 형성될 영역에만 남도록 상기 베리어층(8) 및 하부전극(9)을 식각한다. 이때, 하부전극(9)으로는 Ir, IrO₂의 특수한 물질을 사용한다.Subsequently, after forming the barrier layer 8 and the lower electrode 9 on the polysilicon plug 7 as shown in FIG. 1D, the barrier layer 8 and the lower electrode ( Etch 9). At this time, as the lower electrode 9, special materials such as Ir and IrO ₂ are used.

이어서, 도 1e에 도시한 바와같이 하부전극(9)을 포함한 전면에 강유전체(10)와 상부전극(11)을 차례로 형성하여 에프램 커패시터를 완성한다. 이때, 강유전체(10)로는 Y1등의 특수한 물질을 사용한다.Subsequently, as shown in FIG. 1E, the ferroelectric 10 and the upper electrode 11 are sequentially formed on the entire surface including the lower electrode 9 to complete the fram capacitor. At this time, a special material such as Y1 is used as the ferroelectric 10.

그러나 상기와 같은 종래의 에프램 커패시터 제조방법에 있어서는 다음과 같은 문제점이 있다.However, the conventional fram capacitor manufacturing method as described above has the following problems.

특수한 하부전극이나 특수한 강유전체를 사용하지 않으면 커패시터의 내구성이 10⁹미만으로 소자의 신뢰도가 낮고, 수명이 짧아진다. 또한 하부전극으로 이용되는 Ir, IrO₂의 식각공정이 어려워 현재로서는 양산성이 없는 전극재료이다.If a special bottom electrode or a special ferroelectric is not used, the durability of the capacitor is less than 10 ^9, resulting in low reliability and short lifetime. In addition, since the etching process of Ir and IrO ₂ used as a lower electrode is difficult, it is an electrode material which is not mass-producible at present.

본 발명은 이와같은 문제점을 해결하기 위하여 안출한 것으로, 강유전체 대신에 반강유전체를 사용하여 커패시터의 피로현상을 개선시켜 잔류분극량을 높인 에프램 커패시터 제조방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for manufacturing an fram capacitor having a residual polarization amount by improving the fatigue phenomenon of a capacitor by using an anti-ferroelectric instead of a ferroelectric.

도 1a 내지 도 1e는 종래의 에프램 커패시터 제조방법을 나타낸 공정 단면도1A to 1E are cross-sectional views illustrating a conventional method for manufacturing a fram capacitor.

도 2a 내지 도 2e는 본 발명의 에프램 커패시커 제조방법을 나타낸 공정 단면도2A to 2E are cross-sectional views illustrating a method of manufacturing an fram capacitor of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

20 : 기판21 : 필드 산화막20: substrate 21: field oxide film

22 : 게이트 전극23 : 제 1 절연층 측벽22 gate electrode 23 first insulating layer sidewall

24 : 제 2 절연층25 : 콘택홀24: second insulating layer 25: contact hole

26 : 폴리 실리콘 플러그27 : 베리어층26: polysilicon plug 27: barrier layer

28 : 하부전극29 : 포토레지스트28: lower electrode 29: photoresist

30 : 반강유전체31 : 상부전극30: antiferroelectric 31: upper electrode

상기와 같은 목적을 달성하기 위한 본 발명의 에프램 커패시터 제조방법은 기판에 소오스/드레인 영역 및 게이트 전극을 구비한 트랜지스터를 형성하는 공정과, 상기 트랜지스터를 갖는 기판 전면에 절연층을 형성하는 공정과, 상기 소오스 영역이 노출되도록 식각하여 콘택홀을 형성하는 공정과, 상기 콘택홀내에 폴리 실리콘 플러그를 형성하는 공정과, 상기 폴리 실리콘 플러그에 전기적으로 연결되도록 절연층상에 베리어층 및 전기적으로 연결되도록 절연층상에 베리어층 및 커패시터 하부전극을 형성하는 공정과, 상기 하부전극상에 반강유전체 및 상부전극을 형성하는 공정을 포함하여 이루어짐을 특징으로 한다.The method for manufacturing the fram capacitor of the present invention for achieving the above object comprises the steps of forming a transistor having a source / drain region and a gate electrode on a substrate, and forming an insulating layer on the entire surface of the substrate having the transistor; Forming a contact hole by etching the source region to expose the source region, forming a polysilicon plug in the contact hole, and insulating the barrier layer and the electrical layer on the insulating layer to be electrically connected to the polysilicon plug. And forming a barrier layer and a capacitor lower electrode on the layer, and forming an antiferroelectric and an upper electrode on the lower electrode.

이하, 첨부된 도면을 참조하여 본 발명의 에프램 커패시터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a method for manufacturing the fram capacitor of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 에프램 커패시터 제조방법을 나타낸 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing the fram capacitor of the present invention.

도 2a에 도시한 바와같이 반도체 기판(20)상에 활성영역을 정의하여 소자 격리 영역으로 이용되는 필드 산화막(21)을 형성하고, 상기 활성영역상에 게이트 전극(22)을 형성한다. 이때, 상기 게이트 전극(22) 하부에는 게이트 절연막을 형성한다.As shown in FIG. 2A, an active region is defined on the semiconductor substrate 20 to form a field oxide film 21 used as an isolation region, and a gate electrode 22 is formed on the active region. In this case, a gate insulating layer is formed under the gate electrode 22.

그리고 상기 게이트 전극(22)을 마스크로 이용하여 게이트 전극(22) 양측의 기판(20)에 저농도 불순물 이온주입하고, 상기 게이트 전극(22) 양측면에 게이트 절연을 위한 제 1 절연층 측벽(23)을 형성한 다음, 상기 제 1 절연층 측벽(23)을 마스크로 하여 고농도 불순물 이온을 주입하여 소오스/드레인 영역을 형성한다.A low concentration of impurity ions are implanted into the substrate 20 on both sides of the gate electrode 22 using the gate electrode 22 as a mask, and the first insulating layer sidewall 23 for gate insulation on both sides of the gate electrode 22. Next, a high concentration of impurity ions are implanted using the first insulating layer sidewall 23 as a mask to form a source / drain region.

이어서, 도 2b에 도시한 바와같이 게이트 전극(22)을 포함한 기판(20) 전면에 평탄화용 제 2 절연층(24)을 형성하고, 상기 소오스 영역 상측의 제 2 절연층(24)을 기판(20) 표면이 소정부분 노출되도록 선택적으로 식각하여 콘택홀(25)을 형성한다.Subsequently, as shown in FIG. 2B, the planarizing second insulating layer 24 is formed on the entire surface of the substrate 20 including the gate electrode 22, and the second insulating layer 24 on the source region is formed on the substrate ( 20) Selectively etching the surface to expose a predetermined portion to form a contact hole (25).

이어, 도 2c에 도시한 바와같이 콘택홀(25)을 포함한 제 2 절연층(24)상에 폴리 실리콘층을 증착하고, 에치백 공정을 이용하여 콘택홀(25)내에 폴리 실리콘 플러그(26)을 형성한다.Next, as illustrated in FIG. 2C, a polysilicon layer is deposited on the second insulating layer 24 including the contact hole 25, and the polysilicon plug 26 is formed in the contact hole 25 using an etch back process. To form.

이어서, 도 2d에 도시한 바와같이 폴리 실리콘 플러그(26)상에 베리어층(27)을 형성하고, 상기 베리어층(27)상에 하부전극(28)을 형성한 후, 상기 하부전극(28)상에 포토레지스트(29)를 증착하고 노광 및 현상하여 커패시터가 형성될 영역에만 남도록 패터닝한다.Subsequently, as shown in FIG. 2D, the barrier layer 27 is formed on the polysilicon plug 26, and the lower electrode 28 is formed on the barrier layer 27, and then the lower electrode 28 is formed. A photoresist 29 is deposited on, and exposed to and developed to pattern only the area where the capacitor is to be formed.

그리고 상기 패터닝된 포토레지스트(29)를 마스크로 하여 상기 베리어층(27)및 하부전극(28)을 식각한다.The barrier layer 27 and the lower electrode 28 are etched using the patterned photoresist 29 as a mask.

이어, 도 2e에 도시한 바와같이 포토레지스트(29)를 제거한 후, 하부전극(28)상에 반강유전체(30)를 형성하고, 상기 반강유정체(30)상에 상부전극(31)을 형성하여 에프램 커패시터를 완성한다.Subsequently, as shown in FIG. 2E, after removing the photoresist 29, an antiferroelectric 30 is formed on the lower electrode 28, and an upper electrode 31 is formed on the antiferroelectric 30. To complete the fram capacitor.

이때, 반강유전체(30)의 조성은 Pb_0.99Nb_0.02[(Zr_0.6Sn_0.4)_1-yTi_y]_0.980₃의 화학식을 갖는 물질을 사용하며, 상기 Ti의 함유량 y의 범위는 0.06∼0.1이다. 그리고 상기 반강유전체(30)는 솔-겔(sol-gel) 또는 MOCVD(Metal Organic Chemical Vapour Deposition)법을 이용하여 형성한다.At this time, the composition of the anti-ferroelectric 30 uses a material having a chemical formula of Pb _0.99 Nb _0.02 [(Zr _0.6 Sn _0.4 ) _1-y Ti _y ] _0.98 0 ₃ , wherein the content y of the Ti ranges from 0.06 to 0.1. to be. The antiferroelectric 30 is formed using a sol-gel or a MOCVD (Metal Organic Chemical Vapor Deposition) method.

이상에서 설명함 바와같이 본 발명의 에프램 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the fram capacitor manufacturing method of the present invention has the following effects.

반강유전체는 그 재료의 특성상 분극의 배열이 강유전체 보다도 배향성이 좋아 높은 잔류 분극량을 가지고 있으며, 분극 반전시에 동반하는 스트레스가 작아 피로현상면에서도 유리하다.The antiferroelectric has better residual orientation than the ferroelectric due to the properties of the material, and has a high amount of residual polarization. It is also advantageous in terms of fatigue due to a small stress accompanying the polarization inversion.

따라서 기존의 하부전극을 사용하면서도 피로현상의 특성을 개선하고, 잔류 분극량도 높을 수 있다.Therefore, the fatigue phenomenon can be improved while using the existing lower electrode, and the amount of residual polarization can be high.

Claims

Forming a transistor having a source / drain region and a gate electrode on the substrate;

Forming an insulating layer over the entire substrate having the transistor;

Forming a contact hole by etching the source region to expose the source region;

Forming a polysilicon plug in the contact hole;

Forming a barrier layer and a capacitor lower electrode on an insulating layer to be electrically connected to the polysilicon plug;

A method of manufacturing an fram capacitor, comprising the step of forming a semi-ferroelectric and an upper electrode on the lower electrode.

The method of claim 1,

The composition of the anti-ferroelectric is a method for producing an fram capacitor, characterized in that using a material having a chemical formula of Pb _0.99 Nb _0.02 [(Zr _0.6 Sn _0.4 ) _1-y Ti _y ] _0.98 0 ₃ .

The method of claim 2,

The method of claim 1, wherein the content y of Ti is in the range of 0.06 to 0.1.

The method of claim 1,

The antiferroelectric material is a fram capacitor manufacturing method characterized in that it is formed using a sol-gel (MOS-gel) or MOCVD method.