KR19980050134A - Time delay device of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 소자의 시간 지연 장치에 관한 것으로 외부조건에 영향을 받지 않고 지연 시간의 가변을 가능하게 하여 지연 시간의 변화폭을 감소시킬 수 있는 시간 지연 장치에 관한 것으로 상기 목적 달성을 위하여 모스 트랜지스터 일측 단자에 저항이나 모스 트랜지스터를 구비하며 본 발명을 반도체 소자에 구현하게 되면 지연 시간의 변화량이 감소되어 소자의 동작이 안정화되는 효과가 있다.The present invention relates to a time delay device of a semiconductor device, and to a time delay device capable of reducing a change in delay time by enabling a change in delay time without being influenced by external conditions. Implementing the present invention in a semiconductor device having a resistor or a MOS transistor in the terminal has the effect of reducing the amount of change in the delay time to stabilize the device operation.
Description
본 발명은 반도체 소자의 시간 지연 장치에 관한 것으로, 특히 공급전원 트랜지스터의 특성, 온도변화 등 주위의 조건에 영향을 받지 않는 지연 동작을 수행하는 시간 지연 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time delay device for a semiconductor device, and more particularly, to a time delay device for performing a delay operation that is not affected by ambient conditions such as characteristics of a power supply transistor and a temperature change.
본 발명은 디지탈 논리 회로에서 일정한 시간 지연을 필요로 하는 경우 유용한 것으로 시간 지연회로의 풀-업 또는 풀-다운 전류를 조절하여 외부 조건과는 무관한 지연 신호를 발생시키거나 사용자의 조절에 의한 가변 가능한 지연 신호를 발생시키는 지연 장치에 관한 것이다.The present invention is useful when a constant time delay is required in a digital logic circuit. By controlling the pull-up or pull-down current of the time delay circuit, a delay signal irrelevant to external conditions may be generated or may be changed by user adjustment. A delay device for generating a possible delay signal.
도 1은 종래기술에 따른 일정시간 지연 특성을 갖는 지연 회로도로서,게이트로 입력신호가 인가되고 소스 단자가 전원전압 단자에 접속되고 드레인 단자가 제1 노드에 접속되는 제1 PM0S형 트랜지스터(MP1)와, 게이트로 입력신호가 인가되고 드레인 단자가 상기 제1 노드(N1)에 접속되고 소스 단자가 접지전압 단자에 접속되는 제1 NMOS형 트랜지스터(MNl)와, 상기 제1 노드와 접지전압 단자 사이에 접속되는 제1 캐패시터(C1)와, 게이트로 상기 제1 노드상의 신호가 인가되고 소스 단자가 전원전압 단자에 접속되고 드레인 단자가 제2 노드(N2)에 접속되는 제2 PMOS형 트랜지스터(MP2)와, 게이트로 상기 제1 노드상의 신호가 인가되고 드레인 단자가 상기 제2 노드에 접속되고 소스 단자가 접지전압 단자에 접속되는 제2 NMOS형 트랜지스터(MN2)와, 상기 제2 노드와 접지전압(Vss) 단자 사이에 접속되는 제2 캐패시터(C2)와, 게이트로 상기 제2 노드상의 신호가 인가되고 소스 단자가 전원전압 단자에 접속되며 드레인 단자가 제3 노드(N3)에 접속되는 제3 PMOS형 트랜지스터(MP3)와, 게이트로 상기 제2 노드상의 신호가 인가되고 드레인 단자가 제3 노드에 접속되고 소스 단자가 접지전압 단자에 접속되는 제3 NMOS형 트랜지스터(MN3)와, 상기 제3 노드와 접지전압 단자 사이에 접속되는 제3 캐패시터(C3)와, 게이트로 상기 제3노드상의 신호가 인가되고 소스 단자가 전원전압 단자에 접속되고 드레인 단자가 제4 노드에 접속되는 제4 PMOS형 트랜지스터(MP4)와, 게이트로 상기 제3 노드상의 신호가 인가되고 드레인 단자가 제4 노드(N4)에 접속되며 소스 단자가 접지전압 단자에 접속되는 제4 NMOS형 트랜지스터(MN4)와, 상기 제4 노드에 접속되는 출력단자로 구성된다. 이하, 상기 구성에 따른 동작관계를 도 4에 도시된 동작 타이밍도를 참조하여 상세히 설명하기로 한다.1 is a delay circuit diagram having a predetermined time delay characteristic according to the related art, in which a first PM0S transistor MP1 having an input signal applied to a gate, a source terminal connected to a power supply voltage terminal, and a drain terminal connected to a first node; And a first NMOS transistor MN1 having an input signal applied to a gate, a drain terminal connected to the first node N1, and a source terminal connected to a ground voltage terminal, between the first node and the ground voltage terminal. A first capacitor C1 connected to the second capacitor; a second PMOS transistor MP2 having a gate applied with a signal on the first node, a source terminal connected to a power supply voltage terminal, and a drain terminal connected to a second node N2; And a second NMOS transistor MN2 having a signal applied to the first node through a gate, a drain terminal connected to the second node, and a source terminal connected to a ground voltage terminal; A second capacitor C2 connected between the ground voltage Vss terminals, a signal on the second node is applied as a gate, a source terminal is connected to a power supply voltage terminal, and a drain terminal is connected to the third node N3. A third PMOS transistor MP3, a third NMOS transistor MN3 to which a signal on the second node is applied as a gate, a drain terminal is connected to a third node, and a source terminal is connected to a ground voltage terminal; A third capacitor C3 connected between a third node and a ground voltage terminal; a fourth signal on which the signal on the third node is applied as a gate, a source terminal connected to a power supply voltage terminal, and a drain terminal connected to a fourth node; A PMOS transistor MP4, a fourth NMOS transistor MN4 to which a signal on the third node is applied as a gate, a drain terminal is connected to a fourth node N4, and a source terminal is connected to a ground voltage terminal; To the fourth node It consists of the output terminal to be connected. Hereinafter, the operation relationship according to the above configuration will be described in detail with reference to the operation timing diagram shown in FIG. 4.
상기 도 1에 도시된 종래의 시간 지연 회로는 입력단과 출력단 사이에 직렬연결된 4개의 인버터와, 상기 4개의 인버터 중에서 첫번째, 두번째, 세번째 인버터 출력단과 접지단자 사이에 접속된 캐패시터로 이루어진 회로와 등가회로로 상기 각 캐패시터는 지연 시간의 양을 조절하기 위하여 사용된다. 이 경우에 있어서 회로가 가지는 지연 시간은 사용된 NMOS, PMOS형 트랜지스터 뿐만이 아니라 공급전원 VDD에 의해서 커다란 영향을 받는다·즉, 도 4에 도시된 바와 같이 입력전압이 2.2V일때 출력파형이 출력되는 시간은 3.5ns이고 입력전압이 2.8V로 변화함에 따라 출력파형의 출력시간은 1.5ns로 변하게 된다. 따라서 입력전압의 변화에 따른 출력시간의 변화폭은 2ns로 외부환경에 따라 지연시간이 민감하게 변하게 된다.따라서 종래의 시간 지연 장치에 있어서는 외부환경에 따라 지연 시간이민감하게 변하기 때문에 디지탈 회로의 안정화를 꾀할 수 없는 문제점이 있었다.The conventional time delay circuit shown in FIG. 1 includes an equivalent circuit including four inverters connected in series between an input terminal and an output terminal, and a capacitor connected between the first, second, and third inverter output terminals and the ground terminal among the four inverters. Each capacitor is used to adjust the amount of delay time. In this case, the delay time of the circuit is greatly influenced not only by the NMOS and PMOS transistors used but also by the power supply VDD, i.e., when the output waveform is output when the input voltage is 2.2V as shown in FIG. Is 3.5ns and the output time of the output waveform changes to 1.5ns as the input voltage changes to 2.8V. Therefore, the variation of the output time according to the change of the input voltage is 2ns, so that the delay time is sensitively changed according to the external environment. There was an unintended problem.
따라서 본 발명은 상기한 문제점을 해결하기 위해 창안된 것으로 외부조건에 무관하고 지연 시간을 가변시켜 지연 시간의 변화폭을 감소시킬 수 있는 시간 지연 장치를 제공함을 그 목적으로 한다.Accordingly, an object of the present invention is to provide a time delay device capable of reducing a change in delay time by varying a delay time regardless of external conditions.
도 1은 종레기술에 따른 일정시간 지연 특성을 갖는 지연 회로도.1 is a delay circuit diagram having a predetermined time delay characteristic according to the vertical technique.
도 2는 본 발명에서 사용되는 단위 지연 회로도.2 is a unit delay circuit diagram used in the present invention.
도 3은 본 발명의 일실시예에 따른 일정시간 지연 특성을 갖는 지연 회로도.3 is a delay circuit diagram having a predetermined time delay characteristic according to an embodiment of the present invention.
도 4는 상기 도 1에 대한 동작 타이밍도.4 is an operation timing diagram of FIG. 1.
도 5는 상기 도 3에 대한 동작 타이밍도.5 is an operation timing diagram of FIG. 3.
* 도면의 주요부분에 대 한부호의 설 명* Explanation of symbols for the main parts of the drawings
MN1∼MN8:NMOS형 트랜지스터MN1-MN8: NMOS transistor
MP1∼MP8:PMOS형 트랜지스터MP1-MP8: PMOS transistor
상기 목적 달성을 위한 본 발명의 시간 지연장치는 1개의 풀-업 소자 및1개의 풀-다운 소자와 부하 캐패시터를 포함하는 반도체 소자의 시간 지연 장치에 풀-업 소자 또는 풀-다운 소자의 소스, 드레인 단자에 저항 또는 모스 트랜지스터를 포함하는 것을 특징으로 한다.The time delay device of the present invention for achieving the above object is a pull-up device or a source of a pull-down device in a time delay device of a semiconductor device including one pull-up device and one pull-down device and a load capacitor; A drain or a MOS transistor is included in the drain terminal.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다. 이하, 첨부도면을 참조하여 본 발명의 일실시예를 상세히 설명하기로 한다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 2는 본 발명에서 사용되는 단위 지연 회로도로서,1개의 풀-업 소자와 1개의 풀-다운 소자 및 부하 캐패시터로 구성된 시간 지연 장치에 있어서(a)는 풀-업 소자의 소스단과 공급전원 사이에 저항을 연결한 것이고,(b)는 풀-업 소자의 드레인 단자와 출력단자 사이에 저항을 연결한 것이며,(c)는 풀-다운 소스단과 접지전압 단자 사이에 저항을 연결한 것이다. 또한 (d)는 풀-다운 드레인 단자와 출력단자 사이에 저항을 연결한 것이다. 한편,(e)는 풀-업 소스단과 공급전원 사이에 일정 게이트 전위를 갖는 PM0S형 트랜지스터를 연결한 것이고,(f)는 풀-업 드레인 단자와 출력단자 사이에 일정 게이트 전위를 갖는 PM0S형 트랜지스터를 연결한 것이며,(g)는 풀-다은 소스단과 접지전압단 사이에 일정 게이트 전위를 갖는 NMOS형 트랜지스터를 연결한 것이다. 또한 (h)는 풀-다운 드레인 단자와 출력단자 사이에 일정 게이트 전위를 갖는 NMOS형 트랜지스터를 연결한 것이다.FIG. 2 is a unit delay circuit diagram used in the present invention. In the time delay device including one pull-up element, one pull-down element, and a load capacitor, (a) is provided between a source terminal and a supply power supply of the pull-up element. (B) is a resistor connected between the drain terminal and the output terminal of the pull-up device, (c) is a resistor connected between the pull-down source terminal and the ground voltage terminal. Also, (d) is a resistor connected between the pull-down drain terminal and the output terminal. On the other hand, (e) is a PM0S type transistor having a constant gate potential connected between a pull-up source terminal and a supply power supply, and (f) is a PM0S type transistor having a constant gate potential between a pull-up drain terminal and an output terminal. (G) is an NMOS transistor having a constant gate potential connected between a full-drain source terminal and a ground voltage terminal. Also, (h) connects an NMOS transistor having a constant gate potential between a pull-down drain terminal and an output terminal.
상기 도 2는 시간 지연 장치를 구성하기 위한 단위 지연 장치들로 하나의 단위 지연 장치가 복합적으로 구성되어 시간 지연 회로를 이루거나, 서로 다른 단위 지연 장치가 복합적으로 구성되어 시간 지연 회로를 이룬다. 여기서 (a),(b),(c),(d)에 도시된 바와 같이 흐르는 전류량을 조절하기 위하여 저항을 사용한 경우에는 공급전원에 대한 영향은 없으며 온도에 따라 약간의 변화는 일어난다.(e),(f),(g),(h)는 저항 대신 모스 트랜지스터를 사용한 것으로 상기 (e)는 PM0S형 트랜지스터 소스 단자와 전원전압 단자 사이에 일정 게이트 전위를 갖는 PM0S형 트랜지스터를 접속하고, 상기 (f)는 PM0S형 트랜지스터 드레인 단자와 출력단자 사이에 일정 게이트 전위를 갖는 PM0S형 트랜지스터를 접속한 것이며, 상기 (g)는 NMOS형 트랜지스터 소스단자와 접지전압 단자 사이에 일정 게이트 전위를 갖는 NMOS형 트랜지스터가 접속된 것이다. 또한상기 (h)는 NMOS형 트랜지스터 드레인 단자와 출력단자 사이에 일정 게이트 전위를 갖는 NMOS형 트랜지스터가 접속된 것이다. 이와 같이 모스 트랜지스터를 사용하는 경우에는 게이트로 인가되는 전압의 양을 변화시키므로써 전체적인 딜레이의 양을 조절하게 되며 모스 트랜지스터를 사용하는 경우에는 온도에 대한 영향을 받지 않게 된다.FIG. 2 is a unit delay apparatus for configuring a time delay apparatus, in which one unit delay apparatus is combined to form a time delay circuit, or different unit delay apparatuses are combined to form a time delay circuit. In this case, when a resistor is used to adjust the amount of current flowing as shown in (a), (b), (c), and (d), there is no influence on the power supply and a slight change occurs with temperature. ), (f), (g) and (h) use MOS transistors instead of resistors. (e) connects PM0S transistors having a constant gate potential between the PM0S transistor source terminal and the power supply voltage terminal. (f) connects a PM0S transistor having a constant gate potential between a PM0S transistor drain terminal and an output terminal, and (g) shows an NMOS type having a constant gate potential between an NMOS transistor source terminal and a ground voltage terminal. The transistor is connected. Further, in (h), an NMOS transistor having a constant gate potential is connected between the NMOS transistor drain terminal and the output terminal. As such, when the MOS transistor is used, the amount of delay is adjusted by changing the amount of voltage applied to the gate. When the MOS transistor is used, the temperature is not affected.
도 3은 본 발명의 일실시예에 따른 일정시간 지연 특성을 갖는 지연 회로도로서, 게이트로 입력신호가 인가되고 소스 단자가 전원전압 단자에 접속되며 드레인 단자가 제5 노드에 접속되는 제5 PMOS형 트랜지스터(MP5)와, 게이트로 상기 입력신호가 인가되고 드레인 단자가 상기 제5 노드(N5)에 접속되며소스 단자가 제1 저항(Rl)의 일측 단자에 접속되는 제5 NMOS형 트랜지스터(MN5)와, 상기 제5 NMOS형 트랜지스터 소스 단자와·접지전압 단자 사이에접속되는 제1 저항과, 전원전압 단자와 제6 PMOS형 트랜지스터(MP6) 소스 단자 사이에 접속되는 제2 저항(R2)과, 게이트로 상기 제5 노드상의 신호가 인가되고 소스 단자가 상기 제2 저항 일측 단자에 접속되며 드레인 단자가 제6 노드(N6)에 접속되는 제6 PMOS형 트랜지스터와, 게이트로 상기 제5 노드상의 신호가 인가되고 드레인 단자가 상기 제6 노드에 접속되며 소스 단자가 접지전압단자에 접속되는 제6 NMOS형 트랜지스터(MN6)와, 게이트로 상기 제6 노드상의 신호가 인가되고 소스 단자가 전원전압 단자에 접속되며 드레인 단자가 제7노드(N7)에 접속되는 제7 PMOS형 트랜지스터(MP7)와, 게이트로 상기 제6 노드상의 신호가 인가되고 드레인 단자가 상기 제7 노드에 접속되며 소스 단자가제3 저항(R3) 일측 단자에 접속되는 제7 NMOS형 트랜지스터(MN7)와, 상기제7 NMOS형 트랜지스터 소스 단자와 접지전압 단자 사이에 접속되는 제3 저항과, 전원전압 단자와 제8 PMOS형 트랜지스터(MP8) 소스 단자 사이에 접속되는 제4 저항(R4)과, 게이트로 상기 제7 노드상의 신호가 인가되고 소스 단자가 상기 제4 저항 일측 단자에 접속되며, 드레인 단자가 제8 노드(N8)에 접속되는 제8 PMOS형 트랜지스터와, 게이트로 상기 제7 노드상의 신호가 인가되고 드레인 단자가 상기 제8 노드에 접속되며 소스 단자가 접지전압 단자에 접속되는 제8 NMOS형 트랜지스터(MN8)와, 상기 제8 노드에 접속되는 출력단자로 구성된다. 이하, 상기 구성에 따른 동작관계를 도 5에 도시된 동작 타이밍도를 참조하여 상세히 설명하기로 한다. 상기 도 3에 도시된 바와 같이 전류량을 조절하는 수단으로 저항을 사용한 경우 공급전압의 영향은 받지 않으며 외부 환경인 온도에 따라 다소 영향을받게 된다.3 is a delay circuit diagram having a predetermined time delay characteristic according to an embodiment of the present invention, in which an input signal is applied to a gate, a source terminal is connected to a power supply voltage terminal, and a drain terminal is connected to a fifth node; A fifth NMOS transistor MN5 having the transistor MP5 and the input signal applied to a gate, a drain terminal thereof connected to the fifth node N5, and a source terminal thereof connected to one terminal of the first resistor R1; A first resistor connected between the fifth NMOS transistor source terminal and the ground voltage terminal, a second resistor R2 connected between the power supply voltage terminal and the sixth PMOS transistor MP6 source terminal, A sixth PMOS transistor having a gate applied with a signal on the fifth node, a source terminal connected to one terminal of the second resistor, and a drain terminal connected to a sixth node N6, and a gate signal on the fifth node; Is authorized A sixth NMOS transistor MN6 having a drain terminal connected to the sixth node and a source terminal connected to a ground voltage terminal; a signal on the sixth node is applied to a gate; a source terminal is connected to a power supply voltage terminal; A seventh PMOS transistor MP7 having a terminal connected to the seventh node N7, a signal on the sixth node is applied to the gate, a drain terminal is connected to the seventh node, and a source terminal is connected to the third resistor R3. ) A seventh NMOS transistor MN7 connected to one terminal, a third resistor connected between the seventh NMOS transistor source terminal and a ground voltage terminal, a source voltage terminal, and an eighth PMOS transistor MP8 source; A fourth resistor R4 connected between the terminals, a signal on the seventh node is applied to the gate, a source terminal connected to the one terminal of the fourth resistor, and a drain terminal connected to the eighth node N8; 8 PMOS transistor An eighth NMOS transistor MN8 having a gate applied with a signal on the seventh node, a drain terminal connected to the eighth node, a source terminal connected to a ground voltage terminal, and an output terminal connected to the eighth node; It consists of. Hereinafter, the operation relationship according to the above configuration will be described in detail with reference to the operation timing diagram shown in FIG. 5. As shown in FIG. 3, when the resistor is used as a means for controlling the amount of current, the supply voltage is not affected, but is somewhat influenced by the external environment temperature.
도 5는 상기 도 3에 대한 시뮬레이션을 나타낸 것으로 입력전압이 2.2V일때 출력파형이 출력되는 시간은 2.5ns이고 입력전압이 2.8V로 변화함에 따라 출력파형의 출력시간은 1.5ns로 변하게 된다. 따라서 입력전압의 변화에 따른출력시간의 변화폭은 1ns 이하로 종래의 시간 지연 회로와 비교하여 지연 시간의 변화폭이 감소하게 된다. 즉, 본 발명에서는 외부환경에 영향을 받지 않으며 또한게이트로 인가되는 전위를 조절하므로써 지연 시간을 조절할 수 있어 사용자의 필요에 맞게 신호를 조절할 수 있다.FIG. 5 illustrates the simulation of FIG. 3. When the input voltage is 2.2V, the output waveform output time is 2.5ns, and as the input voltage is changed to 2.8V, the output time of the output waveform is changed to 1.5ns. Therefore, the variation in the output time according to the change in the input voltage is 1 ns or less, and the variation in the delay time is reduced compared with the conventional time delay circuit. That is, in the present invention, the delay time can be adjusted by adjusting the potential applied to the gate without being influenced by the external environment, so that the signal can be adjusted according to the needs of the user.
이상에서 설명한 바와 같이 본 발명의 시간 지연 장치를 반도체 소자에 구현하게 되면 사용자의 필요에 맞게 지연 시간을 조절하여 사용할 수 있으며외부 환경에 영향을 받지 않는 지연 신호를 출력시킬 수 있으므로 시스템의 전체적인 안정화를 기할 수 있는 효과가 있다.As described above, when the time delay device of the present invention is implemented in a semiconductor device, the delay time can be adjusted and used according to a user's needs, and a delay signal that is not affected by the external environment can be output. There is an effect that can be done.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960068912A KR19980050134A (en) | 1996-12-20 | 1996-12-20 | Time delay device of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960068912A KR19980050134A (en) | 1996-12-20 | 1996-12-20 | Time delay device of semiconductor device |
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| KR19980050134A true KR19980050134A (en) | 1998-09-15 |
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ID=66444061
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| KR1019960068912A KR19980050134A (en) | 1996-12-20 | 1996-12-20 | Time delay device of semiconductor device |
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| KR (1) | KR19980050134A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325044B1 (en) * | 1998-12-25 | 2002-03-04 | 가네꼬 히사시 | Semiconductor memory device |
-
1996
- 1996-12-20 KR KR1019960068912A patent/KR19980050134A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100325044B1 (en) * | 1998-12-25 | 2002-03-04 | 가네꼬 히사시 | Semiconductor memory device |
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