KR19980048378A - Planarization method of semiconductor device - Google Patents
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Abstract
반도체소자의 평탄화방법을 개시하고 있다. 이는, 반도체 기판 상의 절연층위에 형성된 금속층을 상기 절연층 일부가 노출될때까지 제1 연마제로 연마하는 제1 연마단계와, 상기 제1 연마제를 희석시킨 제2 연마제를 이용하여 상기 제2 물질층을 상기 제1 물질층이 완전히 노출될때까지 연마하는 제2 연마단계를 구비한다. 본 발명에 따르면, 연마 스톱층이 노출되기 시작하는 시점에서 금속의 연마속도를 감소시킬 수 있도록 희석된 연마제를 사용하여 연마공정을 마무리한다. 따라서, 금속층과 절연층의 연마속도 차에 의해 발생되는 디슁과 침식현상이 개선된다.A planarization method of a semiconductor device is disclosed. The second material layer is formed by using a first polishing step of polishing a metal layer formed on an insulating layer on a semiconductor substrate with a first abrasive until a portion of the insulating layer is exposed, and using a second abrasive diluted with the first abrasive. And a second polishing step of polishing until the first material layer is completely exposed. According to the present invention, the polishing process is completed using a diluted abrasive so as to reduce the polishing rate of the metal at the time when the polishing stop layer begins to be exposed. Accordingly, the dishing and erosion caused by the difference in polishing rates between the metal layer and the insulating layer are improved.
Description
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 화학-기계적 연마(Chemical Mechanical Polishing, 이하 CMP)공정시 발생되는 디슁(dishing)이나 침식(erosion)과 같은 문제점을 개선할 수 있는 반도체소자의 평탄화방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of planarizing a semiconductor device capable of improving problems such as dishing or erosion generated during a chemical mechanical polishing (CMP) process. It is about.
반도체소자가 고집적화됨에 따라 사진공정의 마진을 확보하고 배선길이를 최소화하기 위해 하부구조물을 평탄화시키는 기술이 요구된다. 하부구조물을 평탄화시키는 방법으로는, BPSG(borophosphosilicate glass) 리플로우(reflow), 알루미늄 리플로우, 스핀온글라스(spin on glass; SOG) 에치백(etch back), 및 CMP 공정등이 있다.As semiconductor devices have been highly integrated, a technology for planarizing a lower structure is required to secure a margin of a photographic process and minimize wiring length. Methods of planarizing the substructure include borophosphosilicate glass (BPSG) reflow, aluminum reflow, spin on glass (SOG) etch back, and CMP processes.
이 중, CMP 공정은 다수의 웨이퍼를 동시에 효율적으로 평탄화시킬 수 있는 방법으로서, 웨이퍼와 폴리싱 패드(polishing pad) 사이에 슬러리(slurry)를 투입하여 웨이퍼를 연마하는 것을 특징으로 하며, 이 방법은 리플로우 공정이나 에치백 공정으로 달성할 수 없는 넓은 공간영역의 글로벌 평탄화 및 저온 평탄화 공정을 달성할 수 있어 차세대 소자에서 유력한 평탄화 기술로 대두되고 있다.Among these, the CMP process is a method that can efficiently planarize a plurality of wafers at the same time, characterized in that the wafer is polished by inserting a slurry between the wafer and the polishing pad, and the method is ripple The global planarization and low temperature planarization process of a large space area which cannot be achieved by a low process or an etch back process can be achieved, which is emerging as a prominent planarization technology in next-generation devices.
CMP 공정은, 기존의 열산화에 의한 소자분리방법 대신 트랜치 소자분리 방법에서 트랜치 식각후 절연막을 채워넣고 평탄화를 달성하는 경우에 사용되거나, 라인 스페이스 형성시 역 패턴을 형성하고 전도성 물질을 채워넣은 다음 평탄화 및 라인을 분리시키는 다마신(damascene) 공정에 사용되거나, 층간절연막의 평탄화 공정에 적용하여 평탄화와 동시에 열예산(heat budget)을 감소시킬 수 있다.The CMP process is used to fill the insulating film and form the planarization after the trench etching in the trench device isolation method instead of the conventional device for thermal oxidation, or to form a reverse pattern and fill the conductive material when forming the line space. It may be used in a damascene process to planarize and separate lines, or may be applied to a planarization process of an interlayer insulating film to reduce heat budget at the same time as planarization.
도 1 내지 도 3은 종래의 일반적인 CMP 공정을 설명하기 위해 도시한 단면도들로서, 금속배선과 콘택을 채우는 도전성 플러그를 CMP 공정을 이용하여 형성하는 방법을 설명한다.1 to 3 are cross-sectional views illustrating a conventional CMP process, and illustrate a method of forming a conductive plug filling a metal wiring and a contact using the CMP process.
먼저, 반도체 기판(1) 상에 절연층(3)을 형성하고, 배선 또는 콘택이 형성될 부분을 선택적으로 식각하여 트랜치(t) 및 콘택홀(h)을 형성한다(도1).First, the insulating layer 3 is formed on the semiconductor substrate 1, and the trench t and the contact hole h are formed by selectively etching the portion where the wiring or contact is to be formed (FIG. 1).
트랜치(t) 및 콘택홀(h)이 형성된 상기 기판 전면에, 베리어층(4)을 형성하고, 그 위에 배선으로 사용될 도전물을 증착하여, 트랜치(t) 및 콘택홀(h)을 채우고 절연층(3) 상에 소정두께를 갖도록 금속층(5)을 형성한다(도2).A barrier layer 4 is formed on the entire surface of the substrate on which the trench t and the contact hole h are formed, and a conductive material to be used as a wiring is deposited thereon to fill and insulate the trench t and the contact hole h. The metal layer 5 is formed on the layer 3 to have a predetermined thickness (Fig. 2).
절연층(3) 표면이 노출될 때까지 상기 금속층(5)에 대한 CMP 공정을 수행함으로써, 금속배선(7) 및 도전성 플러그(9)를 형성한다.By performing the CMP process on the metal layer 5 until the surface of the insulating layer 3 is exposed, the metal wiring 7 and the conductive plug 9 are formed.
그러나 일반적으로 반도체소자에 형성되는 금속배선이나 콘택홀은, 그 사이즈나 밀도가 소자 전면에 걸쳐 균일하지 않을 뿐만 아니라, 특히 금속배선의 경우 형성된 패턴간에 단차가 발생된다. 이로 인해, 종래의 방법으로 CMP 공정을 진행하게 되면, 디슁이나 절연층 침식과 같은 문제점이 발생된다.In general, however, the size and density of metal wirings and contact holes formed in semiconductor devices are not uniform over the entire surface of the device, and in particular, in the case of metal wirings, a step is generated between the patterns formed. For this reason, when the CMP process is performed by the conventional method, problems such as dishing and erosion of the insulating layer occur.
도 4 및 도 5는 배선형성시 발생되는 디슁현상과 절연층 침식현상을 설명하기 위해 도시한 단면도들로서, 배선의 크기가 작은 부위와 큰 부위 및 배선이 저밀도로 형성된 부위와 고밀도로 형성된 부위를 각각 도시하였다. 도 4 및 도 5에 있어서, 상기 도 1 내지 도 3에 도시된 것과 동일한 참조부호는 동일 부재를 나타낸다.4 and 5 are cross-sectional views for explaining the dipping phenomenon and the erosion of the insulating layer, which are generated during wiring formation. FIG. 4 and FIG. Shown. 4 and 5, the same reference numerals as those shown in Figs. 1 to 3 denote the same members.
금속층에 대한 CMP 공정을 위해 사용되는 연마제는 통상, 절연층을 연마 스톱층으로 사용할 수 있도록, 금속물질에 대해서는 높은 연마 속도를 가지고, 절연층에 대해서는 낮은 연마속도를 가지도록 제조된다. 이러한 연마제를 사용하여 CMP 공정을 수행하면, 도4에 도시된 바와 같이 수십 μm 이상의 크기를 갖는 패턴이 존재하는 부위와, 수 μm 이하 크기의 패턴이 존재하는 부위의 연마정도가 달라지게 된다. 즉, 수 μm 이하 크기의 금속배선이 형성된 부위에 비해 수십 μm 이상의 크기의 금속배선이 형성된 부위가 상대적으로 많이 연마되고 결과적으로 형성되는 금속배선의 두께가 얇아지게 되는 디슁 현상이 발생된다.The abrasive used for the CMP process for the metal layer is usually manufactured to have a high polishing rate for the metal material and a low polishing rate for the insulating layer so that the insulating layer can be used as the polishing stop layer. When the CMP process is performed using such an abrasive, as shown in FIG. 4, the degree of polishing of a portion having a pattern of several tens of micrometers or more and a portion of a pattern of several micrometers or less are different. In other words, the dicing phenomenon occurs in which a portion of the metal wiring having a size of several tens of micrometers or more is polished relatively compared to a portion where the metal wiring of several micrometers or less is formed, and the thickness of the metal wiring that is formed becomes thinner.
또한, 도5에 도시된 바와 같이 금속배선들이 그 사이의 절연층에 의해 분리되어 형성된 경우, 금속배선 사이의 절연층이 배선이 형성되지 않은 부위의 절연층보다 더 많이 연마되어 그 두께가 얇아지는 현상이 발생된다. 이는 금속층의 연마속도가 절연층의 연마속도보다 빠르기 때문에 발생되며, 이러한 산화막 침식의 정도는 금속배선이 조밀하게 형성될수록 즉, 고밀도로 형성될수록 더욱 심화된다.In addition, as shown in FIG. 5, when the metal wires are formed by being separated by an insulating layer therebetween, the insulating layer between the metal wires is polished more than the insulating layer of the portion where no wiring is formed so that the thickness thereof becomes thinner. Phenomenon occurs. This occurs because the polishing rate of the metal layer is faster than the polishing rate of the insulating layer, and the degree of erosion of the oxide layer is increased as the metal wiring is formed densely, that is, at higher density.
이와 같이 종래의 CMP 공정을 이용하여 금속배선을 형성하게 되면, 금속층의 연마속도가 절연층의 연마속도보다 빠르기 때문에 디슁 혹은 침식현상이 발생하게 된다.As described above, when the metal wiring is formed using the conventional CMP process, since the polishing rate of the metal layer is faster than that of the insulating layer, dishing or erosion occurs.
본 발명이 이루고자 하는 기술적 과제는, 화학-기계적 연마공정시 일반적으로 발생되는 디슁현상이나 침식현상을 개선할 수 있는 반도체소자의 평탄화방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a planarization method of a semiconductor device capable of improving dip and erosion which are generally generated in a chemical-mechanical polishing process.
도 1 내지 도 3은 종래의 일반적인 CMP 공정을 설명하기 위해 도시한 단면도들이다.1 to 3 are cross-sectional views illustrating a conventional general CMP process.
도 4 및 도 5는 배선형성시 발생되는 디슁현상과 절연층 침식현상을 설명하기 위해 도시한 단면도들이다.4 and 5 are cross-sectional views illustrating a dip phenomena and an erosion of an insulation layer generated during wiring formation.
도 6 및 도 7은 본 발명의 일 실시예에 따른 CMP 공정을 설명하기 위해 도시한 단면도들이다.6 and 7 are cross-sectional views illustrating a CMP process according to an embodiment of the present invention.
상기 과제를 이루기 위하여 본 발명은, 반도체 기판 상의 제1 물질층 위에 형성된 제2 물질층을 상기 제1 물질층의 일부가 노출될 때까지 제1 연마제로 연마하는 제1 연마단계; 및 상기 제1 연마제를 희석시킨 제2 연마제를 이용하여 상기 제2 물질층을 상기 제1 물질층이 완전히 노출될 때까지 연마하는 제2 연마단계를 구비하는 것을 특징으로 하는 반도체소자 평탄화방법을 제공한다.In order to achieve the above object, the present invention includes a first polishing step of polishing the second material layer formed on the first material layer on the semiconductor substrate with a first abrasive until a portion of the first material layer is exposed; And a second polishing step of polishing the second material layer until the first material layer is completely exposed by using a second abrasive diluted with the first abrasive. do.
본 발명의 일 실시예에 따르면, 상기 제1 물질층은 실리콘산화물로, 상기 제2 물질층은 텅스텐, 알루미늄, 구리 등과 같은 금속으로 형성될 수 있으며, 텅스텐으로 형성된 경우 사용되는 제1 연마제는, 과산화수소수(H2O2), 질산화철(Fe(NO3)3), 및 산화칼륨(KlO3) 중 선택된 어느 하나의 산화제와, 알루미나(Alumina), 실리카(Serica), 세리카(Cerica)를 주성분으로 하는 연마입자로 구성된다.According to an embodiment of the present invention, the first material layer may be formed of silicon oxide, the second material layer may be formed of a metal such as tungsten, aluminum, copper, and the like. An oxidizing agent selected from hydrogen peroxide (H 2 O 2 ), iron nitrate (Fe (NO 3 ) 3 ), and potassium oxide (KlO 3 ), and alumina, silica, and silica It consists of abrasive grains as a main component.
본 발명의 일 실시예에 따른 상기 제2 연마제는, 상기 산화제를 1로 할 때, 순수(DI water)가 2∼100의 무게비율을 갖도록 첨가되어 산화속도를 감소시킬 수 있도록 제조된 것이 바람직하다.The second abrasive according to an embodiment of the present invention, when the oxidizing agent is 1, it is preferable that the pure water (DI water) is added so as to have a weight ratio of 2 to 100 so as to reduce the oxidation rate. .
상기 과제를 달성하기 위하여 본 발명은 또한, 반도체 기판 상에 절연층을 형성하는 단계; 상기 절연층을 선택적으로 식각하여 트랜치를 형성하는 단계; 트랜치가 형성된 상기 결과물 상에 도전물 증착하여 상기 트랜치를 채우고, 상기 절연층 상에 소정두께를 갖는 도전층을 형성하는 단계; 제1 연마제를 이용하여 상기 절연층의 일부가 노출될 때까지 연마하는 제1 연마단계; 및 상기 제1 연마제를 희석시킨 제2 연마제를 이용하여 상기 금속층을 상기 절연층이 완전히 노출될 때까지 연마하는 제2 연마단계를 구비하는 것을 특징으로 하는 반도체소자 평탄화방법을 제공한다.In order to achieve the above object, the present invention also comprises the steps of forming an insulating layer on a semiconductor substrate; Selectively etching the insulating layer to form a trench; Depositing a conductive material on the resultant trench to fill the trench, and forming a conductive layer having a predetermined thickness on the insulating layer; A first polishing step of polishing using a first abrasive until a portion of the insulating layer is exposed; And a second polishing step of polishing the metal layer until the insulating layer is completely exposed by using a second abrasive diluted with the first abrasive.
연마 스톱층이 노출되기 시작하는 시점에서 금속의 연마속도를 감소시킬 수 있도록 희석된 연마제를 사용하여 연마공정을 마무리한다. 따라서, 금속층과 절연층의 연마속도 차에 의해 발생되는 디슁과 침식현상이 개선된다.The polishing process is completed with a diluted abrasive to reduce the polishing rate of the metal at the time the polishing stop layer begins to be exposed. Accordingly, the dishing and erosion caused by the difference in polishing rates between the metal layer and the insulating layer are improved.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도6 및 도7은 본 발명의 일 실시예에 따른 CMP 공정을 설명하기 위해 도시한 단면도들로서, 금속배선이 형성되는 부위만을 예로 들었다.6 and 7 are cross-sectional views illustrating a CMP process according to an embodiment of the present invention, and exemplify only portions where metal wirings are formed.
도6은 금속층(15)을 형성하는 단계를 도시한다.6 shows the step of forming the metal layer 15.
먼저, 반도체 기판(11) 상에 제1 물질층, 예컨대 절연층(13)을 형성하고, 금속배선이 형성될 부분을 선택적으로 식각하여 트랜치(T)를 형성한 다음, 트랜치(T)가 형성된 상기 결과물 전면에, 제2 물질층, 예컨대 배선으로 사용될 금속을 증착하여, 상기 트랜치(t)를 채우고 상기 절연층(13) 상에 소정두께를 갖는 금속층(15)을 형성한다.First, a trench is formed by forming a first material layer, for example, an insulating layer 13 on the semiconductor substrate 11, and selectively etching a portion where a metal wiring is to be formed, and then forming a trench T. On the entire surface of the resultant, a second material layer, for example, a metal to be used as a wiring, is deposited to fill the trench t and form a metal layer 15 having a predetermined thickness on the insulating layer 13.
여기에서, 상기 절연층(13)은 실리콘 산화물로 형성되고, 상기 금속층(15)은 텅스텐(W), 알루미늄(Al) 또는 구리(Cu)로 형성될 수 있으며, 상기 금속층(15)과 절연층(13) 사이에는 원소의 상호 확산방지 및 접착성 개선을 위한 베리어층(14)이 더 형성될 수 있다. 이러한 베리어층(14)으로는 티타늄(Ti), 질화티타늄(TiN), 또는 질화텅스텐(WN)등이 사용될 수 있다.Here, the insulating layer 13 is formed of silicon oxide, the metal layer 15 may be formed of tungsten (W), aluminum (Al) or copper (Cu), the metal layer 15 and the insulating layer A barrier layer 14 may be further formed between the elements 13 to prevent mutual diffusion of elements and to improve adhesion. As the barrier layer 14, titanium (Ti), titanium nitride (TiN), tungsten nitride (WN), or the like may be used.
도7은 상기 금속층(15)에 대한 CMP 공정을 수행하는 단계를 도시한다.7 shows a step of performing a CMP process on the metal layer 15.
먼저, 금속층(15)이 형성된 상기 결과물에 대해 제1 연마제를 사용한 제1 CMP 공정을 상기 절연층(13)의 일부가 노출될 때까지 수행한다. 상기 절연층(13)의 일부가 노출된 다음에는, 제2 연마제를 사용하여 상기 절연층(13)이 전면 노출될때까지 상기 금속층(15)에 대한 제2 CMP 공정을 수행하여, 상기 트랜치(T)를 매립하는 금속배선(17)을 형성한다.First, a first CMP process using a first abrasive is performed on the resultant on which the metal layer 15 is formed until a part of the insulating layer 13 is exposed. After the part of the insulating layer 13 is exposed, a second CMP process is performed on the metal layer 15 until the entire surface of the insulating layer 13 is exposed using a second abrasive, thereby forming the trench T ) To form a metal wiring 17.
여기에서, 제1 CMP 공정은, 상기와 같이 절연층(13)을 연마 종말점으로하여 수행할 수도 있으나, 상기 베리어층(14)을 연마 종말점으로할 수도 있다. 이 경우, 제1 CMP 공정은 상기 베리어층(14)이 노출될때까지 수행되며, 상기 제2 CMP 공정은 상기 절연층(13)이 노출될때까지 상기 금속층(13) 및 베리어층(14)을 연마함에 의해 수행된다.Here, the first CMP process may be performed by using the insulating layer 13 as the polishing end point as described above, but may also use the barrier layer 14 as the polishing end point. In this case, the first CMP process is performed until the barrier layer 14 is exposed, and the second CMP process polishes the metal layer 13 and the barrier layer 14 until the insulating layer 13 is exposed. Is carried out.
통상 금속층을 CMP 하기 위한 연마제는, 산화제와 연마제가 그 주성분을 이루며, 예를 들어 상기 금속층(15)이 텅스텐으로 형성될 경우 제1 연마제는, 예를 들면 과산화수소수(H2O2), 질산화철(Fe(NO3)3), 산화칼륨(KlO3) 등과 같은 텅스텐을 산화시키는 산화제와, 상기 산화제에 의해 산화된 텅스텐을 기계적으로 연마하는 연마입자, 예를 들면 알루미나(Alumina), 실리카(Serica), 세리카(Cerica) 등의 연마입자가 주성분을 이룬다.Usually, the abrasive for CMP the metal layer is composed of the oxidizing agent and the abrasive, the main component, for example, when the metal layer 15 is formed of tungsten, the first abrasive is, for example, hydrogen peroxide (H 2 O 2 ), quality An oxidizing agent for oxidizing tungsten such as iron oxide (Fe (NO 3 ) 3 ) and potassium oxide (KlO 3 ), and abrasive particles for mechanically polishing tungsten oxidized by the oxidizing agent, for example, alumina, silica ( Abrasive particles such as Serica, Cerica and the like have a main component.
이와 같이 텅스텐과 같은 금속류에 대한 CMP 공정은, 먼저 산화제를 사용하여 금속을 산화시켜 그 경도를 저하시킨 다음, 연마입자를 이용하여 기계적인 연마를 실시함으로써 일정 수준의 연마속도를 얻게 된다. 만약, 산화제를 사용하지 않고 알루미나 입자와 같은 연마입자만을 사용하여 기계적인 연마를 할 경우, 금속은 거의 연마되지 않으며, 연마 스톱층으로 사용되는 절연층의 경우, 알루미나 입자에 의한 기계적인 힘이 주가 되어 연마가 진행되므로 연마속도가 느리다.As described above, in the CMP process for metals such as tungsten, the metal is oxidized using an oxidizing agent to lower its hardness, and then mechanical polishing is performed using abrasive particles to obtain a predetermined polishing rate. If mechanical polishing is performed using only abrasive particles such as alumina particles without using an oxidizing agent, the metal is hardly polished. In the case of the insulating layer used as a polishing stop layer, the mechanical force by the alumina particles As the polishing progresses, the polishing speed is slow.
본 발명의 바람직한 실시예에 따르면, 통상 사용되는 제1 연마제를 사용하여 상기 금속층(15)에 대한 제1 CMP 공정을 수행하고 난 다음, 절연층(13) 상에 잔류하는 금속층(15)에 대해서는, 상기 제1 연마제 내에 함유된 산화제를 순수(DI water)로 희석한 제2 연마제를 사용하여 제2 CMP 공정을 수행한다. 즉, 산화제의 농도를 묽게 한 산화제를 이용하여 제2 CMP 공정을 수행함으로써, 상기 금속층(15)의 산화속도를 감소시키고, 따라서 연마속도를 감소시킨다.According to a preferred embodiment of the present invention, after performing the first CMP process on the metal layer 15 using the first abrasive used in general, for the metal layer 15 remaining on the insulating layer 13 The second CMP process is performed using a second abrasive obtained by diluting the oxidant contained in the first abrasive with DI water. That is, by performing the second CMP process using an oxidant in which the concentration of the oxidant is diluted, the oxidation rate of the metal layer 15 is reduced, and thus the polishing rate is reduced.
여기에서, 상기 제2 연마제는 산화제를 1로 할 때, 순수(DI water)가 2∼100의 무게비율을 갖도록 첨가되어 희석된 것이 바람직하다. 즉 순수와 산화제의 무게비가 2:1∼100:1이 되도록 산화제의 농도가 조절된 것이 바람직하며, 더욱 바람직하게는 10:1로 조절된 것이다.Herein, when the oxidant is 1, the second abrasive is preferably diluted by adding DI water so as to have a weight ratio of 2 to 100. That is, the concentration of the oxidant is preferably adjusted so that the weight ratio of pure water and oxidant is 2: 1 to 100: 1, and more preferably 10: 1.
또한, 상기 제1 CMP 공정을 수행한 후, 순수를 이용한 연마포 세정공정을 통해 연마포 상에 잔류하는 연마제를 제거하고 난 다음, 제2 CMP 공정을 수행함으로써 제2 연마제의 농도를 보다 정확히 조절할 수 있다.In addition, after performing the first CMP process, after removing the abrasive remaining on the polishing cloth through a polishing cloth cleaning process using pure water, and then performing a second CMP process to more accurately control the concentration of the second abrasive Can be.
살펴본 바와 같이 본 발명에 따르면, 절연층 상에 소량의 금속층이 잔류한 상태에서는 희석된 연마제를 사용하여 금속층의 연마속도를 감소시키기 때문에, 절연층과 금속층간의 연마 속도차이가 감소되며, 이 연마속도차이에 의해 종래 발생되던 디슁이나 절연층의 침식과 같은 문제가 개선될 수 있다. 또한, 상기 절연층(13)의 일부가 노출되기 전까지는 연마속도가 큰 통상의 제1 연마제를 사용하기 때문에, 전체 CMP 공정의 소요시간은 크게 증가하지 않는다.As described above, according to the present invention, since the polishing rate of the metal layer is reduced by using a diluted abrasive in a state in which a small amount of the metal layer remains on the insulating layer, the polishing rate difference between the insulating layer and the metal layer is reduced. Due to the difference in speed, problems such as dicing or erosion of the insulating layer, which have conventionally occurred, can be improved. In addition, since a conventional first abrasive having a high polishing rate is used until a part of the insulating layer 13 is exposed, the time required for the entire CMP process does not increase significantly.
여기에서, 상기 제1 CMP 공정에서 절연층(13)이나 베리어층(14)이 노출되는 시점을 연마 종말점으로 하는데 이는, 금속층과 절연층과의 연마속도 차이에 기인하는 마찰력 변화를 감지함으로써 연마 종말점을 알아낼 수 있는 통상의 상용화된 장비를 사용하면 가능하다.Here, the time point at which the insulating layer 13 or the barrier layer 14 is exposed in the first CMP process is the polishing end point, which is the polishing end point by detecting a change in frictional force caused by the difference in polishing rate between the metal layer and the insulating layer. It is possible to use a commercially available equipment that can find out.
이상 본 발명을 상세히 설명하였으나, 본 발명은 이에 한정되지 않고 본 발명의 기술적 사상내에서 많은 변형이 가능하다.Although the present invention has been described in detail above, the present invention is not limited thereto, and many modifications are possible within the technical idea of the present invention.
상술한 바와 같이 본 발명에 따르면, 상용화된 연마제(제1 연마제)를 사용하여 하부의 절연층 또는 베리어층이 노출될때까지 금속층을 연마하고, 이후, 잔류하는 금속층에 대해서는 제1 연마제를 희석하여 연마속도를 감소시킨 제2 연마제로 교체하여 상기 절연층이 노출될때까지 연마한다. 따라서, 금속층과 절연층간의 연마속도차이에 의해 발생되던 디슁이나 침식현상이 개선된다.As described above, according to the present invention, the metal layer is polished using a commercially available abrasive (first abrasive) until the lower insulating layer or barrier layer is exposed, and then, the remaining metal layer is diluted by polishing the first abrasive. Replace with a second abrasive with reduced speed until the insulating layer is exposed. Therefore, the dishing or erosion caused by the difference in polishing rate between the metal layer and the insulating layer is improved.
Claims (11)
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| KR1019960066949A KR100238220B1 (en) | 1996-12-17 | 1996-12-17 | Plattening method of semiconductor device |
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020093615A (en) * | 2001-06-06 | 2002-12-16 | 닛본 덴기 가부시끼가이샤 | Method of manufacturing semiconductor device |
| KR100596768B1 (en) * | 1999-10-22 | 2006-07-04 | 주식회사 하이닉스반도체 | Chemical mechanical polishing method for semiconductor apparatus |
| KR100653797B1 (en) * | 1998-11-09 | 2006-12-05 | 가부시키가이샤 히타치세이사쿠쇼 | Method for manufacturing semiconductor device |
| KR100814234B1 (en) * | 2002-06-07 | 2008-03-17 | 후지쯔 가부시끼가이샤 | Semiconductor device manufacture method preventing dishing and erosion during chemical mechanical polishing |
| CN110660665A (en) * | 2018-06-28 | 2020-01-07 | 长鑫存储技术有限公司 | Method for forming metal plug |
-
1996
- 1996-12-17 KR KR1019960066949A patent/KR100238220B1/en not_active IP Right Cessation
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