KR19980047426A - 파워 검출 회로 - Google Patents

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Abstract

본 발명은 파워 검출 회로에 관한 것으로서, 더 구체적으로는 전원전압이 일정 전압레벨로 파워업되는 것을 검출하여 파워업시 초기화 상태가 정의되어야하는 회로들의 초기 상태를 정의하기 위한 파워 검출 회로에 관한 것으로써, 본 발명은 전원전압에 응답하여, 상기 전원전압이 미리 예정된 제 1 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 1 검출신호를 출력하고 상기 전원전압이 미리 예정된 상기 제 1 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 1 검출신호를 출력하는 제 1 전압 검출부와; 전원전압에 응답하여, 상기 전원전압이 미리 예정된 제 2 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 2 검출신호를 출력하고 상기 전원전압이 미리 예정된 상기 제 2 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 2 검출신호를 출력하는 제 2 전압 검출부와; 상기 제 1 및 제 2 전압 검출부들로부터 각각 출력된 상기 제 1 및 제 2 검출 신호들을 입력받아, 상기 제 1 및 제 2 검출 신호들의 전압레벨에 대응되는 소정레벨의 출력신호를 래치하고 이를 출력하기 위한 저장부로 이루어졌다.

Description

파워 검출 회로.(a circuit of detecting power supply voltage)
본 발명은 파워 검출 회로에 관한 것으로서, 더 구체적으로는 전원전압이 일정 전압레벨로 파워업되는 것을 검출하여 파워업시 초기화 상태가 정의되어야하는 회로들의 초기 상태를 정의하기 위한 파워 검출 회로에 관한 것이다.
기억소자로써 널리 사용되는 반도체 메모리 장치는 데이터를 저장하는 다수의 메모리 셀들로 이루어진 셀 어레이와 이를 제어하기 위한 다수의 논리회로들로 구성되어 있다. 논리회로들 중에서 특히 플립플롭(flip-flop)과 같이 초기 상태가 정의되어야만 하는 회로들이 존재하며, 이와같은 논리회로들의 초기 상태를 정의하기 위한 회로로써 파워 검출 회로가 사용되고 있다. 상기 파워 검출 회로는 전원전압의 레벨을 미리 예정된 일정한 전압레벨을 기준으로 이에 비해 높고 낮은 전압레벨을 감지하여 이에 따라 회로의 논리적 출력을 달리하는 회로이다.
도 1에는 종래 기술에 따른 파워 검출 회로를 보여주는 회로도가 도시되어 있다.
도 1를 참조하면, 종래기술에 따른 파워 검출 회로는 제 1 내지 제 6 MOS 트랜지스터들(M1 - M6)과 인버터(I1)로 구성되어 있다. 상기 제 1 MOS 트랜지스터(M1)는 전원전압(Vcc)이 인가되는 제 1 전원단자(1)와 노드 A 사이에 채널이 연결되고, 상기 노드 A에 게이트 단자가 연결되어 있다. 상기 제 1 MOS 트랜지스터(M1)는 전원전압(Vcc)이 인가됨에 따라 상기 노드 A로 이를 전달하는 로드로써 동작한다. 상기 제 2 MOS 트랜지스터(M2)는 상기 제 1 전원단자(1)와 노드 B 사이에 채널이 연결되며, 접지전압(Vss)이 인가되는 제 2 전원단자(2)에 게이트 단자가 연결되어 있다. 그리고, 상기 제 3 MOS 트랜지스터(M3)는 상기 노드 A에 게이트 단자가 연결되며 상기 노드 B와 상기 제 2 전원단자(2) 사이에 채널이 연결되어 있다. 상기 제 3 MOS 트랜지스터(M3)는 상기 노드 A의 전압레벨이 미리 예정된 레벨로 증가함에 따라 턴-온되어, 상기 노드 B로부터 상기 제 2 전원단자(2)로 일정한 전류를 흘려주기 위한 것이다.
상기 제 5 및 제 6 MOS 트랜지스터들(M5, M6)은 상기 노드 B로부터 인가되는 신호에 따라 반전된 신호를 출력하는 반전수단으로써 동작한다. 상기 트랜지스터들(M5, M6)은 각 게이트 단자가 상기 노드 B에 연결되어 있고, 상기 제 1 전원단자(1)와 상기 제 2 전원단자(2) 사이에 각 채널이 직렬연결되어 있다. 상기 제 5 및 제 6 MOS 트랜지스터들(M5, M6)의 각 채널 사이에는 소정 신호를 전달하기 위한 노드 D가 전기적으로 연결되어 있다. 그리고, 상기 제 4 MOS 트랜지스터(M4)는 상기 노드 D에 게이트 단자가 연결되며, 상기 노드 B와 상기 제 2 전원단자(2) 사이에 채널이 연결되어 있다. 그리고, 상기 인버터(I1)는 상기 노드 D로 전달되는 소정 신호를 입력받아 이에 반전된 출력신호(C)를 출력단자(5)로 전달한다.
도 2에는 종래 기술에 따른 출력파형을 보여주는 도면이 도시되어 있다. 도 1 내지 도 2를 참조하면서, 종래 기술에 따른 동작을 설명하면 다음과 같다.
전원전압(Vcc)이 초기 '0'볼트일 경우 도 1의 모든 트랜지스터들(M1 - M6)은 오프 상태로 유지된다. 이후, 전원전압(Vcc)이 양의 값으로 점차 증가함에 따라, 도 2에 도시된 바와같이, 제 1 전압레벨(Va)에 도달하면 제 2 MOS 트랜지스터(M2)가 턴-온된다. 이에따라, 노드 B는 상기 제 2 MOS 트랜지스터(M2)를 통해 전원전압 레벨이 증가됨에 따라 이와 동일한 레벨로 챠지된다. 그리고, 상기 노드 B는, 상기 제 2 MOS 트랜지스터(M2)가 턴-온되었기 때문에, 전원전압(Vcc)이 계속 증가됨에 따라 전원전압(Vcc)이 미리 예정된 제 2 전압레벨(Vb)로 도달하기 이전까지 상기 전원전압(Vcc) 레벨을 따라 증가한다.
그리고, 노드 D는 제 6 MOS 트랜지스터(M6)를 통해 로우 레벨로 챠지되며 이에 따라, 인버터(I1)를 통해 출력(C)는 전원전압(Vcc) 레벨를 따라 증가한다. 상기 전원전압(Vcc)이 상기 제 2 전압레벨(Vb)에 도달하게 되면, 노드 A에 게이트 단자가 연결된 제 3 MOS 트랜지스터(M3)가 턴-온된다. 이에따라, 상기 노드 B는 상기 전원전압(Vcc) 레벨을 따라가지 못하게 된다. 전원전압(Vcc)이 좀 더 증가하면 노드 B의 전압레벨은 더욱 낮아져 노드 D가 제 5 MOS 트랜지스터(M5)를 통해 전원전압(Vcc) 레벨로 챠지되며, 이로인해 상기 인버터(I1)의 출력(C)은 하이 레벨(high level)에서 로우 레벨(low level)로 천이된다.
통상적으로, 파워 검출 회로의 출력(C)으로 플립-플롭과 같이 초기 상태가 정의되야하는 회로들을 초기화하게 된다. 파워 검출 회로의 출력(C)이 하이 상태(high state)일 때 초기 상태가 정의되야만 하는 회로들이 초기화된다. 그리고, 상기 파워 검출 회로의 출력(C)이 로우 상태(low state)가 되면 초기 상태가 정의되야하는 회로들에 대한 초기화 동작이 종료된다.
그러나, 상술한 바와같은 종래 기술에 따른 파워 검출 회로의 출력(C)이 로우 레벨(low level)에서 하이 레벨(high level)로 천이하게 되는 미리 예정된 전압 레벨 근처에서 전원전압(Vcc)의 덤핑(dumping)이 발생하면 검출회로의 출력(C)이 전원전압(Vcc)의 덤핑에 따라 발진(oscillation)하게 된다. 이에따라, 파워 검출 회로의 출력에 의해 구동되는 초기 상태가 정의되어야만 하는 회로들이 불필요하게 동작하게 되는 문제점이 생겼다.
따라서 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 미리 예정된 전압레벨 근처에서 전원전압의 덤핑(dumping)이 발생할 경우 초기 상태가 정의되야 하는 회로들에 대한 불필요한 동작을 방지할 수 있는 파워 검출 회로를 제공하는데 있다.
도 1은 종래 기술에 따른 파워 검출 회로를 보여주는 회로도;
도 2는 종래 기술에 따른 출력파형을 보여주는 도면;
도 3은 본 발명에 따른 파워 검출 회로의 구성을 보여주는 블록도;
도 4는 본 발명에 따른 출력파형을 보여주는 도면,
*도면의 주요 부분에 대한 부호 설명
100 : 제 1 전압 검출부110 : 제 2 전압 검출부
120 : 저장부
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 전원전압에 응답하여, 상기 전원전압이 미리 예정된 제 1 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 1 검출신호를 출력하고 상기 전원전압이 미리 예정된 상기 제 1 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 1 검출신호를 출력하는 제 1 전압 검출부와; 전원전압에 응답하여, 상기 전원전압이 미리 예정된 제 2 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 2 검출신호를 출력하고 상기 전원전압이 미리 예정된 상기 제 2 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 2 검출신호를 출력하는 제 2 전압 검출부와; 상기 제 1 및 제 2 전압 검출부들로부터 각각 출력된 상기 제 1 및 제 2 검출 신호들을 입력받아, 상기 제 1 및 제 2 검출 신호들의 전압레벨에 대응되는 소정레벨의 출력신호를 래치하고 이를 출력하기 위한 저장부를 포함한다.
이 실시예에 있어서, 상기 제 1 전압 검출부는 상기 전원전압이 인가되는 제 1 전원단자와 노드 1 사이에 연결되며, 상기 전원전압에 응답하여 상기 노드 1로 상기 전원전압을 전달하기 위한 제 1 스위칭 수단과; 상기 노드 1과 접지전압이 인가되는 제 2 전원단자 사이에 연결되며, 미리 예정된 소정비율로 상기 노드 1로부터 상기 제 2 전원단자로 일정전류를 흘려주기 위한 제 1 로드 수단과; 상기 노드 1에 전달되는 소정 신호를 입력받아, 이에 위상을 반전시킨 상기 제 1 검출신호를 출력하는 제 1 반전수단으로 구성된다.
이 실시예에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 전원단자와 상기 노드 1 사이에 채널이 연결되며, 상기 제 2 전원단자에 게이트 단자가 연결된 p채널 도전형의 MOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 로드 수단은 상기 노드 1 과 상기 제 2 전원단자 사이에 채널이 연결되며, 상기 제 2 전원단자에 게이트 단자가 연결된 n채널 도전형의 디플리숀 MOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 1 반전 수단은 상기 노드 1과 상기 상기 제 1 검출신호가 출력되는 출력단자 사이에 연결된 인버터로 구성된다.
이 실시예에 있어서, 상기 제 2 전압 검출부는 상기 제 1 전원단자와 노드 2 사이에 연결되며, 상기 전원전압에 응답하여 상기 노드 2로 상기 전원전압을 전달하기 위한 제 2 스위칭 수단과; 상기 노드 2와 상기 제 2 전원단자 사이에 연결되며, 미리 예정된 소정비율로 상기 노드 2로부터 상기 제 2 전원단자로 일정전류를 흘려주기 위한 제 2 로드 수단과; 상기 노드 2에 전달되는 소정 신호를 입력받아, 이의 위상을 반전시킨 상기 제 2 검출신호를 출력하는 제 2 반전수단으로 구성된다.
이 실시예에 있어서, 상기 제 2 스위칭 수단은 상기 제 1 전원단자와 상기 노드 2 사이에 채널이 연결되며, 상기 제 2 전원단자에 게이트 단자가 연결된 p채널 도전형의 MOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 로드 수단은 상기 노드 2와 상기 제 2 전원단자 사이에 채널이 연결되며, 상기 제 2 전원단자에 게이트 단자가 연결된 n채널 도전형의 디플리숀 MOS 트랜지스터로 구성된다.
이 실시예에 있어서, 상기 제 2 전압레벨과 상기 제 1 전압레벨 간의 전압차는 전원전압의 파워-업 동작시 발생할 수 있는 전원전압(파워) 덤핑 레벨보다 크게 설정하여 준다.
이 실시예에 있어서, 상기 저장부는 상기 제 2 전압 검출부로부터 출력된 상기 제 2 검출 신호의 위상을 반전시켜 출력하는 제 3 반전수단과; 상기 제 3 반전수단으로부터 출력된 상기 제 2 검출 신호의 위상이 반전된 신호와 상기 제 1 전압 검출부로부터 출력된 제 1 검출 신호를 입력받아, 이에 대응되는 소정 레벨의 신호를 래치하기 위한 래치수단과; 상기 래치수단으로부터 출력된 상기 소정 신호를 입력받아, 이에 대응되는 상기 출력신호를 출력하는 출력수단으로 구성된다.
이 실시예에 있어서, 상기 래치수단은 각 출력 단자를 일 입력단자로 하는 제 1 및 제 2 NOR 게이트들로 구성된다.
이 실시예에 있어서, 상기 출력수단은 상기 래치수단의 출력단과 상기 출력신호가 출력되는 출력단자 사이에 직렬 연결된 인버터들로 구성된다.
이와같은 회로에 의해서, 파워 검출 회로의 검출 전압 레벨 근처에서 전원전압의 덤핑이 발생하더라도 초기 상태가 정의되야 하는 회로들에 대한 불필요한 오동작을 방지할 수 있다.
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 4에 의거하여 상세히 설명한다.
도 3 내지 도 4에 있어서, 도 1 내지 도 2에 도시된 구성요소와 동일한 기능을 갖는 구성요소에 대해서 동일한 참조번호를 병기한다.
도 3에는 본 발명의 바람직한 실시예에 따른 파워 검출 회로의 구성을 보여주는 블록도가 도시되어 있다.
도 3에 도시된 본 발명에 따른 파워 검출 회로는 제 1 전압 검출부(100), 제 2 전압 검출부(110), 그리고 저장부(120)으로 구성되어 있다. 상기 제 1 전압 검출부(100)는 전원전압(Vcc)에 응답하여, 상기 전원전압(Vcc)이 미리 예정된 제 1 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 1 검출신호(PO1)를 출력한다. 그리고, 상기 전원전압(Vcc)이 미리 예정된 상기 제 1 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 1 검출신호(Vcc)를 출력한다. 상기 제 1 전압 검출부(100)는 PMOS 트랜지스터(M7), n채널 도전형의 디플리숀 MOS 트랜지스터(M8), 그리고 인버터(I2)로 이루어졌다.
여기서, 상기 PMOS 트랜지스터(M7)는 상기 제 1 전원단자(1)와 상기 노드 1 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결되어 있다. 그리고, 상기 n채널 도전형의 디플리숀 MOS 트랜지스터(M8)는 상기 노드 1 과 상기 제 2 전원단자(2) 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결되어 있다. 상기 인버터(I2)는 상기 노드 1과 상기 상기 제 1 검출 신호(PO1)가 출력되는 출력단자(3) 사이에 연결되어 있다.
상기 제 2 전압 검출부(110)는 상기 전원전압(Vcc)에 응답하여, 상기 전원전압(Vcc)이 미리 예정된 제 2 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 2 검출신호(PO2)를 출력한다. 그리고, 상기 전원전압(Vcc)이 미리 예정된 상기 제 2 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 2 검출신호(PO2)를 출력한다. 상기 제 2 전압 검출부(110)는 PMOS 트랜지스터(M9), n채널 도전형의 디플리숀 MOS 트랜지스터(M10), 그리고 인버터(I3)로 이루어졌다.
여기서, 상기 PMOS 트랜지스터(M9)는 상기 제 1 전원단자(1)와 상기 노드 2 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결되어 있다. 상기 n채널 도전형의 디플리숀 MOS 트랜지스터(M10)는 상기 노드 2와 상기 제 2 전원단자(2) 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결되어 있다. 상기 인버터(I3)는 상기 노드 2와 상기 제 2 검출 신호(PO2)가 전달되는 신호라인(4) 사이에 연결되어 있다. 그리고, 상기 제 2 전압레벨과 상기 제 1 전압레벨 간의 전압차는 파워-업 동작시 발생할 수 있는 파워 덤핑(노이즈) 레벨에 비해 크게 설정하여 준다.
상기 저장부(120)는 상기 제 1 및 제 2 전압 검출부들(100, 110)로부터 각각 출력된 상기 제 1 및 제 2 검출 신호(PO1, PO2)를 입력받아, 상기 제 1 및 제 2 검출 신호들(PO1, PO2)의 전압레벨에 대응되는 소정레벨의 출력신호(PD0)를 래치하고 이를 출력한다. 상기 저장부(120)는 반전수단(121), 래치수단(122), 그리고 출력수단(123)으로 이루어졌다. 상기 반전수단(121)은 상기 제 2 전압 검출부(110)으로부터 출력된 상기 제 2 검출 신호(PO2)의 위상을 반전시켜 출력한다. 상기 래치수단(122)는 상기 반전수단(121)으로부터 출력된 상기 제 2 검출 신호(PO2)의 위상이 반전된 신호와 상기 제 1 전압 검출부(100)로부터 출력된 상기 제 1 검출 신호(PO1)를 입력받아, 이에 대응되는 소정 신호를 래치한다. 상기 출력수단(123)은 상기 래치수단(122)으로부터 출력된 상기 소정 신호를 입력받아, 이에 대응되는 상기 출력신호(PD0)를 출력한다. 여기서, 상기 래치수단(122)은 각 출력 단자를 일 입력단자로 하는 제 1 및 제 2 NOR 게이트들(G1, G2)로 이루어졌다. 상기 출력수단(123)은 상기 래치수단(122)의 출력단과 상기 출력신호(PD0)가 출력되는 출력단자(5) 사이에 직렬 연결된 인버터들(I5, I6)로 이루어졌다.
도 4에는 본 발명에 따른 출력파형을 보여주는 도면이 도시되어 있다. 도 3 내지 도 4를 참조하면서, 본 발명에 따른 동작을 설명하면 다음과 같다.
전원전압(Vcc)이 0볼트인 초기 상태는 도 3에 도시된 모든 트랜지스터들(M7 - M10)은 턴-오프 상태로 유지된다. 상기 전원전압(Vcc)이 0볼트의 초기 상태에서, 도 4에 도시된 바와같이, 점차 증가하면 제 1 및 제 2 전압 검출부들(100, 110)의 PMOS 트랜지스터들(M7, M9)이 턴-온되어 각각 노드 1과 노드 2를 챠지업하기 시작한다. 이때, 상기 제 1 및 제 2 전압 검출부들(100, 110)의 n채널 도전형의 디플리숀 MOS 트랜지스터들(M8, M10)도 턴-온되어 상기 노드 1과 노드 2로부터 제 2 전원단자(2)로 일정한 전류를 흘려주게 된다. 이에따라, 상기 노드 1과 노드 2가 전원전압 레벨로 챠지업되지 못하여 상기 제 1 및 제 2 전압 검출부들(100, 110)의 각 출력인 제 1 및 제 2 검출신호(PO1, PO2)는 논리 '하이'로 출력된다. 이로인해, 저장부(120)의 래치수단(122)이 하이 레벨로 초기화되어 출력신호(PD0)가 전원전압(Vcc) 레벨로 출력된다.
즉, 제 1 전압 검출부(100)의 출력단(3)에 일 단자가 연결된 제 1 NOR 게이트(G1)는 타 단자로 입력되는 신호레벨에 관계없이 논리 '로우'를 출력하게 된다. 그리고, 상기 제 2 전압 검출부(110)로부터 출력된 상기 제 2 검출 신호(PO2)를 입력받아 이의 위상을 반전시켜 출력하는 인버터(I4)에 일 단자가 연결된 제 2 NOR 게이트(G2)는 타 단자로 상기 제 1 NOR 게이트(G1)의 출력신호를 입력받아 논리 '로우'의 신호를 출력한다. 그리고, 상기 제 2 NOR 게이트(G2)의 출력신호를 일 단자로 그리고 타 단자로 논리 '하이'의 상기 제 1 검출 신호(PO1)를 입력받은 상기 제 1 NOR 게이트(G1)는 논리 '로우'의 신호를 출력한다. 이와같은 동작에 의해 상기 저장부(120)은 제 2 NOR 게이트(G2)의 출력단자를 통해 논리 '하이'를 출력하게 되며, 이에따라 출력신호(PD0)는 전원전압(Vcc) 레벨이 된다. 이로써, 전원전압(Vcc) 레벨의 출력신호(PD0)에 의해 초기 상태의 정의가 필요한 모든 회로들이 초기화된다.
이어서, 전원전압(Vcc)이, 도 4에 도시된 바와같이, 상기 제 1 전압 검출부(100)에 의해 검출되는 미리 예정된 제 1 전압레벨(PDV1)로 파워업되면, 상기 제 1 전압 검출부(100)으로부터 출력되는 제 1 검출신호(PO1)는 논리 '로우'로 천이된다. 즉, 제 1 전압 검출부(100)의 PMOS 트랜지스터(M7)를 통해 노드 1에 챠지되는 레벨이 디플리숀 MOS 트랜지스터(M8)를 통해 빠져나가는 전류의 양에 비해 많기 때문에 상기 노드 1은 논리적으로 하이 상태가 된다. 그리고, 노드 1의 신호를 반전시켜 출력하는 인버터(I2)에 의해 상기 제 1 전압 검출부(100)의 출력은 논리 '하이'에서 논리 '로우'로 천이된다. 이에따라, 상기 저장부(120)의 초기화 동작이 완료된다. 이때, 전원전압(Vcc)의 덤핑(노이즈가)이 발생하더라도 상기 제 1 전압 검출부(100)의 출력만이 발진할 뿐 상기 저장부(120)의 출력신호(PD0)는 그대로 전원전압(Vcc) 레벨을 유지하게 된다.
상기 전원전압(Vcc)이 계속해서 증가하여 제 2 전압 검출부(110)에 의해 검출될 미리 예정된 제 2 전압레벨에 도달하게되면, 상기 제 1 전압 검출부(100)와 동일하게 동작하여, 상기 제 2 전압 검출부(110)의 출력(PO2)은 논리 '하이'에서 논리 '로우'로 천이된다. 이에따라, 상기 저장부(120)의 출력(PD0)이 전원전압(Vcc) 레벨에서 0볼트로 천이하여 초기 상태의 정의가 필요한 모든 회로들에 대한 초기화 동작이 완료된다. 여기서, 전원전압(Vcc)의 덤핑(노이즈가)이 발생하여 전원전압(Vcc)이 제 1 전압 검출부(100)의 제 1 전압레벨 이하로 감압되지만 않는다면, 단지 상기 제 2 전압 검출부(110)의 출력(PO2)만이 발진(oscillation)할 뿐 저장부(120)의 출력신호(PD0)는 그대로 0볼트로 유지된다. 이때, 상기 제 1 전압 검출부(100)의 제 1 전압레벨과 상기 제 2 전압 검출부(110)의 제 2 전압레벨 간의 전압차는 파워업 동작시 발생할 수 있는 파워 덤핑 레벨에 비해 크게 설정하여 준다. 이와같이, 파워 검출 회로는 파워업시 또는 디바이스 동작시 발생할 수 있는 순간적인 파워 덤핑에 의한 불필요한 동작을 제거할 수 있다.
상기한 바와같이, 서로 다른 전압 검출레벨을 갖는 검출부들과 이의 출력을 래치하기 위한 래치수단을 구비한 본 발명에 따른 파워 검출 회로는 파워업시 또는 디바이스 동작시 발생할 수 있는 순간적인 파워 덤핑에 의해 초기 상태가 정의되는 회로들의 불필요한 동작을 제거할 수 있다.

Claims (12)

  1. 전원전압(Vcc)에 응답하여, 상기 전원전압(Vcc)이 미리 예정된 제 1 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 1 검출신호(PO1)를 출력하고 상기 전원전압(Vcc)이 미리 예정된 상기 제 1 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 1 검출신호(Vcc)를 출력하는 제 1 전압 검출부(100)와;
    전원전압(Vcc)에 응답하여, 상기 전원전압(Vcc)이 미리 예정된 제 2 전압레벨 이하로 파워업되었을 경우 이를 검출하여 제 1 레벨의 제 2 검출신호(PO2)를 출력하고 상기 전원전압(Vcc)이 미리 예정된 상기 제 2 전압레벨 이상으로 파워업되었을 경우 이를 검출하여 제 2 레벨의 상기 제 2 검출신호(PO2)를 출력하는 제 2 전압 검출부(110)와;
    상기 제 1 및 제 2 전압 검출부들(100, 110)로부터 각각 출력된 상기 제 1 및 제 2 검출 신호들(PO1, PO2)을 입력받아, 상기 제 1 및 제 2 검출 신호들(PO1, PO2)의 전압레벨에 대응되는 소정레벨의 출력신호(PD0)를 래치하고 이를 출력하기 위한 저장부(120)를 포함한 파워 검출 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전압 검출부(100)는 상기 전원전압(Vcc)이 인가되는 제 1 전원단자(1)와 노드 1 사이에 연결되며, 상기 전원전압(Vcc)에 응답하여 상기 노드 1로 상기 전원전압(Vcc)을 전달하기 위한 제 1 스위칭 수단(101)과; 상기 노드 1과 접지전압(Vss)이 인가되는 제 2 전원단자(2) 사이에 연결되며, 미리 예정된 소정비율로 상기 노드 1로부터 상기 제 2 전원단자(2)로 일정전류를 흘려주기 위한 제 1 로드 수단(102)과; 상기 노드 1에 전달되는 소정 신호를 입력받아, 이의 위상을 반전시킨 상기 제 1 검출 신호(PO1)를 출력하는 제 1 반전수단(103)으로 구성된 파워 검출 회로.
  3. 제 2 항에 있어서,
    상기 제 1 스위칭 수단(101)은 상기 제 1 전원단자(1)와 상기 노드 1 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결된 p채널 도전형의 MOS 트랜지스터(M7)로 구성된 파워 검출 회로.
  4. 제 2 항에 있어서,
    상기 제 1 로드 수단(102)은 상기 노드 1 과 상기 제 2 전원단자(2) 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결된 n채널 도전형의 디플리숀 MOS 트랜지스터(M8)로 구성된 파워 검출 회로.
  5. 제 2 항에 있어서,
    상기 제 1 반전 수단(103)은 상기 노드 1과 상기 상기 제 1 검출 신호(PO1)가 출력되는 출력단자(3) 사이에 연결된 인버터(I2)로 구성된 파워 검출 회로.
  6. 제 1 항에 있어서,
    상기 제 2 전압 검출부(110)는 상기 제 1 전원단자(1)와 노드 2 사이에 연결되며, 상기 전원전압(Vcc)에 응답하여 상기 노드 2로 상기 전원전압(Vcc)을 전달하기 위한 제 2 스위칭 수단(111)과; 상기 노드 2와 상기 제 2 전원단자(2) 사이에 연결되며, 미리 예정된 소정비율로 상기 노드 2로부터 상기 제 2 전원단자(2)로 일정전류를 흘려주기 위한 제 2 로드 수단(112)과; 상기 노드 2에 전달되는 소정 신호를 입력받아, 이의 위상을 반전시킨 상기 제 2 검출 신호(PO2)를 출력하는 제 2 반전수단(113)으로 구성된 파워 검출 회로.
  7. 제 6 항에 있어서,
    상기 제 2 스위칭 수단(111)은 상기 제 1 전원단자(1)와 상기 노드 2 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결된 p채널 도전형의 MOS 트랜지스터(M9)로 구성된 파워 검출 회로.
  8. 제 6 항에 있어서,
    상기 제 2 로드 수단(112)은 상기 노드 2와 상기 제 2 전원단자(2) 사이에 채널이 연결되며, 상기 제 2 전원단자(2)에 게이트 단자가 연결된 n채널 도전형의 디플리숀 MOS 트랜지스터(M10)로 구성된 파워 검출 회로.
  9. 제 1 항에 있어서,
    상기 제 2 전압레벨과 상기 제 1 전압레벨 간의 전압차는 전원전압(Vcc)의 파워-업 동작시 발생할 수 있는 전원전압(파워) 덤핑 레벨에 보다 크게 설정하여 주는 파워 검출 회로.
  10. 제 1 항에 있어서,
    상기 저장부(120)는 상기 제 2 전압 검출부(110)으로부터 출력된 상기 제 2 검출 신호(PO2)의 위상을 반전시켜 출력하는 제 3 반전수단(121)과; 상기 제 3 반전수단(121)으로부터 출력된 상기 제 2 검출 신호(PO2)의 위상이 반전된 신호와 상기 제 1 전압 검출부(100)으로부터 출력된 상기 제 1 검출 신호(PO1)를 입력받아, 이에 대응되는 소정레벨의 신호를 래치하기 위한 래치수단(122)과; 상기 래치수단(122)으로부터 출력된 상기 소정 신호를 입력받아, 이에 대응되는 상기 출력신호(PD0)를 출력하는 출력수단(123)으로 구성된 파워 검출 회로.
  11. 제 10 항에 있어서,
    상기 래치수단(122)은 각 출력 단자를 일 입력단자로 하는 제 1 및 제 2 NOR 게이트들(G1, G2)로 구성된 파워 검출 회로.
  12. 제 10 항에 있어서,
    상기 출력수단(123)은 상기 래치수단(122)의 출력단과 상기 출력신호(PD0)가 출력되는 출력단자(5) 사이에 직렬 연결된 인버터들(I5, I6)로 구성된 파워 검출 회로.
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