KR19980047001A - 반도체장치의 제조방법 - Google Patents

Abstract

본 발명은 이웃한 콘트롤게이트 사이의 격리층에 잔존하는 펜스(fence) 형태의 층간절연막을 격리층의 과도식각없이 제거하여 격리층 본연의 기능을 보장하도록 한 반도체장치의 제조방법에 관한 것이다.

본 발명의 목적은 격리층의 상부에 잔존하는 층간절연막의 펜스를 용이하게 제거하면서도 격리층 고유의 기능을 보장하도록 한 반도체장치의 제조방법을 제공하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 제조방법은 콘트롤게이트를 위한 패턴을 형성하기 위해 소정 영역의 상부도전층을 식각할 때 이웃한 콘트롤게이트 사이의 격리층에 상부도전층이 소정의 두께로 남아 있도록 한다. 이어서, 층간절연막과 남아 있는 상부도전층을 양자의 식각선택비를 이용하여 동시에 에치백한다. 따라서, 격리층 위에 펜스 형태의 층간절연막이 전혀 남지 않으면서 격리층의 손상이 방지되어 소자의 특성이 향상된다.

Description

반도체장치의 제조방법

본 발명은 반도체장치의 제조방법에 관한 것으로, 더욱 상세하게는 이웃한 콘트롤게이트 사이의 격리층에 잔존하는 펜스(fence) 형태의 층간절연막을 격리층의 과도식각 없이 제거하여 격리층 본연의 격리 기능을 보장하도록 한 반도체장치의 제조방법에 관한 것이다.

일반적으로 널리 알려진 바와 같이, 반도체 메모리소자의 일종인 EEPROM(electrically erasable and programmable read and only memory)은 전원이 제거된 상태에서도 데이터 또는 정보를 기억할 수 있는 비휘발성 메모리(nonvolatile memory)이고 SRaM(static random access memory)처럼 시스템속에서 전기적으로 소거/저장할 수 있는 궁극적인 메모리소자라 할 수 있다. EEPROM은 이와 같이 모든 메모리중 가장 큰 장점을 갖고 있음에도 불구하고 가장 복잡한 기술, 가장 높은 비용, 다른 메모리에 비하여 낮은 집적도, 양호한 신뢰성의 미확보와 같은 단점 때문에 널리 응용되지 못하고 있었다.

EEPROM은 두가지 종류가 있는데 그 중 하나는 one data input and data output 기능을 갖는 직렬형 EEPROM으로 보통 16K 비트 이하의 저접적 제품들이고 또다른 하나는 multiple data input and data output 기능을 갖는 직렬형 EEPROM으로 4K 비트 이상의 고집적 제품들이다.

한편, 자외선 소거형 EPROM은 사용자 측에서 데이터 수정이 가능하고 1 트랜지스터로 한 개의 메모리 셀을 구성할 수 있기 때문에 소형, 저가격이 가능하여 각종 용도에 사용되고 있다. 또한, 시스템 고도화에 대한 요구가 증대하여 최근에는 1M 비트 이상의 자외선 소거형 EEPROM이 대량 생산되고 있으며 4M 비트 이상의 자외선 소거형 EEPROM도 이미 출하되기 시작하였다.

그러나, 데이터 수정에는 자외선 소거가 반드시 필요하기 때문에 인쇄회로기판 상에서 소거가 곤란하여 사용하기 어렵다거나 소거시간이 길다는 것 등의 문제점이 있었다.

그런데, 전기적 소거가 가능한 EEPROM은 사용하기 쉽고 소거시간이 짧다는 등 많은 이점이 있으나 1 메모리셀 2 트랜지스터형이므로 곤란하였다. 이에 선진 각사에서는 EPROM과 EEPROM의 단점을 보완하고 장점을 취합한 프래쉬(flash) EEPROM을 최근 개발하기 시작하였는데 기억된 데이터를 일반 소거한다는 점에서 프래쉬라고 불리어지기 시작하였다.

프래쉬 EEPROM은 프로우팅게이트(floating gate)와 제어게이트(control gate)가 층간절연막을 사이에 두고 적층되는 구조를 가지며 동작시 상기 층간절연막에 의한 커패시턴스가 중요한 변수가 되면 고집적화를 위해서는 비휘발성 메모리 소자의 소거와 저장 특성을 좋게 하고 이를 제어하는 주변회로의 고전압용 트랜지스터의 내성에 대한 요구조건을 줄여주지 않으면 안된다.

이를 위해서는 상기 층간절연막에 의한 커패시턴스를 증가시켜 소거/저장전압을 낮추어 주어야 하는데 이는 층간절연막의 두께를 감소시키거나 콘트롤게이트와 프로우팅게이트의 접촉면적을 증가시키는 것을 필요로 한다. 층간절연막의 두께를 감소시키는 방법은 비휘발성 소자의 데이터 유지, 소거/저장시 층간절연막의 절연 파괴전압, 공정의 어려움 등 여러 가지 문제점을 유발하게 되어 두 게이트의 접촉면적을 넓히는 방법이 현재 취해지고 있다.

프래쉬 EEPROM은 현재의 개발 추세를 비추어 볼 때 낸드게이트형 어레이 구조가 주종을 이루고 있다. 낸드게이트형 어레이 구조의 프래쉬 EEPROM을 제조공정을 도 1a 내지 도 1E와 도 2 내지 도 4를 참조하여 살펴보면 다음과 같다.

도 1a 내지 도 1E는 종래 기술에 의한 낸드게이트형 어레이 구조를 갖는 프래쉬 EEPROM을 제조하는 방법을 나타낸 입체사시 공정도이고, 도 2는 도 1D의 a-a선을 따라 절단한 단면도이고, 도 3은 도 1E의 b-b선을 따라 절단한 단면도이고, 도 4는 도 3의 격리층이 과도식각된 상태를 나타낸 단면도이다.

도 1a에 도시된 바와 같이, 먼저, 기판(1), 예를 들어 단결정실리콘기판의 메모리셀용 활성영역들을 격리하기 위해 LOcOS법을 이용하여 기판(1)의 활성영역 사이에 격리층(3), 예를 들어 필드옥사이드층을 일정 간격을 두고 소정의 길이로 형성한다.

도 1b에 도시된 바와 같이, 상기 활성영역과 격리층(3)을 포함한 기판(1)의 전면에 게이트절연막(5)과 하부도전층, 예를 들어 다결정실리콘층(7)을 순차적으로 적층한 후 통상의 사진식각법을 이용하여 소정 패턴의 게이트절연막(5)과 다결정실리콘층(7)을 형성한다. 여기서, 게이트절연막(5)과 다결정실리콘층(7)의 패턴은 격리층(3)의 중앙부를 제외한 양측부에만 형성된다.

도 1c에 도시된 바와 같이, 다결정실리콘층(7)의 패턴을 포함한 기판(1)의 전면에 층간절연막(9), 예를 들어 ONO(oxide/nitride/oxide)층을 적층한다.

이어서, 층간절연막(9)의 전면 위에 상부도전층, 예를 들어 다결정실리콘층(11)과 실리사이드층(도시안됨)을 순차적으로 적층한 후 통상의 사진공정을 이용하여 콘트롤게이트를 위한 패턴의 감광막(도시안됨)을 상기 실리사이드층 위에 형성한다. 상기 감광막을 마스크로 이용한 건식식각법을 이용하여 콘트롤게이트를 위한 패턴의 실리사이드층 및 다결정실리콘층(11)을 격리층(3)과 교차하며 일정 간격을 두고 소정의 길이로 형성한다. 이때, 다결정실리콘층(11)은 콘트롤게이트를 위한 패턴 이외의 영역에 전혀 존재하지 않는다.

도 1D에 도시된 바와 같이, 계속하여, 다결정실리콘층(11)의 패턴을 제외한 영역의 층간절연막(9)을 다결정실리콘층(7)의 표면이 노출될 때까지 건식식각한다. 이때, 층간절연막(9)이 다결정실리콘층(11)의 패턴을 제외한 모든 영역에서 완전히 제거되지 않고 층간절연막(9a)이 도 2에 도시된 바와 같이, 격리층(3)에 펜스(fence)의 형태로 다결정실리콘층(7)의 측벽을 따라 길게 잔존하게 된다.

도 1E에 도시된 바와 같이, 이어서, 상기 노출된 영역의 다결정실리콘층(7)도 건식식각한다. 이때, 층간절연막(9a)이 도 3에 도시된 바와 같이, 여전히 격리층(3) 위에 잔존하게 된다.

그러나, 층간절연막(9a)은 최종적으로 완성될 소자의 특성을 악화시켜 소자의 양품 수율을 저하시키는 요인으로 작용한다.

그래서, 상기 펜스 형태의 층간절연막(9)을 완전히 제거하는 것이 바람직한데 이는 별도의 식각공정을 추가로 실시하는 것을 필요로 한다. 상기 식각공정이 추가로 실시되는 동안 격리층(3)이 도 4에 도시된 바와 같이, 상당히 식각되어 격리층(3)을 사이에 두고 있는 활성영역이 정상적으로 격리되지 못하게 된다. 이는 결국 소자의 특성을 저하시켜 양품 수율을 저하시킬 뿐 아니라 전체공정의 복잡함에 따른 원가상승이 불가피하게 되는 문제점이 있었다.

따라서, 본 발명의 목적은 격리층의 상부에 잔존하는 층간절연막의 펜스를 용이하게 제거하면서도 격리층 본연의 격리 기능을 보장하도록 한 반도체장치의 제조방법을 제공하는데 있다.

도 1a 내지 도 1E는 종래 기술에 의한 낸드게이트형 어레이 구조를 갖는 프래쉬(flash) EEPROM을 제조하는 방법을 나타낸 공정도.

도 2는 도 1D의 a-a선을 따라 절단한 단면도.

도 3은 도 1E의 b-b선을 따라 절단한 단면도.

도 4는 도 3의 격리층이 과도식각된 상태를 나타낸 단면도.

도 5a 내지 도 5c는 본 발명에 의한 반도체장치의 제조방법을 나타낸 공정도.

도 6은 도 5a의 c-c선을 따라 절단한 단면도.

도 7은 도 5b의 D-D선을 따라 절단한 단면도.

도 8은 도 7의 격리층이 과도식각되지 않은 상태를 나타낸 단면도.

도면의주요부분에대한부호의설명

1: 기판 3: 격리층 5: 게이트절연막 7: 하부도전층용 다결정실리콘층 9. 9a: 층간절연막 11: 상부도전층용 다결정실리콘층 11a: 다결정실리콘층

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체장치의 제조방법은 콘트롤게이트를 위한 패턴을 형성하기 위해 콘트롤게이트용 상부도전층을 식각할 때 이웃한 콘트롤게이트 사이의 격리층위에 상부도전층이 소정의 두께로 남아 있도록 한다. 이어서, 층간절연막과 남아 있는 상부도전층을 양자의 식각선택비를 이용하여 동시에 에치백한다. 따라서, 격리층 위에 펜스 형태의 층간절연막이 전혀 남지 않으면서 격리층의 손상이 방지되어 소자의 특성이 향상된다.

이하, 본 발명에 의한 반도체장치의 제조방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 부분에는 동일한 부호를 부여한다.

도 5a 내지 도 5c는 본 발명에 의한 반도체장치의 제조방법을 나타낸 공정도이고, 도 6은 도 5a의 c-c선을 따라 절단한 단면도이고, 도 7은 도 5b의 D-D선을 따라 절단한 단면도이고, 도 8은 도 7의 격리층이 과도식각되지 않은 상태를 나타낸 단면도이다.

도 5a에 도시된 바와 같이, 먼저, 도 1a 내지 도 1b의 공정을 동일하게 실시한 후 다결정실리콘층(7)의 패턴을 포함한 기판(1)의 전면에 층간절연막(9), 예를 들어 ONO(oxide/nitride/oxide)층을 적층한다.

이어서, 층간절연막(9)의 전면 위에 상부도전층, 예를 들어 다결정실리콘층(11)과 실리사이드층(도시안됨)을 순차적으로 적층한 후 통상의 사진공정을 이용하여 콘트롤게이트를 위한 패턴의 감광막(도시안됨)을 상기 실리사이드층 위에 형성한다. 상기 감광막을 마스크로 이용한 건식식각법을 이용하여 콘트롤게이트를 위한 패턴의 실리사이드층 및 다결정실리콘층(11)을 격리층(3)과 교차하며 일정 간격을 두고 소정의 길이로 형성한다. 이때, 도 6에 도시된 바와 같이, 다결정실리콘층(11a)이 다결정실리콘층들(11) 사이의 격리층(3) 위에 소정의 두께로 남게 된다.

도 5b에 도시된 바와 같이, 계속하여, 에치백(etch back) 공정을 이용하여 다결정실리콘층(11)의 패턴 이외 영역의 층간절연막(9)과 다결정실리콘층(11a)을 격리층(3)의 표면이 노출될 때까지 식각한다. 여기서, 층간절연막(9)과 다결정실리콘층(11a)의 식각선택비를 고려하여야 함은 당연하다.

이때, 다결정실리콘층(11a)은 버퍼층의 역할을 하므로 다결정실리콘층(11a)이 제거되는 동안 기 노출된 영역의 층간절연막(9)과 격리층(3) 위의 층간절연막(9)도 모두 제거되어 도 7에 도시된 바와 같이, 다결정실리콘층(7)의 측벽에 층간절연막의 펜스가 전혀 남아 있지 않는다. 물론 격리층(3)의 표면이 노출될 때 상기 에치백공정이 중단되므로 격리층(3)의 식각이 방지된다.

도 5c에 도시된 바와 같이, 이후, 다결정실리콘층(11)을 제외한 영역의 다결정실리콘층(7)을 완전히 식각한다. 따라서, 층간절연막이 도 8에 도시된 바와 같이, 격리층(3) 위에 전혀 잔존하지 않는다.

이상에서 살펴본 바와 같이, 본 발명에 의한 반도체장치의 제조방법은 콘트롤게이트를 위한 패턴을 형성하기 위해 콘트롤게이트용 상부도전층을 식각할 때 이웃한 콘트롤게이트 사이의 격리층위에 상부도전층이 소정의 두께로 남아 있도록 한다. 이어서, 층간절연막과 남아 있는 상부도전층을 양자의 식각선택비를 이용하여 동시에 에치백한다. 따라서, 격리층 위에 펜스 형태의 층간절연막이 전혀 남지 않으면서 격리층의 손상이 방지되어 격리층 본연의 기능이 확보되고 이로 인해 소자의 특성이 향상된다. 결국, 소자의 양품 수율이 향상된다.

Claims (5)

1. 기판의 활성영역을 격리시키기 위한 격리층을 상기 기판에 형성하는 단계와, 상기 기판의 전면에 게이트졀연막 및 프로우팅게이트을 위한 하부도전층을 적층하는 단계와, 상기 활성영역에 상기 게이트졀연막 및 상기 하부도전층을 소정의 패턴으로 형성하는 단계와, 상기 하부도전층을 포함한 상기 기판의 전면에 층간절연막과 상부도전층을 적층하는 단계와, 상기 상부도전층을 콘트롤게이트를 위한 패턴으로 형성하되 이웃한 상기 콘트롤게이트 사이의 격리층에 상기 상부도전층을 소정 두께만큼 남겨두는 단계와, 상기 콘트롤게이트 이외 영역의 상기 층간절연막과 상기 남은 상부도전층을 식각한 후 노출되는 영역의 상기 하부도전층을 식각하는 단계를 포함하는 반도체장치의 제조방법.
2. 제 1 항에 있어서, 상기 남은 상부도전층과 상기 층간절연막이 에치백공정에 의해 식각되는 것을 특징으로 하는 반도체장치의 제조방법,
3. 제 2 항에 있어서, 상기 남은 상부도전층은 상기 격리층의 표면이 노출될 때까지 에치백되는 것을 특징으로 하는 반도체장치의 제조방법.
4. 제 1 항 또는 제 2 항에 있어서, 상기 남은 상부도전층은 일부 두께의 다결정실리콘층인 것을 특징으로 하는 반도체장치의 제조방법.
5. 제 4 항에 있어서, 상기 상부도전층은 상층인 실리사이드층과 하층인 다결정실리콘층으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.