KR19980046822A - Semiconductor package - Google Patents
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Abstract
본 발명은 반도체 패키지에 관한 것으로, 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩을 저면에서 지지하는 섭스트레이트와, 상기 섭스트레이트의 사각 둘레에 다수 접착된 제2리드와, 상기 제2리드와 반도체 칩의 입/출력 패드를 접속시키는 전도성 와이어와, 상기 섭스트레이트의 저면에 접착된 제3리드와, 상기 제2리드의 상면에 접착된 제1리드와, 상기 반도체 칩, 전도성 와이어, 제2리드의 일부를 외부의 환경으로부터 보호하기 위해 봉지한 봉지제로 이루어 짐으로서 반도체 패키지의 부피를 최소화하여 실장 밀도를 극대화하고, 열방출 능력 및 전기적 성능을 대폭 향상시키고 다층 반도체 패키지의 구조를 마련할 수 있는 반도체 패키지.The present invention relates to a semiconductor package, comprising: a semiconductor chip having a plurality of input / output pads formed thereon; a substrate supporting the semiconductor chip on a bottom surface thereof; a second lead bonded to the circumference of the substrate; A conductive wire connecting the two leads to the input / output pads of the semiconductor chip, a third lead bonded to the bottom of the substrate, a first lead bonded to the upper surface of the second lead, the semiconductor chip and the conductive wire In order to protect a part of the second lead from the external environment, the encapsulant is encapsulated to minimize the volume of the semiconductor package, thereby maximizing the mounting density, significantly improving the heat dissipation capability and electrical performance, and improving the structure of the multilayer semiconductor package. Semiconductor package that can prepare.
Description
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게 설명하면 반도체 패키지의 부피를 최소화하여 실장 밀도를 극대화하고, 열방출 능력 및 전기적 성능을 대폭 향상시키고 다층 반도체 패키지의 구조를 마련할 수 있는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more specifically, to a semiconductor package capable of minimizing the volume of the semiconductor package to maximize the mounting density, significantly improving heat dissipation capability and electrical performance, and providing a structure of a multilayer semiconductor package. It is about.
종래의 일반적인 반도체 패키지는 도 1A 및 1B에 도시된 바와 같이 리드 프레임을 이용하여 제조된 QFP(Quad Flat Package)형 반도체 패키지이며 이의 구조를 간단히 설명하면 다음과 같다.A conventional semiconductor package is a quad flat package (QFP) type semiconductor package manufactured by using a lead frame as shown in FIGS. 1A and 1B. The structure thereof is briefly described as follows.
우선 도 1A에 도시된 바와 같은 종래의 리드 프레임은 반도체 칩이 탑재되는 ㅂ반도체 칩 탑재판(140')과, 상기 반도체 칩 탑재판(140')을 지지 및 고정시키는 다수개의타이 바(110')와, 반도체 칩의 외부 단자인 각 입/출력 패드로부터 전도성 와이어에 의해 연결되는 다수의 내부 리드(130')와, 상기 내부 리드(130')로부터 연장되어 절곡되는 외부 리드(120')와, 상기 내부 리드(130')와 외부 리드(120')를 지지시켜 주고 봉지제를 이용한 몰딩 공정시 상기 봉지제가 외부 리드(120')로 넘쳐 흐르지 않도록 그 내부 리드 및 외부 리드에 직각으로 연결된 댐바(150')로 이루어져 있다.First, as shown in FIG. 1A, a conventional lead frame includes a semiconductor chip mounting plate 140 ′ on which a semiconductor chip is mounted, and a plurality of tie bars 110 ′ supporting and fixing the semiconductor chip mounting plate 140 ′. ), A plurality of internal leads 130 'connected by conductive wires from respective input / output pads, which are external terminals of the semiconductor chip, and external leads 120' extending and bent from the internal leads 130 '; Dam bars connected to the inner lead and the outer lead at right angles to support the inner lead 130 'and the outer lead 120' and to prevent the encapsulant from overflowing to the outer lead 120 'during a molding process using an encapsulant. (150 ').
이러한 리드 프레임을 이용한 종래의 반도체 패키지는 도 1B에 도시된 바와 같이, 각종 전기 전자의 회로 소자 및 배선이 적층되고 다수의 입/출력 패드(240')가 그 표면에 형성된 반도체 칩(210')과, 상기 반도체 칩(210')이 접착제(290')에 의해 부착 고정된 반도체 칩 탑재판(140')과, 상기 반도체 칩 탑재판(140')을 지지 및 고정시키는 타이 바(도면에 도시되지 않음)와, 상기 반도체 칩(210')의 입/출력 단자인 입/출력 패드(240')와 내부 리드(130')를 전기적으로 연결시키는 전도성 와이어(230')와, 상기 반도체 칩(210'), 전도성 와이어(230'), 내부 리드(130')를 감싸는 봉지제(220')와, 상기 내부 리드(130')로부터 연장되어 봉지제(220')의 외측면에 네 방향으로 뻗어나와 위치되어 외부 연결 단자(핀) 구실을 하는 다수의 외부 리드(120')로 구성되어 있다.In the conventional semiconductor package using such a lead frame, as shown in FIG. 1B, a circuit chip and wiring of various electric and electronic devices are stacked and a plurality of input / output pads 240 ′ are formed on a surface thereof. And a semiconductor chip mounting plate 140 'to which the semiconductor chip 210' is attached and fixed by an adhesive 290 ', and a tie bar for supporting and fixing the semiconductor chip mounting plate 140' (shown in the drawing). And a conductive wire 230 'electrically connecting the input / output pad 240', which is an input / output terminal 240 'of the semiconductor chip 210', and the internal lead 130 ', and the semiconductor chip ( 210 '), an encapsulant 220' surrounding the conductive wire 230 ', the inner lead 130', and extending from the inner lead 130 'in four directions on the outer surface of the encapsulant 220'. It consists of a plurality of external leads 120 'that extend out and serve as external connection terminals (pins).
상기와 같은 구조의 반도체 패키지는 전원이 인가되어 작동시 상기 반도체 칩의 입/출력 패드, 전도성 와이어, 그리고 내, 외부 리드를 통하여 메인 보드에 형성된 또 다른 소자들과 입/출력 작용을 하게 되는 것이다.The semiconductor package having the structure described above is configured to perform input / output functions with other devices formed on the main board through input / output pads, conductive wires, and internal and external leads of the semiconductor chip when power is applied. .
그러나 종래 이러한 반도체 패키지는 반도체 칩의 크기에 비해 이것을 지지하는 리드 프레임 및 상기 반도체 칩과 리드 프레임을 감싸는 봉지제의 부피가 상대적으로 커서 그 반도체 패키지를 메인 보드에 실장시 실장 밀도를 감소시키며 메인 보드의 다른 전기 배선 및 소자의 실장 영역을 디자인할 때 많은 제한을 주고 있다. 또한 상기 반도체 패키지에서 메인 보드로의 신호 및 전력이 전달되는 총길이가 길기 때문에 전기적 인덕턴스, 신호 지연, 전기적 노이즈 등으로 인해 반도체 칩의 전기적 성능을 떨어뜨리는 요인이 되고 있는 것이다. 한편 상기 반도체 패키지가 메인 보드에 실장되어 작동될 때 클럭수가 큰 주파수가 입력되어 사용되게 되면 상기 반도체 칩에서 다량의 열이 발생하게 되는데 이때 종래의 반도체 패키지는 반도체 칩의 부피에 비해 그를 감싸는 반도체 패키지의 크기가 상대적으로 크기 때문에 반도체 칩으로부터의 열을 효율적으로 외부로 방출하지 못하여 그 반도체 칩의 전기적 성능을 더욱 떨어뜨리며 심하면 반도체 패키지가 상기 열 효과 때문에 파손되는 문제도 발생된다.However, such a semiconductor package has a relatively large volume of a lead frame supporting the semiconductor chip and an encapsulant surrounding the semiconductor chip and the lead frame compared to the size of the semiconductor chip, thereby reducing the mounting density when the semiconductor package is mounted on the main board. There are many limitations when designing the mounting area of other electrical wiring and devices. In addition, since the total length of the signal and power transfer from the semiconductor package to the main board is long, the electrical performance of the semiconductor chip is deteriorated due to electrical inductance, signal delay, and electrical noise. On the other hand, when the semiconductor package is mounted and operated on a main board and a frequency having a large number of clocks is input and used, a large amount of heat is generated in the semiconductor chip. Because of its relatively large size, heat from the semiconductor chip cannot be efficiently discharged to the outside, thereby lowering the electrical performance of the semiconductor chip, and even worse, the semiconductor package is damaged due to the thermal effect.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체 패키지의 부피를 최소화하여 실장 밀돌를 극대화하며, 열방출 능력 및 전기적 성능을 대폭 향상시키고 다층 반도체 패키지의 구조를 마련할 수 있는 반도체 패키지에 관한 것이다.The present invention has been made to solve the above-mentioned conventional problems, to minimize the volume of the semiconductor package to maximize the mounting mill, to significantly improve heat dissipation capability and electrical performance and to provide a structure of a multi-layer semiconductor package It's about packages.
도 1A 및 1B는 종래의 일반적인 리드 프레임과 이를 이용한 반도체 패키지를 도시한 평면도 및 단면도이다.1A and 1B are a plan view and a cross-sectional view showing a conventional general lead frame and a semiconductor package using the same.
도 2A 내지 2C는 본 발명의 제1 내지 제3실시예에 따른 반도체 패키지를 나타낸 단면도이다.2A to 2C are cross-sectional views illustrating semiconductor packages according to first to third embodiments of the present invention.
도 3은 본 발명의 제3실시예에 의한 반도체 패키지에서 봉지제와 반도체 칩등을 생략하여 도시한 평면도이다.FIG. 3 is a plan view illustrating the semiconductor package according to the third embodiment of the present invention without the encapsulant and the semiconductor chip.
도 4는본 발명에 의한 반도체 패키지로서 다수의 반도체 패키지가 적층되어 사용된 것을 나타낸 단면도이다.4 is a cross-sectional view showing a plurality of semiconductor packages are stacked and used as a semiconductor package according to the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100, 반도체 칩(Chip)110; 입/출력 패드(Pad)100, semiconductor chip 110; Input / Output Pads
120; 전도성 와이어(Wire) 130; 섭스트레이트(Substrate)120; Conductive wire 130; Substrate
141; 제1리드(Lead)142; 제2리드141; First lead 142; Second lead
143; 제3리드150; 비아(Via)143; Third lead 150; Via
160; 테이프(Tape)170; 범프(Bump)160; Tape 170; Bump
180; 메인 보드(Main Board)190; 봉지제180; A main board 190; Encapsulant
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지는, 집적 회로가 형성되고 표면에는 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩을 저면에 접착제로 접착되어 상기 반도체 칩을 지지하는 사각판 형상의 섭스트레이트와, 상기 섭스트레이트의 사각 둘레에 방사상으로 소정의 길이를 가지며 접착된 제2리드와, 상기 제2리드와 반도체 칩의 입/출력 패드가 전기적으로 도통되도록 접속된 전도성 와이어와, 상기 섭스트레이트의 저면 둘레에 그 반도체 칩으로부터의 신호가 인출되도록 방사상으로 소정의 길이를 가지며 접착된 제3리드와, 상기 제2리드의 상면에 그 반도체 칩으로부터의 신호가 인출되도록 소정의 두께를 갖는 접착 테이프로 접착된 제1리드와, 상기 반도체 칩, 전도성 와이어, 제2리드의 일부를 외부의 환경으로부터 보호하기 위해 봉지한 봉지제로 포함하여 이루어진 것을 특징으로 한다.In order to achieve the above object, a semiconductor package according to the present invention includes a semiconductor chip in which an integrated circuit is formed and a plurality of input / output pads are formed on a surface thereof, and the semiconductor chip is adhered to the bottom by an adhesive to support the semiconductor chip. A rectangular plate-shaped substrate, a second lead bonded radially around a square of the substrate, and a conductive wire connected to electrically connect the second lead and the input / output pad of the semiconductor chip. And a third lead bonded radially with a predetermined length so that a signal from the semiconductor chip is drawn around the bottom of the substrate, and a signal from the semiconductor chip is drawn on the upper surface of the second lead. A portion of the first lead bonded with an adhesive tape having a thickness and a portion of the semiconductor chip, the conductive wire, and the second lead to an external environment; Including zero a bag of a bag to protect characterized in that formed.
여기서 상기 제1리드와 제2리드와 제3리드는 상호간에 전기적으로 도통되도록 그 리드들과 직각으로 비아를 형성하여 본 발명의 목적을 달성할 수도 있다. 또한, 상기 반도체 칩의 입/출력 패드에는 범프를 형성하여 플립 칩 형태로 제2리드에 전기적으로 접속하여 본 발명의 목적을 달성할 수도 있다.Here, the first lead, the second lead, and the third lead may be formed at right angles with the leads so as to be electrically connected to each other, thereby achieving the object of the present invention. In addition, bumps may be formed on the input / output pads of the semiconductor chip to be electrically connected to the second lead in the form of a flip chip to achieve the object of the present invention.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명에 의한 반도체 패키지를 용이하게 실시할 수 있을 정도로 첨부된 도면을 참조하여 본 발명의 가장 바람직한 실시예를 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the semiconductor package according to the present invention. .
도 2A 내지 2C는 본 발명의 제1 내지 제3실시예에 따른 반도체 패키지를 나타낸 단면도이다.2A to 2C are cross-sectional views illustrating semiconductor packages according to first to third embodiments of the present invention.
먼저 본 발명의 제1실시예인 반도체 패키지의 구성은 집적회로가 적층되고 그 표면에는 외부로 신호를 인출하고 전원을 공급하기 위해 다수의 입/출력 패드(110)가 형성된 반도체 칩(100)이 위치되어 있고, 상기 반도체 칩(100)의 저면부에는 접착제로서 접착되어 상기 반도체 칩(100)을 지지 및 고정시키는 사각판 형상의 섭스트레이트(130)가 위치되어 있다.First, in the configuration of the semiconductor package according to the first embodiment of the present invention, an integrated circuit is stacked and a semiconductor chip 100 having a plurality of input / output pads 110 formed thereon to draw signals and supply power to the outside thereof. In the bottom portion of the semiconductor chip 100, a substrate 130 having a rectangular plate shape is attached to the bottom surface of the semiconductor chip 100 to support and fix the semiconductor chip 100.
상기 반도체 칩(100) 저면의 섭스트레이트(130) 둘레상에는 그 외측을 향하여 다수의 제2리드(142)가 접착제로서 접착되어 있고, 상기 제2리드(142)와 반도체 칩(100)의 입/출력 패드(110)는 전기적으로 도통되어 각종 신호 및 전원이 공급되도록 전도성 와이어(120)로 접속되어 있다.On the periphery of the substrate 130 of the bottom surface of the semiconductor chip 100, a plurality of second leads 142 are bonded to each other toward the outside thereof, and the second leads 142 and the semiconductor chip 100 are opened / closed. The output pads 110 are electrically connected to each other and are connected to the conductive wires 120 to supply various signals and power.
여기서 상기 섭스트레이트(130)는 얇은 플라스틱 판으로 제조하며, 상기 전도성 와이어(120)가 접속되눈 제2리드(142)의 표면에는 금(Au), 은(Ag) 또는 니켈(Ni) 등으로 도금을 실시하여 그 전도성 와이어(120)가 접속이 잘 될 수 있도록 도모하고 있다. 또한 상기 전도성 와이어(120)는 금선(Au Wire) 또는 알루미늄선(Al Wire)으로 함으로서 전기 저항에 의한 신호 지연 및 열발생이 최소가 되도록 하였다.Here, the substrate 130 is made of a thin plastic plate, and the surface of the second lead 142 to which the conductive wire 120 is connected is plated with gold (Au), silver (Ag), nickel (Ni), or the like. The conductive wire 120 is implemented so as to connect well. In addition, the conductive wire 120 is made of gold wire (Au Wire) or aluminum wire (Al Wire) to minimize signal delay and heat generation due to electrical resistance.
한편 상기 섭스트레이트(130)의 저면 둘레에는 방사상으로 외측을 향하여 상기 섭스트레이트(130) 상의 반도체 칩(100)로부터의 신호를 인출하고 전원을 공급할 수 있도록 제3리드(143)가 접착되어 있고 또한 상기 제2리드(142)의 상면에도 상기 반도체 칩(100)로부터의 신호 및 전원 연결 단자가 되도록 소정의 두께를 갖는 접착 테이프(160)로서 제1리드(141)가 접착되어 있다. 즉 메인 보드(180) 등으로의 입/출력 단자가 상기 제1리드(141)와 제3리드(143) 모두가 될 수 있도록 한 것이다.On the other hand, a third lead 143 is attached around the bottom of the substrate 130 to radially outward to draw a signal from the semiconductor chip 100 on the substrate 130 and to supply power. The first lead 141 is adhered to the upper surface of the second lead 142 as an adhesive tape 160 having a predetermined thickness so as to be a signal and power connection terminal from the semiconductor chip 100. That is, the input / output terminal to the main board 180 or the like may be both the first lead 141 and the third lead 143.
여기서 상기 제1리드(141)와 제2리드(142) 사이의 접착 테이프(160)에는 비아(150)를 형성하여 상기 제1리드(141)와 제2리드(142)가 전기적으로 도통될 수 있도록 하였고, 상기 제2리드(142)와 제3리드(143) 사이의 섭스트레이트(130)에도 비아(150)를 형성하여 전기적으로 도통될 수 있도록 하였다. 상기 비아(150)는 상기 테이프(160) 및 섭스트레이트(130)를 관통시키고 그 관통된 자리에 금속성의 전도성 물질을 채움으로서 형성되는 것이다.The vias 150 may be formed in the adhesive tape 160 between the first lead 141 and the second lead 142 so that the first lead 141 and the second lead 142 may be electrically connected to each other. In addition, a via 150 is also formed in the substrate 130 between the second lead 142 and the third lead 143 to be electrically conductive. The via 150 is formed by penetrating the tape 160 and the substrate 130 and filling a metallic conductive material in the penetrated place.
또한 상기 제1리드(141) 및 제3리드(143)의 바깥쪽 표면에는 메인 보드(180) 등에 실장시 그 실장이 용이하게 되도록 솔더 플레이팅을 실시하였다.In addition, solder plating was performed on the outer surfaces of the first lead 141 and the third lead 143 to facilitate the mounting of the first lead 141 and the third lead 143.
마지막으로, 상기 반도체 칩(100), 전도성 와이어(120), 제2리드(142)의 일부는 외부의 습기, 먼지, 기계적 , 전기적 환경으로부터 보호하기 위해 봉지제(190)를 이용하여 봉지 하였으며, 상기 봉지제(190)는 몰딩 금형을 이용하여 봉지가 가능한 에폭시 몰딩 컴파운드 또는 상기 반도체 칩(100)의 상면에서 액체 형태로 분사하여 봉지할 수 있는 액상 봉지제(190)를 이용하여 실시하였다.Finally, a portion of the semiconductor chip 100, the conductive wire 120, and the second lead 142 was encapsulated using an encapsulant 190 to protect from external moisture, dust, mechanical and electrical environment. The encapsulant 190 was performed using an epoxy molding compound which can be encapsulated using a molding die or a liquid encapsulant 190 which can be encapsulated by spraying a liquid on the upper surface of the semiconductor chip 100.
다음으로 본 발명의 제2실시예에 의한 반도체 패키지는 상기 제1실시예와 형태가 비슷하나 상기 섭스트레이트(130)의 상부 전 영역에 걸쳐서 제2리드(142)를 접착제로 접착시켰고, 상기 제2리드(142) 상면에 반도체 칩(100)을 접착제를 이용하여 그대로 접착시킨 것이다.Next, the semiconductor package according to the second embodiment of the present invention is similar in shape to the first embodiment, but the second lead 142 is bonded with an adhesive over the entire upper region of the substrate 130. The semiconductor chip 100 is adhered to the upper surface of the two leads 142 as they are using an adhesive.
한편 본 발명의 제3실시예에 의한 반도체 패키지는 반도체 칩(100)의 한표면 전체에 배열되어 형성된 입/출력 패드(110)에 금(Au)을 이용하여 범프(170)를 형성하고, 상기 반도체 칩(100)의 범프(170)가 아래 방향으로 향하도록 하여 저면의 섭스트레이트(130) 상에 접착된 제2리드(142)와 위치를 맞춘 후 그대로 접속한 플립 칩의 형태를 이용한 구조이다. 여기서도 제1실시예와 마찬가지로 상기 섭스트레이트(130) 저면의 사각 둘레에는 제3리드(143)를 접착하여 상기 제2리드(142)와 비아(150)로 연결하였고, 또한 상기 제2리드(142)의 상면에도 접착 테이프(160)를 이용하여 제1리드(141)가 접착되어 있으며 역시 비아(150)로서 제1리드(141)와 제2리드(142)가 연결된 구조를 함으로서 상기 제1리드(141) 및 제3리드(143)가 메인 보드(180) 등으로의 입/출력 수단이 되도록 도모한 구조를 한다.Meanwhile, in the semiconductor package according to the third embodiment of the present invention, bumps 170 are formed on the input / output pad 110 formed by arranging the entire surface of the semiconductor chip 100 using gold (Au). The bump 170 of the semiconductor chip 100 faces downward and is aligned with the second lead 142 adhered to the substrate 130 on the bottom thereof, and is then connected as it is. . Here, as in the first embodiment, a third lead 143 is attached to a square circumference of the bottom surface of the substrate 130 to connect the second lead 142 and the via 150, and the second lead 142. The first lead 141 is adhered to the upper surface of the upper surface of the upper surface) by using the adhesive tape 160, and the first lead 141 and the second lead 142 are connected to each other as the via 150. The structure 141 and the third lead 143 are designed to be input / output means to the main board 180 or the like.
도 3은 상기 제3실시예에 의한 반도체 패키지에서 봉지제와 반도체 칩 등을 생략하여 도시한 평면도로서, 저면의 섭스트레이트(130)상에는 복잡하게 형성된 다수의 제2리드(142)가 접착되어 있고, 상기 각각의 제2리드(142) 표면에는 반도체 칩(100)의 일표면에 어레이 형성된 입/출력 패드(110)에 융착된 다수의 범프(170)를 안착시켰다. 또한 전도성 와이어(120)를 접속하기 위한 영역이 제2리드(142)에 필요하지 않게 됨으로서 반도체 칩(100)의 크기가 섭스트레이트(130)의 크기와 비슷한 것을 사용할 수 있도록 한 것이다. 여기서 상기 제2리드(142) 상에 접착되는 테이프(160) 및 제1리드(141)도 역시 도시하지 않았다.FIG. 3 is a plan view of the semiconductor package according to the third exemplary embodiment, in which an encapsulant, a semiconductor chip, and the like are omitted, and a plurality of second leads 142 which are complicatedly formed are adhered to the substrate 130 of the bottom surface. On the surface of each of the second leads 142, a plurality of bumps 170 fused to the input / output pads 110 arrayed on one surface of the semiconductor chip 100 are mounted. In addition, since the area for connecting the conductive wire 120 is not required in the second lead 142, the size of the semiconductor chip 100 may be similar to that of the substrate 130. Here, the tape 160 and the first lead 141 adhered to the second lead 142 are also not shown.
도 4는 본 발명에 의한 반도체 패키지로서 다수의 반도체 패키지가 적층되어 사용된 것을 나타낸 단면도이다.4 is a cross-sectional view showing a plurality of semiconductor packages are stacked and used as a semiconductor package according to the present invention.
도시된 바와 같이 제1실시예에 의한 다수의 반도체 패키지를 구비하여 각각의 반도체 패키지중 제3리드(143)와 제1리드(141)를 솔더로 접속하는 방법으로 다수의 반도체 패키지를 적층하고 상기 접속된 다수의 반도체 패키지에서 제일 하단에 위치된 반도체 패키지의 제1리드(143)를 메인 보드(180)에 실장함으로서 그 실장 밀도를 극대화하였다. 여기서 상기와 같이 적층되는 반도체 패키지는 본 발명의 제1, 2, 3실시예에 의한 반도체 패키지 모두가 가능하도록 반도체 패키지의 상부 및 하부에 제1리드(141) 및 제3리드(143)를 형성한 것이며, 그 표면에는 솔더 플레이팅을 실시하였다.As shown in the drawing, a plurality of semiconductor packages are stacked by a method of connecting the third lead 143 and the first lead 141 of each semiconductor package with solder by providing a plurality of semiconductor packages according to the first embodiment. The mounting density of the first lead 143 of the semiconductor package located at the bottom of the plurality of connected semiconductor packages on the main board 180 is maximized. In this case, the semiconductor packages stacked as above are formed with the first lead 141 and the third lead 143 on the upper and lower portions of the semiconductor package to enable all of the semiconductor packages according to the first, second, and third embodiments of the present invention. The surface was subjected to solder plating.
본 발명은 비록 이상에서와 같은 실시예들에 한하여만 설명하였지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상에서 벗어남이 없이 여러 가지의 변형과 수정이 이루어질 수 있을 것이다.Although the present invention has been described only in the above embodiments, it is not limited thereto and various modifications and changes may be made without departing from the scope and spirit of the present invention.
따라서 본 발명은, 다수의 입/출력 패드가 형성된 반도체 칩과, 상기 반도체 칩을 저면에서 지지하는 섭스트레이트와, 상기 섭스트레이트의 사각 둘레에 다수 접착된 제2리드와, 상기 제2리드와 반도체 칩의 입/출력 패드를 접속시키는 전도성 와이어와, 상기 섭스트레이트의 저면에 접착된 제3리드와, 상기 제2리드의 상면에 접착된 제1리드와, 상기 반도체 칩, 전도성 와이어, 제2리드의 일부를 외부의 환경으로부터 보호하기 위해 봉지한 봉지제로 이루어 짐으로서 반도체 칩의 상기 반도체 칩 등을 감싸는 봉지제의 부피가 상대적으로 비슷해져서 그 반도체 패키지를 메인 보드에 실장시 실장 밀도를 극대화시키며 메인 보드의 다른 전기 배선 및 소자의 실장 영역을 디자인할 때 많은 장점을 제공하고 있다. 또한 상기 반도체 패키지에서 메인 보드로의 신호 및 전력이 전달되는 총길이가 짧아지기 때문에 전기적 인덕턴스, 신호 지연, 전기적 노이즈 등으로 인해 반도체 칩의 전기적 성능이 대폭 향상되며, 상기 반도체 패키지가 메인 보드에 실장되어 작동될 때 클럭수가 큰 주파수가 입력되어 사용되더라도 본 발명에 의한 반도체 패키지는 반도체 칩의 부피에 비해 그를 감싸는 반도체 패키지의 크기가 상대적으로 비슷하기 때문에 그 만큼 반도체 칩으로부터의 열이 효율적으로 외부로 방출되어 그 반도체 칩의 전기적 성능을 더욱 향상시키는 효과가 있는 것이다. 한편, 상기와 같은 반도체 패키지는 그 입/출력 수단이 반도체 패키지의 상단 및 하단에 형성된 제1리드와 제3리드로 사용 가능하기 때문에 다수의 반도체 패키지를 적층시킨 다층 반도체 패키지를 제공하여 메모리 모듈과 같은 구조에 적용시 그 실장 밀도를 극대화시키는 등의 효과가 뛰어 나다.Accordingly, the present invention provides a semiconductor chip having a plurality of input / output pads, a substrate supporting the semiconductor chip on the bottom surface, a second lead bonded to the circumference of the substrate, and the second lead and the semiconductor. A conductive wire connecting the input / output pad of the chip, a third lead bonded to the bottom of the substrate, a first lead bonded to an upper surface of the second lead, the semiconductor chip, a conductive wire, and a second lead It is made of encapsulating agent to protect a part of from external environment, and the volume of encapsulant enclosing the semiconductor chip of the semiconductor chip becomes relatively similar, thus maximizing the mounting density when the semiconductor package is mounted on the main board. It offers many advantages when designing the board's mounting area for other electrical wiring and devices. In addition, since the total length of signal and power transfer from the semiconductor package to the main board is shortened, electrical performance of the semiconductor chip is greatly improved due to electrical inductance, signal delay, and electrical noise, and the semiconductor package is mounted on the main board. Even when a frequency with a large number of clocks is input and used during operation, since the semiconductor package according to the present invention has a relatively similar size of the semiconductor package to the volume of the semiconductor chip, heat from the semiconductor chip is efficiently discharged to the outside. The effect is to further improve the electrical performance of the semiconductor chip. On the other hand, since the semiconductor package as described above can be used as the first lead and the third lead formed on the upper and lower ends of the semiconductor package, the semiconductor package provides a multilayer semiconductor package in which a plurality of semiconductor packages are stacked, When applied to the same structure, the effect of maximizing the mounting density is excellent.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065237A KR100381836B1 (en) | 1996-12-13 | 1996-12-13 | Semiconductor package |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960065237A KR100381836B1 (en) | 1996-12-13 | 1996-12-13 | Semiconductor package |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980046822A true KR19980046822A (en) | 1998-09-15 |
| KR100381836B1 KR100381836B1 (en) | 2003-07-18 |
Family
ID=37417236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960065237A KR100381836B1 (en) | 1996-12-13 | 1996-12-13 | Semiconductor package |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100381836B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7970234B2 (en) | 2006-02-09 | 2011-06-28 | Samsung Electronics Co., Ltd. | Post-processing circuit for processing an image signal according to frequency components of the image signal |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07249707A (en) * | 1994-03-09 | 1995-09-26 | Fujitsu Ltd | Semiconductor package |
| JP2944449B2 (en) * | 1995-02-24 | 1999-09-06 | 日本電気株式会社 | Semiconductor package and manufacturing method thereof |
-
1996
- 1996-12-13 KR KR1019960065237A patent/KR100381836B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7970234B2 (en) | 2006-02-09 | 2011-06-28 | Samsung Electronics Co., Ltd. | Post-processing circuit for processing an image signal according to frequency components of the image signal |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100381836B1 (en) | 2003-07-18 |
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