KR19980046611A - Semiconductor device - Google Patents
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Abstract
본 발명은 웨이퍼 단위로 형성되는 반도체소자의 게이트가 어떤 지점에서나 획일적인 임계치수(CD)로 형성될 수 있는 구조를 갖는 반도체소자에 관한 것으로, 4개의 메모리 셀을 기본단위로 하여 형성된 반도체소자에 있어서는, 제 1, 2 메모리 셀의 제 1 접합액티브영역 및 제 3, 4 메모리 셀의 제 2 접합액티브영역이 기역자('ㄱ') 형상으로 형성됨과 아울러 그 기억자 형상의 제 1 접합액티브영역과 제 2 접합액티브영역이 두 지점이 연결되지 않는 사각형 평면구조를 이루도록 서로 마주보게 형성됨으로써, 그 제 1, 2 메모리 셀의 제 1 접합액티브영역에 대해서 각 메모리 셀의 액티브영역을 연속해서 가로지르는 제 1 공동게이트전극 및 제 3,4 메모리 셀의 제 2 접합액티브영역에 대해서 각 메모리 셀의 액티브영역을 연속해서 가로지르는 제 2 공통게이트전극이 각각 기억자('ㄱ') 형상으로 형성되는 것을 특징으로 한다. 이때, 기억자('ㄱ') 형상으로 형성된 상기 제 1 접합액티브영역 및 제 2 접합액티브영역은, 각 메모리 셀의 액티브영역이 만나는 수직절곡부에서 비트라인 콘택이 형성되고, 서로 접속하지 않는 양단부에서 메모리 콘택이 형성된다. 그리고, 상기와 같은 구조를 갖는 4개의 메모리 셀 반도체소자(이하, '4 메모리 셀')를 매트릭스 구조[X,Y]로 다수 개 형성하는 반도체소자에 있어서는, 수평방향으로 형성되는 다수의 4메모리 셀[1,Y]은, 임의의 4 메모리 셀[1,2]이 제 1 공통게이트전극[1,2]이 그의 좌측에 있는 4메모리 셀[1,1]의 제 2 공통게이트전극[1,1]과 직선구조로 연결될 수 있으면서, 그 4메모리 셀([1,2]의 제 공통게이트전극[1,2]이 그의 우측에 있는 4메모리 셀[1,3]의 제 1 공통게이트전극[1,3]과 직선구조가 되도록 연결될 수 있는 구조로 형성되고, 상하방향으로 연속해서 형성되는 다수의 4메모리 셀[X,1]은, 임의의 4메모리 셀[2,1]의 제 1 공통게이트전극[2,1]이 그의 위쪽에 있는 4메모리 셀[1,1]의 제 2 공통게이트전극[1,1]과 직선구조로 연결될 수 있으면서, 그 4메모리 셀[2,1]의 제 2 공통게이트전극[2,1]이 그의 아래쪽에 있는 4메모리 셀[3,1]의 제 1 공통게이트전극[3,1]과 직선구조가 되도록 연결될 수 있는 구조로 형성되는 것을 특징으로 한다. 이와 같은 본 발명에 따른 반도체소자는 그의 게이트전극이 적은 굴곡을 갖는 구조로 형성됨으로써, 어느 위치에서나 정확하면서도 균일한 임계치수(GCD)로 형성될 수 있을 뿐만 아니라 고집적화에도 유리한 효과가 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a structure in which a gate of a semiconductor device formed in wafer units can be formed with a uniform critical dimension (CD) at any point. In this case, the first junction active regions of the first and second memory cells and the second junction active regions of the third and fourth memory cells are formed in the shape of a tracer ('a'), and the first junction active regions of the memory form. The second junction active regions are formed to face each other to form a rectangular planar structure in which two points are not connected to each other, thereby continuously crossing the active regions of each memory cell with respect to the first junction active regions of the first and second memory cells. The second common gate region continuously crossing the active region of each memory cell with respect to the first joint gate electrode and the second junction active region of the third and fourth memory cells. Each reminder is characterized in that formed in the ( "b") shape. In this case, the first junction active region and the second junction active region formed in the shape of a memory member 'a' have bit line contacts formed at a vertical bent portion where the active regions of each memory cell meet and are not connected to each other. In the memory contact is formed. In the semiconductor device in which four memory cell semiconductor devices having a structure as described above (hereinafter, 'four memory cells') are formed in a matrix structure [X, Y], a plurality of four memories are formed in a horizontal direction. The cell [1, Y] is a second common gate electrode [1] of four memory cells [1,1] in which any of the four memory cells [1,2] has the first common gate electrode [1,2] to its left. Can be connected in a straight line structure, and the first common gate electrode of the fourth memory cell [1,2] of the four memory cells ([1,2] is located on the right side thereof. A plurality of four memory cells [X, 1], which are formed in a structure that can be connected to [1, 3] in a straight line structure and are continuously formed in the up and down direction, are formed by the first of any four memory cells [2, 1]. The common gate electrode [2, 1] can be connected in a straight line with the second common gate electrode [1, 1] of the four memory cell [1, 1] above it, 2nd common gate It is characterized in that the electrode [2, 1] is formed in a structure that can be connected in a straight line with the first common gate electrode [3, 1] of the four memory cells [3, 1] below it. The semiconductor device according to the present invention has a structure in which the gate electrode has a small curvature, so that it can be formed at a precise and uniform critical dimension (G CD ) at any position and has an advantageous effect on high integration.
Description
본 발명은 반도체소자에 관한 것으로, 특히 웨이퍼 단위로 형성되는 반도체소자의 게이트가 어떤 지점에서나 획일적이 임계치수(CD)로 형성될 수 있는 구조를 갖는 반도체소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a semiconductor device having a structure in which a gate of a semiconductor device formed in wafer units can be uniformly formed at a critical dimension (CD) at any point.
고집적화되는 반도체소자에 있어서, 정확하면서도 일정한 게이트 임계치수(CD)를 확보하는 것은 매우 중요하다. 이는, 게이트 임계치수가 반도체소자의 응답속도 및 처리능력을 결정하는 절대적인 요소로 작용하기 때문이다.In a highly integrated semiconductor device, it is very important to secure an accurate and constant gate threshold dimension (CD). This is because the gate critical dimension acts as an absolute factor for determining the response speed and processing capability of the semiconductor device.
이에 따라, 게이트전극을 정확하면서도 균일한 임계치수로 형성되기 위한 방안들이 제안되고 있는데, 굴곡이 생기지 않는 균일한 게이트 패턴을 형성하는 것도 상기 목적을 달성하는데 도움이 되는 것으로 알려져 있다.Accordingly, methods for forming the gate electrode with an accurate and uniform critical dimension have been proposed, and forming a uniform gate pattern without bending is known to be helpful in achieving the above object.
그런데, 종래 기술에 따른 반도체 메모리 소자(16MDRAM)는, 그의 게이트전극이 많은 굴곡을 갖는 구조로 형성됨으로써 그 굴곡으로 인하여 게이트전극의 임계치수가 위치에 따라 다르게 형성될 뿐만 아니라 공정 조건에 따라서 다르게 형성됨에 따라 균일한 임계치수의 확보를 어렵게 하는 문제점이 있다.However, the semiconductor memory device 16MDRAM according to the related art has a structure in which the gate electrode has a large number of bends, so that the critical dimension of the gate electrode is not only formed differently depending on the position but also differently depending on the process conditions due to the bending. Accordingly, there is a problem of making it difficult to secure a uniform critical dimension.
이에 본 발명은 상기 종래의 문제점을 해결하기 위하여 창안한 것으로, 게이트가 가장 적은 굴곡을 갖도록 함으로써, 어느 위치에서나 게이트의 임계치수가 정확하면서도 균일하게 형성될 수 있을 뿐만 아니라 고집적화에도 유리한 구조를 갖는 반도체소자를 제공함에 목적이 있다Accordingly, the present invention was devised to solve the above-mentioned problems, and the semiconductor device has a structure in which the gate has the smallest bend, so that the critical dimension of the gate can be accurately and uniformly formed at any position and has a structure that is advantageous for high integration. Aimed at providing
도 1은 본 발명이 바람직한 실시예에 따른 4메모리 셀의 구조를 나타낸 평면도.1 is a plan view showing the structure of four memory cells according to an embodiment of the present invention.
도 2는 상기 도 1에 도시된 4메모리 셀을 메트릭스 구조[X,Y]로 다수 개 형성되는 반도체소자의 구조를 대략적으로 나타낸 평면도.FIG. 2 is a plan view schematically illustrating a structure of a semiconductor device in which a plurality of four memory cells shown in FIG. 1 are formed in a matrix structure [X, Y]. FIG.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100,200,300 : 4 메모리 셀100,200,300: 4 memory cells
111,121, 211, 221, 311, 321 : 액티브영역111,121, 211, 221, 311, 321: active area
112, 133, 232, 222, 312, 322 : 게이트전극112, 133, 232, 222, 312, 322: gate electrode
113, 123, 213, 313, 323 : 비트라인 콘택113, 123, 213, 313, 323: Bitline contact
114, 124, 214, 224, 314, 324 : 메모리 콘택114, 124, 214, 224, 314, 324: memory contacts
상기 목적을 달성하기 위한 본 발명은, 4개의 메모리 셀을 기본단위로 하여 형성된 반도체소자에 있어서는, 제 1, 2 메모리 셀의 제 1 접합액티브영역 및 제 3, 4 메모리 셀의 제 2 접합액티브영역이 기역자('ㄱ') 형상으로 형성됨과 아울러 그 기억자 형상의 제 1 접합액티브영역과 제 2 접합액티브영역이 두 지점이 연결되지 않는 사각형 평면구조를 이루도록 서로 마주보게 형성됨으로써, 그 제 1, 2 메모리 셀의 제 1 접합액티브영역에 대해서 각 메모리 셀의 액티브영역을 연속해서 기로지르는 제 1 공동게이트전극 및 제 3,4 메모리 셀의 제 2 접합액티브영역에 대해서 각 메모리 셀의 액티브영역을 연속해서 가로지르는 제 2 공통게이트전극이 각각 기억자('ㄱ') 형상으로 형성되는 것을 특징으로 한다.According to the present invention for achieving the above object, in a semiconductor device formed of four memory cells as a basic unit, the first junction active region of the first and second memory cells and the second junction active region of the third and fourth memory cells are provided. The first junction active region and the second junction active region of the memory shape are formed to face each other so as to form a rectangular planar structure in which the two points are not connected. The first common gate electrode continuously intersecting the active region of each memory cell with respect to the first junction active region of two memory cells, and the active region of each memory cell with respect to the second junction active region of the third and fourth memory cells. Thus, the second common gate electrode crossing each other is formed in a shape of a memory 'A'.
이때, 기억자('ㄱ') 형상으로 형성된 상기 제 1 접합액티브영역 및 제 2 접합액티브영역은, 각 메모리 셀의 액티브영역이 만나는 수직절곡부에서 비트라인 콘택이 형성되고, 서로 접속하지 않는 양단부에서 메모리 콘택이 형성된다. 그리고, 기억자('ㄱ') 형상의 두 제 1,2 공통게이트전극은, 상기 제 1 접합액티브영역 및 제 2 접합액티브영역이 서로 마주보게 형성된 것에 대응해서, 서로 등지는 구조를 형성된다.In this case, the first junction active region and the second junction active region formed in the shape of a memory member 'a' have bit line contacts formed at a vertical bent portion where the active regions of each memory cell meet and are not connected to each other. In the memory contact is formed. In addition, the two first and second common gate electrodes in the shape of a memory device 'a' are formed to face each other in correspondence with the first junction active region and the second junction active region facing each other.
그리고, 상기와 같은 구조를 갖는 4개의 메모리 셀 반도체소자(이하, '4 메모리 셀')를 매트릭스 구조[X,Y]로 다수 개 형성하는 반도체소자에 있어서는, 수평방향으로 형성되는 다수의 4메모리 셀[1,Y]은, 임의의 4 메모리 셀[1,2]의 제 1 공통게이트전극[1,2]이 그의 좌측에 있는 4메모리 셀[1,1]의 제 2 공통게이트전극[1,1]과 직선구조로 연결될 수 있으면서, 그 4메모리 셀([1,2]의 제 공통게이트전극[1,2]이 그의 우측에 있는 4메모리 셀[1,3]의 제 1 공통게이트전극[1,3]과 직선구조가 되도록 연결될 수 있는 구조로 형성되고, 상하방향으로 연속해서 형성되는 다수의 4메모리 셀[X,1]은, 임의의 4메모리 셀[2,1]의 제 1 공통게이트전극[2,1]이 그의 위쪽에 있는 4메모리 셀[1,1]의 제 2 공통게이트전극[1,1]과 직선구조로 연결될 수 있으면서, 그 4메모리 셀[2,1]의 제 2 공통게이트전극[2,1]이 그의 아래쪽에 있는 4메모리 셀[3,1]의 제 1 공통게이트전극[3,1]과 직선구조가 되도록 연결될 수 있는 구조로 형성되는 것을 특징으로 한다.In the semiconductor device in which four memory cell semiconductor devices having a structure as described above (hereinafter, 'four memory cells') are formed in a matrix structure [X, Y], a plurality of four memories are formed in a horizontal direction. The cell [1, Y] is a second common gate electrode [1] of four memory cells [1,1] whose first common gate electrode [1,2] of any four memory cells [1,2] is on its left. Can be connected in a straight line structure, and the first common gate electrode of the fourth memory cell [1,2] of the four memory cells ([1,2] is located on the right side thereof. A plurality of four memory cells [X, 1], which are formed in a structure that can be connected to [1, 3] in a straight line structure and are continuously formed in the up and down direction, are formed by the first of any four memory cells [2, 1]. The common gate electrode [2, 1] can be connected in a straight line with the second common gate electrode [1, 1] of the four memory cell [1, 1] above it, 2nd common gate The electrode [2, 1] is formed in a structure that can be connected so as to be in a straight line structure with the first common gate electrode [3, 1] of the four memory cells [3, 1] below it.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따른 4메모리 셀의 구조를 나타낸 평면도로서, 이에 도시된 바와 같이 기억자('ㄱ') 형상으로 형성된 제 1,2 메모리 셀(110)의 제 1 접합액티브영역(111) 및 제 3,4 메모리 셀의 제 2 접합액티브영역(121)이 각각 Y-축 및 X-축에 대칭이 되는 기억자 형상을 이룸과 동시에 그들의 안쪽이 서로 마주보도록 배치됨에 따라, 두 교점이 연결되지 않은 사각형 평면구조를 이룸으로써, 그 제 1,2 메모리 셀(110)의 제 1 접합액티브영역(111)에 대해서 각 메모리 셀(제 1 메모리 셀과 제 2메모리 셀)의 액티브영역을 연속해서 가로지르는 제 1 공통게이트전극(112) 및 제 3,4 메모리 셀(120)의 제 2 접합액티브영역(121)에 대히서 각 메모리 셀(제 3 메모리 셀과 제 4 메모리 셀)의 액티브영역을 연속해서 가로지르는 제 2 공통게이트전극(122)이 각각 기억자('ㄱ') 형상으로 형성됨으로 보여주고 있다.FIG. 1 is a plan view illustrating a structure of four memory cells according to a preferred embodiment of the present invention, in which a first junction active of first and second memory cells 110 formed in a shape of a memory ('a') is shown. As the regions 111 and the second junction active regions 121 of the third and fourth memory cells are arranged so as to form a memory shape symmetrical on the Y-axis and the X-axis, respectively, and at the inside thereof to face each other, By forming a rectangular planar structure in which two intersections are not connected, each of the memory cells (the first memory cell and the second memory cell) is active with respect to the first junction active region 111 of the first and second memory cells 110. Each memory cell (third memory cell and fourth memory cell) with respect to the first junction gate electrode 112 and the second junction active region 121 of the third and fourth memory cells 120 that cross the region in succession. The second common gate electrode 122 which traverses the active region of Here shows a formed in a ( "b") shape.
이때, 기억자('ㄱ') 형상으로 형성된 상기 제 1 접합액티브영역(111) 및 제 2 접합액티브영역(121)은, 각 메모리 셀의 액티브영역(제 1 메모리 셀의 액티브영역과 제 2 메모리 셀의 접합액티브영역, 제 3 메모리 셀의 접합액티브영역과 제 4 메모리 셀의 접합액티브영역)이 만나는 수직절곡부에서 비트라인 콘택(113,123)이 형성되고, 서로 접속하지 않는 양단부에서 메모리 콘택(114,124)이 형성된다. 그리고, 기억자('ㄱ') 형상이 두 제 1,2 공통게이트전극(112,122)은, 상기 제 1 접합액티브영역(111) 및 제 2 접합액티브영역(121)이 서로 마주보는 사각형 평면구조로 형성된 것에 대응해서, 서로 등지는 구조로 형성된다. 즉, 제 1 공통게이트전극(112)과 제 2 공통게이트전극(122)이 각각 X-축 대칭 및 Y-축에 대칭이 되는 기억자 형상을 이룸과 동시에 그들의 바깥쪽이 서로 마주보도록 배치됨에 따라, 발산되는 형태를 취하고 있다.In this case, the first junction active region 111 and the second junction active region 121 formed in the shape of a memory 'a' may include an active region of each memory cell (the active region of the first memory cell and the second memory). Bit line contacts 113 and 123 are formed in the vertical bent portion where the junction active region of the cell, the junction active region of the third memory cell and the junction active region of the fourth memory cell are formed, and the memory contacts 114 and 124 at both ends not connected to each other. ) Is formed. In addition, the two first and second common gate electrodes 112 and 122 having the shape of the 'A' have a rectangular planar structure in which the first junction active region 111 and the second junction active region 121 face each other. Corresponding to what is formed, they are formed into structures that are backed together. That is, as the first common gate electrode 112 and the second common gate electrode 122 are arranged to have a memory shape that is symmetrical on the X-axis and the Y-axis, respectively, and at the outside thereof to face each other. It is taking a divergent form.
그리고, 도 2는 상기 도 1에 도시된 4메모리 셀을 매트릭스 구조[X,Y]로 다수 개 형성하는 반도체소자의 구조를 대략적으로 나타낸 평면도로서, 이에 도시된 바와 같이 수평방향으로 형성되는 다수의 4 메모리 셀[1,Y]은, 임의의 4 메모리 셀[1,2](200)을 구성하는 제 1,2 메모리 셀[1,2]의 기억자형 제 1 공통게이트전극[1,2](212)이 그의 좌측에 있는 4메모리 셀[1,1](100)의 제 3,4 메모리 셀[1,1]의 기억자형 제 2 공통게이트전극[1,1](122)과 직선구조가 되도록 연결될 수 있으면서, 그 4메모리 셀[1,2](200)을 구성하는 제 3,4 메모리 셀[1,2]의 기억자형 제 2 공통게이트전극[1,2](222)이 그의 우측에 있는 4메모리 셀[1,3]을 구성하는 제 1, 2 메모리 셀[1,3]의 기억자형 제 1 공통게이트전극[1,3]과 직선구조가 되도록 연결될 수 있는 구조로 형성된다. 그리고, 상하방향으로 연속해서 형성되는 다수의 4메모리 셀[X,1]은, 임의의 4메모리 셀[2,1](300)을 구성하는 제 1, 2 메모리 셀[2,1]의 기억자형 제 1 공통게이트전극[2,1](312)이 그의 위쪽에 있는 4메모리 셀[1,1](100)을 구성하는 제 3, 4 메모리 셀[1,1]의 기억자형 제 2 공통게이트전극[1,1](122)과 직선구조가 되도록 연결될 수 있으면서, 그 4메모리 셀[2,1](300)을 구성하는 제 3,4 메모리 셀[2,1]의 기억자형 제 2 공통게이트전극[2,1](322)이 그의 아래쪽에 있는 4메모리 셀[3,1]을 구성하는 제 1, 2 메모리 셀[3,1]의 기억자형 제 1 공통게이트전극[3,1]과 직선구조가 되도록 연결될 수 있는 구조로 형성된다. 이때, 임의의 4메모리 셀[2,1]은 그의 위쪽에 있는 4메모리 셀[1,1] 및 그 아래쪽에 있는 4메모리 셀[3,1]과 함께 소정의 경사작(음의 경사각)을 갖는 직선을 따라 형성된다. 이는, 임의의 4메모리 셀[2,1](100)의 제 2 공통게이트전극[1,1](122)이 직선구조로 접속할 수 있도록 함과 아울러, 상기 4메모리 셀[2,1](300)의 제 2 공통게이트전극[2,1](322)과 그의 아래쪽에 있는 4메모리 셀[3,1]의 제 1 공통게이트전극[3,1]이 직선구조로 접속할 수 있도록 배치되기 때문이다.FIG. 2 is a plan view schematically illustrating a structure of a semiconductor device in which a plurality of four memory cells shown in FIG. 1 are formed in a matrix structure [X, Y], and as illustrated in FIG. Four memory cells [1, Y] are memory-type first common gate electrodes [1, 2] of first and second memory cells [1, 2] constituting arbitrary four memory cells [1, 2] (200). The second structure of the second common gate electrode [1,1] 122 of the third and fourth memory cells [1,1] of the four memory cells [1,1] (100) on the left side thereof is a straight structure. The second common gate electrode [1, 2] 222 of the third and fourth memory cells [1, 2] constituting the four memory cells [1, 2] 200 may be connected to each other. The first common gate electrode [1,3] of the first and second memory cells [1,3] constituting the four memory cells [1, 3] on the right side is formed in a structure that can be connected in a straight line structure. . The plurality of four memory cells [X, 1], which are continuously formed in the vertical direction, store the first and second memory cells [2, 1] constituting the arbitrary four memory cells [2, 1] 300. The second common memory type of the third and fourth memory cells [1,1] forming the four memory cells [1,1] 100 having the female first common gate electrode [2, 1] 312 above them. Memory-type second of the third and fourth memory cells [2,1] constituting the four memory cells [2,1] 300 while being connected to the gate electrodes [1, 1] 122 in a straight line structure. Memory type first common gate electrode [3,1] of the first and second memory cells [3,1], in which the common gate electrodes [2,1] 322 constitute four memory cells [3,1] below them. ] And a structure that can be connected so as to be a straight structure. At this time, any of the four memory cells [2, 1], together with the four memory cells [1, 1] above and the four memory cells [3, 1] below it, performs a predetermined tilting operation (negative inclination angle). It is formed along a straight line. This allows the second common gate electrodes [1, 1] 122 of any of the four memory cells [2, 1] 100 to be connected in a linear structure, and the four memory cells [2, 1] ( Since the second common gate electrode [2,1] 322 of 300 and the first common gate electrode [3,1] of the four memory cells [3,1] below are arranged to be connected in a straight line structure. to be.
이에 따라, 더 많은 4메모리 셀을 상기와 같은 규칙에 따라 배치하면, 각각의 메모리 셀을 연속해서 연결하도록 구성된 하나의 공통게이트전극(212,122,312)은 각 4메모리 셀에서 한 번씩 절곡됨과 아울러 좌우 또는 상하로 이웃하는 4메모리 셀에서 반대방향으로 절곡됨으로써 전체적인 구조가 지그재그(Zig Zag) 형태로 이루게 된다. 이때, 상기와 같이 지그재그 구조로 형성된 공통게이트전극(212,122,312)은 그와 이웃하는 다른 지그재그형 공통게이트전극(222,,412,322)과 거시적으로 나란하게 형성되면서도 미시적으로는 멀어졌다 가까워졌다 하는 구조를 이루도록 형성된다. 즉, 서로 이웃하는 두 개의 공통게이트전극(212,122,312)(222,412,322)은 y=x로 정의되는 직선에 대해서 대칭되는 배치구조로 형성된다.Accordingly, when more four memory cells are arranged in accordance with the above rules, one common gate electrode 212, 122, 312 configured to connect each memory cell in succession is bent once in each of the four memory cells and left or right or up and down. As a result, the entire structure is formed in a zigzag form by bending in opposite directions in neighboring four memory cells. At this time, the common gate electrodes 212, 122, and 312 formed in the zigzag structure as described above are formed in parallel with the other zigzag type common gate electrodes 222, 412, and 322 adjacent to them, but are microscopically separated from each other. Is formed. That is, the two common gate electrodes 212, 122, 312 (222, 412, 322) which are adjacent to each other are formed in a symmetrical arrangement structure with respect to a straight line defined by y = x.
상술한 바와 같이, 게이트전극을 지그재그 형태로 구성하는 본 발명에 따른 반도체소자는, 그 게이트전극가 적은 굴곡을 갖게 됨으로써 어느 위치에서나 정확하면서도 균일한 임계치수(GCD)를 확보할 수 있을 뿐만 아니라 고집적화도 유리한 효과를 얻게 된다.As described above, the semiconductor device according to the present invention, which comprises the gate electrode in a zigzag form, has a small curvature of the gate electrode, which ensures accurate and uniform critical dimension G CD at any position and is highly integrated. Also advantageous effects are obtained.
Claims (4)
Priority Applications (1)
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|---|---|---|---|
| KR1019960064992A KR100237628B1 (en) | 1996-12-13 | 1996-12-13 | Semiconductor device |
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| KR1019960064992A KR100237628B1 (en) | 1996-12-13 | 1996-12-13 | Semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR20000020762A (en) * | 1998-09-23 | 2000-04-15 | 윤종용 | Semiconductor memory device |
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-
1996
- 1996-12-13 KR KR1019960064992A patent/KR100237628B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000020762A (en) * | 1998-09-23 | 2000-04-15 | 윤종용 | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
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| KR100237628B1 (en) | 2000-01-15 |
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