KR19980043249A - Chip Scale Package with Grooved Printed Circuit Board - Google Patents
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Abstract
본 발명은 반도체 칩보다 작은 면적을 갖는 솔더 볼이 형성된 인쇄 회로 기판을 적용한 칩 스케일 패키지에 관한 것으로서, 복수 개의 본딩 패드가 외각 주변에 형성된 반도체 칩; 상기 반도체 칩 크기보다 작은 크기로 상기 본딩 패드들에 대응되는 홈이 외주면에 형성된 기판과, 상기 본딩 패드들과 전기적으로 연결되기 위하여 상기 요홈 내부에 도금된 솔더와, 상기 기판 상면에 형성된 솔더 볼과, 상기 요홈에 도금된 솔더와 솔더 볼을 전기적으로 연결하는 상기 기판 상면에 형성된 회로 패턴과, 그 회로 패턴 상면에 솔더 레지스트가 형성된 인쇄 회로 기판; 상기 노출된 본딩 패드들을 봉지하는 성형 수지; 를 포함하는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지를 제공하여 기판에 형성된 홈과 본딩 패드와의 정열이 용이하고 전기적 연결 여부를 육안으로 확인할 수 있는 이점이 있다.The present invention relates to a chip scale package to which a printed circuit board having solder balls having a smaller area than a semiconductor chip is formed, comprising: a semiconductor chip having a plurality of bonding pads formed around an outer edge thereof; A substrate having grooves corresponding to the bonding pads having a size smaller than that of the semiconductor chip on the outer circumferential surface, solder plated inside the grooves to be electrically connected to the bonding pads, and solder balls formed on the upper surface of the substrate; A printed circuit board having a circuit pattern formed on an upper surface of the substrate electrically connecting the solder plated to the recess and a solder ball, and a solder resist formed on the upper surface of the circuit pattern; A molding resin encapsulating the exposed bonding pads; Providing a chip scale package having a printed circuit board with a groove, characterized in that it comprises an easy alignment of the groove and the bonding pad formed on the substrate has the advantage of visually confirming whether the electrical connection.
Description
본 발명은 칩 스케일 반도체 패키지(chip scale package ; CSP)에 관한 것으로서, 보다 상세하게는 반도체 칩 크기보다 작은 면적을 갖는 솔더 볼이 형성된 인쇄 회로 기판을 적용한 칩 스케일 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip scale semiconductor package (CSP), and more particularly, to a chip scale package using a printed circuit board having solder balls having an area smaller than that of a semiconductor chip.
반도체 집적회로 소자의 집적도가 증가하면서 점점 더 많은 수의 입출력 핀과 외부 전자 기기 등의 보다 효율적인 실장이 요구되고 있다. 이에 따라 대응하는 반도체 패키지의 개발이 가속화되고 있다. 최근 실용화되고 있는 패키지 형으로는 네방향 리드형 패키지(quad flat package ; QFP), 멀티 칩 모듈(multi chip module), 볼 그리드 어레이(ball grid array : BGA) 패키지, 칩 스케일 패키지 등이 있다. 이 중에서도 특히 칩 스케일 패키지는 주(主) 기판에 반도체 패키지를 실장할 때, 실장 면적이 대폭 축소될 수 있어 그 활용도가 크며, 소형화 및 다기능 추세에 있는 노트 북 컴퓨터(note book computer) 등의 전자 기기 등에 그 사용 추이의 급성장이 예상되는 제품이다.As the degree of integration of semiconductor integrated circuit devices increases, more and more efficient mounting of input / output pins and external electronic devices is required. Accordingly, development of corresponding semiconductor packages is accelerating. Package types that have been put to practical use in recent years include quad flat package (QFP), multi chip module, ball grid array (BGA) package, and chip scale package. Among them, chip scale packages are particularly useful when the semiconductor package is mounted on a main board, and the mounting area thereof can be greatly reduced, and electronics such as note book computers, which are becoming smaller and more versatile, are being used. This product is expected to grow rapidly.
또한, 시스템의 경박 단소화의 추세에 맞추어 그에 실장되는 반도체 패키지의 크기도 경박 단소화가 추구되고 있다. 그러나, 통상적인 반도체 패키지에 있어서, 반도체 칩의 크기에 비해서 반도체 패키지의 몸체의 크기는 상대적으로 더 크고, 더 두텁기 때문에 상기의 목적을 달성하기에는 곤란하다.In addition, in accordance with the trend of light and thin shortening of the system, the size of the semiconductor package mounted thereon is also being pursued to be light and short. However, in the conventional semiconductor package, the size of the body of the semiconductor package is relatively larger and thicker than the size of the semiconductor chip, which makes it difficult to achieve the above object.
따라서, 상기의 목적을 달성하기 위한 한 방편으로 제안된 방법이 반도체 칩만을 실장하는 방법으로 COB(chip on board)나 플립 칩이 있으나, 이 방법들은 그 실장되는 반도체 칩이 번인 검사(burn-in test)와 같은 신뢰성 검사가 완전히 진행되지 않은 상태에서 실장되기 때문에 실장 완료 후에 발견되는 반도체 칩 불량의 경우에 재작업이나 복구가 곤란한 단점을 내포하고 있다.Therefore, a method proposed to achieve the above object is a method of mounting only a semiconductor chip, such as a COB (chip on board) or flip chip, these methods are burn-in inspection (burn-in) Since the reliability test, such as test), is implemented in a state that has not been fully performed, a defect in the semiconductor chip found after the completion of mounting is difficult to rework or recover.
결국, 신뢰성을 보장할 수 있는 동시에 반도체 칩 크기에 대응되는 반도체 패키지의 개발이 요구되고 있다. 최근 몇몇 제조 회사에서 추진되고 있는 소위, 칩 스케일 패키지는 베어 칩(bare chip)과 거의 같은 크기임에도 불구하고, 최종 사용자(end user)에게는 노운 굿 다이(known good die)로 공급되는 동시에 종래의 표면 실장 기술(surface mount technology)을 이용할 수 있기 때문에 전자 기기의 소형·박형화, 다기능화를 도모할 수 있는 장점을 갖는다. 그러나, 통상적인 칩 스케일 패키지를 구현하기 위해서는 막대한 신규 장비의 구입 및 그 패키지의 제조에 있어서 제조 단가가 높은 단점을 내포하고 있다.As a result, there is a demand for the development of a semiconductor package capable of ensuring reliability and corresponding to the semiconductor chip size. The so-called chip scale package, which is being pushed by several manufacturing companies recently, is almost the same size as bare chips, but is supplied to the end user as a known good die and at the same time a conventional surface. Since surface mount technology can be used, the electronic device can be miniaturized, thinned, and multifunctional. However, in order to implement a conventional chip scale package, there are disadvantages in that the manufacturing cost is high in the purchase of enormous new equipment and the manufacture of the package.
따라서, 본 발명의 목적은 구조가 간단하여 신뢰성이 보장되는 한편, 다양한 실장 형태를 가질수 있는 홈이 형성된 인쇄 회로 기판을 이용한 볼 그리드 어레이 방식의 칩 스케일 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to provide a ball scale array chip scale package using a printed circuit board having grooves that can have various mounting shapes while ensuring reliability due to a simple structure.
도 1은 본 발명에 의한 홈이 형성된 인쇄 회로 기판이 반도체 칩 상면에 접착되는 모양을 나타내는 사시도.1 is a perspective view showing a shape in which a grooved printed circuit board according to the present invention is bonded to an upper surface of a semiconductor chip.
도 2는 본 발명에 의한 인쇄 회로 기판의 홈에 형성된 솔더와 반도체 칩의 본딩 패드가 접착된 모양을 나타내는 부분 사시도.2 is a partial perspective view showing a state in which a solder formed in a groove of a printed circuit board and a bonding pad of a semiconductor chip are bonded to each other according to the present invention.
도 3은 도 2의 3부분의 확대도.3 is an enlarged view of three parts of FIG.
도 4는 본 발명에 의한 반도체 칩의 본딩 패드와 인쇄 회로 기판과의 접촉을 나타내는 단면도.4 is a cross-sectional view showing contact between a bonding pad and a printed circuit board of a semiconductor chip according to the present invention.
도 5는 본 발명에 의한 홈이 형성된 칩 스케일 패키지를 나타내는 단면도.5 is a cross-sectional view showing a chip scale package having a groove according to the present invention.
도면의 주요 부호에 대한 설명Description of the main symbols in the drawings
10 : 반도체 칩 12 : 본딩 패드10 semiconductor chip 12 bonding pad
13 : 알루미늄 전극 14 : 티타늄 층13: aluminum electrode 14: titanium layer
15 : 구리 층 16 : 절연층15 copper layer 16 insulation layer
30 : 인쇄 회로 기판 40 : 기판30: printed circuit board 40: substrate
50 : 홈 55 : 솔더50: groove 55: solder
60 : 솔더 볼 70 : 회로 패턴60: solder ball 70: circuit pattern
80 : 솔더 레지스트 90 : 성형 수지80: solder resist 90: molding resin
상기 목적을 달성하기 위하여, 본 발명은 복수 개의 본딩 패드가 외각 주변에 형성된 반도체 칩; 상기 반도체 칩 크기보다 작은 크기로 상기 본딩 패드들에 대응되는 홈이 외부면에 형성된 기판과, 상기 본딩 패드들과 전기적으로 연결되기 위하여 상기 요홈 내부에 도금된 솔더와, 상기 기판 상면에 형성된 솔더 볼과, 상기 요홈에 도금된 솔더와 솔더 볼을 전기적으로 연결하는 상기 기판 상면에 형성된 회로 패턴과, 그 회로 패턴 상면에 솔더 레지스트가 형성된 인쇄 회로 기판; 상기 노출된 본딩 패드들을 봉지하는 성형 수지; 를 포함하는 것을 특징으로 하는 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지를 제공한다.In order to achieve the above object, the present invention is a semiconductor chip formed with a plurality of bonding pads around the outer periphery; A substrate having grooves corresponding to the bonding pads having a size smaller than that of the semiconductor chip on an outer surface, solder plated inside the grooves to be electrically connected to the bonding pads, and solder balls formed on the upper surface of the substrate; A printed circuit board having a circuit pattern formed on an upper surface of the substrate electrically connecting the solder plated to the recess and a solder ball, and a printed circuit board on which a solder resist is formed; A molding resin encapsulating the exposed bonding pads; It provides a chip scale package having a grooved printed circuit board comprising a.
이하, 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the drawings will be described in more detail the present invention.
도 1은 본 발명에 의한 홈이 형성된 인쇄 회로 기판이 반도체 칩 상면에 접착되는 모양을 나타내는 사시도이다.1 is a perspective view showing a shape in which a grooved printed circuit board according to the present invention is bonded to an upper surface of a semiconductor chip.
도 2는 본 발명에 의한 인쇄 회로 기판의 홈에 형성된 솔더와 반도체 칩의 본딩 패드가 접착된 모양을 나타내는 부분 사시도이다.2 is a partial perspective view showing a state in which a solder formed in a groove of a printed circuit board and a bonding pad of a semiconductor chip are bonded to each other according to the present invention.
도 3은 도 2의 3부분의 확대도이다.3 is an enlarged view of three parts of FIG. 2.
도 4는 본 발명에 의한 반도체 칩의 본딩 패드와 인쇄 회로 기판과의 접촉을 나타내는 단면도이다.4 is a cross-sectional view showing contact between a bonding pad and a printed circuit board of a semiconductor chip according to the present invention.
도 5는 본 발명에 의한 홈이 형성된 칩 스케일 패키지를 나타내는 단면도이다.5 is a cross-sectional view illustrating a chip scale package having grooves according to the present invention.
먼저, 도 1은 반도체 칩(10) 상면 외각 주변에 복수 개의 본딩 패드(12)가 형성되어 있고, 상기 반도체 칩(10) 크기보다 작은 크기로 상기 본딩 패드들(12)에 대응되는 요홈(50)이 형성된 기판(40)과, 상기 본딩 패드들(12)과 전기적으로 연결되기 위하여 상기 요홈(50) 내부에 도금된 솔더(solder)(도면에 도시 안됨)와, 상기 기판(40) 상면에 형성된 솔더 볼(solder ball)(60)과, 상기 요홈(50)에 도금된 솔더와 솔더 볼(60)을 전기적으로 연결하는 상기 기판(40) 상면에 형성된 회로 패턴(70)과, 그 회로 패턴 상면에 솔더 레지스트(80)가 형성된 인쇄 회로 기판(30)이 상기 반도체 칩(10) 상면에 접착되는 모양을 나타내고 있다.First, in FIG. 1, a plurality of bonding pads 12 are formed around an outer surface of an upper surface of the semiconductor chip 10, and grooves 50 corresponding to the bonding pads 12 are smaller than the size of the semiconductor chip 10. ) Is formed on the substrate 40, a solder (not shown) plated inside the groove 50 to be electrically connected to the bonding pads 12, the upper surface of the substrate 40 A formed solder ball 60, a circuit pattern 70 formed on an upper surface of the substrate 40 electrically connecting the solder plated to the groove 50 and the solder ball 60, and the circuit pattern The printed circuit board 30 having the solder resist 80 formed on the upper surface thereof is bonded to the upper surface of the semiconductor chip 10.
즉, 상기 인쇄 회로 기판(30)의 크기는 상기 반도체 칩(10)의 외각 주변에 형성되어 있는 각각의 본딩 패드들(12)의 중심을 연장한 선의 크기로 형성되어 있다. 이는 상기 인쇄 회로 기판(30)의 크기가 상기 반도체 칩(10) 크기보다 작고, 상기 반도체 칩(10) 상면에 접착 하였을 경우 상기 인쇄 회로 기판(30)의 외각이 그 반도체 칩(10)의 본딩 패드들(12)을 절반 정도 덮는 크기이다.That is, the printed circuit board 30 has a size of a line extending from the center of each of the bonding pads 12 formed around the outer edge of the semiconductor chip 10. The printed circuit board 30 is smaller than the size of the semiconductor chip 10, and when the printed circuit board 30 is bonded to the upper surface of the semiconductor chip 10, the outer surface of the printed circuit board 30 is bonded to the semiconductor chip 10. The pads 12 are about half the size.
그리고, 상기 본딩 패드들(12)과 대응되는 위치의 기판(40) 측면에 홈(50)이 형성되어 있으며, 이 홈은 반원형, 삼각형 또는 사각형 등의 여러 가지 모양으로 형성할 수 있다. 상기 홈(50)에는 공지 기술인 무전해 도금 방법을 적용하여 주석과 납의 합금인 솔더를 도금한다. 기판(40) 상면에는 회로 패턴(70)이 형성되어 있고, 그 회로 패턴(70)과 홈(50)에 형성된 솔더가 전기적으로 연결되어 있다. 또한, 회로 패턴(70) 소정의 부분 상면에 솔더 볼(60)이 형성되어 있으며, 그 솔더 볼(60)을 제외한 부분 기판 전면에 회로 패턴을 보호하기 위하여 솔더 레지스트(solder resist)(80)가 도포되어 있다.In addition, grooves 50 are formed on side surfaces of the substrate 40 at positions corresponding to the bonding pads 12, and the grooves may be formed in various shapes such as semicircular, triangular, or square. The groove 50 is plated with a solder which is an alloy of tin and lead by applying a known electroless plating method. The circuit pattern 70 is formed on the upper surface of the substrate 40, and the solder formed in the circuit pattern 70 and the grooves 50 is electrically connected. In addition, the solder ball 60 is formed on the upper surface of the predetermined portion of the circuit pattern 70, and a solder resist 80 is provided on the entire surface of the partial substrate except for the solder ball 60. It is applied.
이와 같이 기판 측면 외각에 홈이 형성된 인쇄 회로 기판을 형성하는 방법으로는 본딩 패드들과 대응되는 인쇄 회로 기판 위치에 관통 홀(through hole)을 형성한 다음 그 관통 홀의 중심을 따라 인쇄 회로 기판을 절단하는 방법으로 형성할 수 있다. 즉, 반도체 칩 상면에 형성된 본딩 패드들의 위치와 동일한 위치의 인쇄 회로 기판상에 관통 홀을 형성하고, 그 관통홀을 따라 인쇄 회로 기판을 절단 함으로써 반원의 홈이 형성된 본 발명에 의한 기판을 만들 수 있다. 또한, 인쇄 회로 기판에 형성된 관통 홀에 공지 기술을 이용하여 그 관통 홀 내부에 솔더를 도금한 다음 인쇄 회로 기판을 절단하면, 보다 간단한 방법으로 솔더가 도금된 홈을 얻을 수 있다. 홈이 형성된 인쇄 회로 기판을 형성하는 다른 방법으로는 기판 제작시 기판 금형 틀의 모양에 변형을 가하여 원하는 형상의 홈을 형성할 수 있다.As described above, a method of forming a printed circuit board having grooves formed on the outer side of the substrate may include through holes formed at positions of the printed circuit boards corresponding to the bonding pads, and then cut the printed circuit board along the center of the through holes. It can be formed by the method. That is, by forming a through hole on a printed circuit board at the same position as the bonding pads formed on the upper surface of the semiconductor chip, and cutting the printed circuit board along the through hole, a substrate according to the present invention having a semicircular groove can be formed. have. In addition, if a through-hole formed in the printed circuit board is plated with a solder inside the through-hole using a known technique, and then the printed circuit board is cut, a groove in which the solder is plated can be obtained by a simpler method. As another method of forming a grooved printed circuit board, a groove of a desired shape may be formed by modifying the shape of the substrate mold frame during fabrication of the substrate.
회로 패턴, 솔더 볼 및 솔더 레지스트 형성 방법은 반도체 패키지 공정의 일반적인 공지 기술을 이용하여 형성한다.The circuit pattern, the solder ball and the solder resist formation method are formed using the conventional well-known technique of a semiconductor package process.
도 2와 도 3 및 도 4는 도 1의 본 발명에 의한 인쇄 회로 기판(30)이 반도체 칩(10) 상면에 접착된 모양을 나타내고 있다. 상기 인쇄 회로 기판(30)과 반도체 칩(10)을 접착시키는 방법으로는 기판(40)의 홈(50)과 반도체 칩(10)의 본딩 패드(12)가 일치하도록 정렬한 다음 질소(N2) 가스(gas)가 퍼지(purge)되는 솔더링 장치(주로 hot air furnace가 이용됨)내부로 이동시킨다. 이때 기판(40)의 홈(50)에 도금된 솔더(55)와 반도체 칩(10)의 본딩 패드(12)가 솔더링 되는 방법으로 접착된다.2, 3, and 4 illustrate a state in which the printed circuit board 30 according to the present invention of FIG. 1 is bonded to the upper surface of the semiconductor chip 10. In order to bond the printed circuit board 30 and the semiconductor chip 10, the grooves 50 of the substrate 40 and the bonding pads 12 of the semiconductor chip 10 are aligned to match each other, and then nitrogen (N 2). The gas is moved into a soldering device (usually a hot air furnace is used) where the gas is purged. At this time, the solder 55 plated in the groove 50 of the substrate 40 and the bonding pad 12 of the semiconductor chip 10 are bonded by soldering.
이와 같이 반도체 칩과 기판을 정렬 할 때 기판이 반도체 칩 보다 작으므로 기판에 형성된 홈과 본딩 패드를 육안으로 확인하면서 정확하게 배열할 수 있다. 이는 일반적으로 인쇄 회로 기판을 갖는 반도체 패키지 형태에서 우수한 장점으로 작용한다. 즉, 기판의 홈에 형성된 솔더와 반도체 패키지의 본딩 패드간을 오차없이 정렬할 수 있어 전기적 연결 불량이 발생하지 않는다.As such, when the semiconductor chip and the substrate are aligned, the substrate is smaller than the semiconductor chip, so that the grooves and the bonding pads formed on the substrate may be visually checked while being aligned accurately. This is generally an excellent advantage in the form of semiconductor packages with printed circuit boards. That is, since the solder formed in the groove of the substrate and the bonding pad of the semiconductor package can be aligned without error, a poor electrical connection does not occur.
그리고, 상기 기판(40)의 홈(50)에 형성된 솔더(55)와 본딩 패드(12)간의 접착 계면간의 신뢰성을 갖추기 위하여 반도체 칩(10)의 절연층(16) 사이로 노출된 본딩 패드(12) 부분인 알루미늄층(13) 상면에 티타늄(titanium) 층(14)을 약 500Å의 두께로 적층하고, 그 티타늄 층(14) 상면에 구리 층을 순차적으로 적층하여 사용할 수 있다. 상기 티타늄 층과 구리 층의 적층은 공지 기술을 이용하여 적층하고, 그 티타늄 층과 구리 층은 상기 솔더와의 접착력 증가 및 접착 신뢰성을 향상시키는 역할을 한다.In addition, the bonding pads 12 exposed between the insulating layers 16 of the semiconductor chip 10 in order to ensure the reliability between the adhesive interface between the solder 55 formed in the groove 50 of the substrate 40 and the bonding pads 12. The titanium layer 14 may be laminated on the upper surface of the aluminum layer 13, which is a portion of the thin film layer, and the copper layer may be sequentially stacked on the upper surface of the titanium layer 14. The titanium layer and the copper layer are laminated using known techniques, and the titanium layer and the copper layer serve to increase adhesion to the solder and improve adhesion reliability.
도 5는 상기 도 4의 홈(50)이 형성된 기판(40)과 반도체 칩(10)이 접착한 후 노출된 반도체 칩(10) 상면과 본딩 패드(12) 부분을 성형 수지(90)로 봉지한 모양을 나타내고 있다.FIG. 5 is a portion of the upper surface of the semiconductor chip 10 and the bonding pad 12 that are exposed after the substrate 40 having the grooves 50 of FIG. 4 formed thereon and the semiconductor chip 10 are bonded to each other. It shows one shape.
상기 성형 수지는 포팅(potting)하는 방법으로 성형할 수 있으며, 노출된 본딩 패드 부분과 반도체 칩 상면 부면을 성형 수지로 봉지하여 외부 환경으로부터 보호한다. 또한, 반도체 칩 측면과 하면을 노출시키지 않도록 인쇄 회로 기판 상부면을 제외한 부분을 성형 수지로 봉지할 수 있다.The molding resin may be molded by potting, and the exposed bonding pad portion and the upper surface of the upper surface of the semiconductor chip may be encapsulated with the molding resin to protect from the external environment. In addition, the part except the upper surface of the printed circuit board may be sealed with a molding resin so as not to expose the side surface and the lower surface of the semiconductor chip.
따라서, 본 발명에 의한 홈이 형성된 인쇄 회로 기판을 갖는 반도체 패키지는 인쇄 회로 기판이 반도체 칩 크기보다 작으므로 칩 스케일 패키지 형태중 그 크기를 최소화 할 수 있는 장점이 있다. 또한, 솔더 볼이 형성되어 있는 인쇄 회로 기판을 솔더링 공정을 통하여 직접 전기적으로 접착할 수 있어 조립 공정이 단순화 되고, 인쇄 회로 기판의 크기가 작으므로 기판에 형성된 홈과 본딩 패드와의 정열이 용이하고 전기적 연결 여부를 육안으로 확인할 수 있는 이점이 있다.Therefore, the semiconductor package having the grooved printed circuit board according to the present invention has an advantage of minimizing the size of the chip scale package since the printed circuit board is smaller than the semiconductor chip size. In addition, the printed circuit board on which the solder balls are formed can be directly and electrically bonded through a soldering process, thereby simplifying the assembly process, and the small size of the printed circuit board facilitates alignment of the grooves and bonding pads formed in the substrate. There is an advantage that can be visually confirmed whether the electrical connection.
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