KR19980040629A - Salicide Formation Method of Semiconductor Device - Google Patents

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Abstract

반도체 장치의 살리사이드 형성방법이 개시되어 있다. 본 발명은 실리콘 기판 상에 게이트 산화막, 게이트 전극 및 물질막을 형성하는 단계와, 상기 게이트 전극 및 물질막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 스페이서의 상부 높이가 게이트 전극보다 높게 상기 물질막을 제거하는 단계와, 상기 소오스 영역, 드레인 영역 및 게이트 전극 상에 선택적으로 실리콘막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 본 발명은 게이트 전극 상에 형성된 실리콘막이 두께가 두꺼운 스페이서로 인하여 과도성장하지 않기 때문에 게이트 전극과 소오스 영역/ 드레인 영역간의 브릿지 현상을 억제할 수 있다.A method of forming a salicide of a semiconductor device is disclosed. The present invention comprises forming a gate oxide film, a gate electrode and a material film on a silicon substrate, forming a spacer on both sidewalls of the gate electrode and the material film, and implanting impurities into the entire surface of the substrate using the spacer as a mask. Forming a source and drain region, removing the material layer having a higher height than the gate electrode, and selectively forming a silicon layer on the source region, the drain region, and the gate electrode; Forming a metal film on the entire surface of the resultant, and reacting the metal film with the silicon film to form a metal silicide film. According to the present invention, since the silicon film formed on the gate electrode does not overgrow due to the thick spacer, the bridge phenomenon between the gate electrode and the source region / drain region can be suppressed.

Description

반도체 장치의 살리사이드 형성방법Salicide Formation Method of Semiconductor Device

본 발명은 반도체 장치의 살리사이드 형성방법에 관한 것으로, 특히 게이트전극과 소오스/드레인 영역간의 브릿지를 방지할 수 있는 반도체 장치의 살리사이드 형성방법에 관한 것이다.The present invention relates to a method of forming a salicide of a semiconductor device, and more particularly, to a method of forming a salicide of a semiconductor device capable of preventing a bridge between a gate electrode and a source / drain region.

일반적으로, 반도체 제조공정에 있어 게이트, 소오스 영역 및 드레인 영역 등 실리콘이 드러난 부위에만 열처리에 의해 실리사이드(silicide)를 형성시키는 살리사이드(salicide: self-aligned silicide) 공정은 공정자체의 단순함 및 저저항의 접촉저항 특성을 가지고 있기 때문에 속도가 요구되는 소자에 이용되고 있다. 하지만 살리사이드 공정은 하지막인 실리콘과 반응을 하여 실리사이드가 형성되므로 결과적으로 실리콘의 소모가 일어나게 된다. 따라서 접합이 얇게 되어 상기 살리사이드 공정은 접합 리키지 문제를 유발할 수 있다.In general, in the semiconductor manufacturing process, a salicide (self-aligned silicide) process in which silicide is formed only by heat treatment at a portion where silicon is exposed such as a gate, a source region, and a drain region is simple and low resistance of the process itself. Because of its contact resistance characteristic, it is used in devices requiring speed. However, the salicide process reacts with silicon, which is the underlying film, to form silicide, resulting in the consumption of silicon. As a result, the junction becomes thin and the salicide process can lead to junction leakage problems.

이를 해결하기 위한 한가지 방법으로 선택적으로 실리콘 위에만 단결정 실리콘을 성장시키는 SEG(Selective Epi Growth)라는 방법이 고안되었다. 여기서, SEG법을 이용한 종래의 살리사이드 형성방법을 설명한다.To solve this problem, a method called selective epi growth (SEG) has been devised to selectively grow single crystal silicon only on silicon. Here, the conventional salicide formation method using SEG method is demonstrated.

도 1 및 도 2는 종래 기술에 의한 반도체 장치의 살리사이드 형성방법을 설명하기 위한 단면도이다.1 and 2 are cross-sectional views for explaining a salicide forming method of a semiconductor device according to the prior art.

도 1에서, 실리콘 기판(1)의 액티브 영역 상에 게이트 산화막(5) 및 게이트 전극(7)을 형성한다. 상기 게이트 전극(7)은 폴리실리콘막을 이용하여 형성한다. 이어서, 상기 게이트 산화막(5) 및 게이트 전극(7)의 양측벽에 스페이서(9)를 형성한다. 상기 스페이서(9)는 실리콘 질화막을 이용한다.In FIG. 1, the gate oxide film 5 and the gate electrode 7 are formed on the active region of the silicon substrate 1. The gate electrode 7 is formed using a polysilicon film. Subsequently, spacers 9 are formed on both sidewalls of the gate oxide film 5 and the gate electrode 7. The spacer 9 uses a silicon nitride film.

다음에, 상기 스페이서(9)를 마스크로 상기 기판(1)의 전면에 불순물을 이온주입하여 소오스 영역(11)과 드레인 영역(13)을 형성한다. 계속하여, 실리콘 기판 (1)과 게이트 전극(7) 표면에 선택적으로 실리콘막(15)을 형성한다. 이어서, 결과물 전면에 실리사이드용 금속막(17), 예컨대 Ti막을 형성한다.Next, the source region 11 and the drain region 13 are formed by implanting impurities into the entire surface of the substrate 1 using the spacer 9 as a mask. Subsequently, a silicon film 15 is selectively formed on the surfaces of the silicon substrate 1 and the gate electrode 7. Subsequently, a silicide metal film 17, for example, a Ti film, is formed over the entire surface of the resultant product.

도 2에서, 상기 실리콘막(15)과 금속막(17)을 급속열처리(rapid thermal processing)를 실시하여 실리사이드화 반응이 일어나도록 한다. 이렇게 되면, 상기 게이트 전극(7)의 상면, 소오스 영역(11) 및 드레인 영역(13) 상에 금속 실리사이드막(19)이 형성된다. 이어서, 상기 미반응된 금속막을 제거하여 반도체 장치의 살리사이드 공정을 완성한다.In FIG. 2, the silicon film 15 and the metal film 17 are subjected to rapid thermal processing so that the silicide reaction occurs. In this case, the metal silicide layer 19 is formed on the top surface of the gate electrode 7, the source region 11, and the drain region 13. The unreacted metal film is then removed to complete the salicide process of the semiconductor device.

상술한 바와 같은 종래의 살리사이드 형성방법은 단결정 실리콘으로 구성된 실리콘 기판보다 다결정 실리콘으로 구성된 게이트 전극 상에서 실리콘막 성장이 빠르기 때문에 결과적으로 게이트 상의 소오스영역이나 드레인 영역보다 실리콘막이 두껍게 성장한다. 이에 따라 살리사이드를 형성하는 과정에서 게이트 상단의 실리시데이션은 소오스 영역 및 드레인 영역 보다 빠르게 성장되는 관계로 스페이서 상으로 실리사이드가 과도성장하여 게이트 전극과 소오스 영역 및 드레인 영역 간에 브릿지를 유발하는 문제점이 있다.In the conventional salicide forming method as described above, since the silicon film grows faster on the gate electrode made of polycrystalline silicon than the silicon substrate made of single crystal silicon, the silicon film grows thicker than the source or drain regions on the gate. As a result, the silicide at the top of the gate grows faster than the source region and the drain region in the process of forming the salicide, so that silicide is excessively grown on the spacer, causing a bridge between the gate electrode and the source region and the drain region. have.

따라서, 본 발명의 기술적 과제는 상술한 문제점을 해결할 수 있는 반도체 장치의 살리사이드 형성방법을 제공하는 데 있다.Therefore, the technical problem of this invention is providing the salicide formation method of the semiconductor device which can solve the above-mentioned problem.

도 1 및 도 2는 종래 기술에 의한 반도체 장치의 살리사이드 형성방법을 설명하기 위한 단면도이다.1 and 2 are cross-sectional views for explaining a salicide forming method of a semiconductor device according to the prior art.

도 3 내지 도 6은 본 발명에 의한 반도체 장치의 살리사이드 형성방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a salicide forming method of a semiconductor device according to the present invention.

상기 기술적 과제를 달성하기 위하여 본 발명은 실리콘 기판 상에 게이트 산화막, 게이트 전극 및 물질막을 형성하는 단계와, 상기 게이트 전극 및 물질막의 양측벽에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 스페이서의 상부 높이가 게이트 전극보다 높게 상기 물질막을 제거하는 단계와, 상기 소오스 영역, 드레인 영역 및 게이트 전극 상에 선택적으로 실리콘막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법을 제공한다.According to an aspect of the present invention, there is provided a method of forming a gate oxide layer, a gate electrode, and a material layer on a silicon substrate, forming spacers on both sidewalls of the gate electrode and the material layer, and using the spacer as a mask. Implanting impurities into the entire surface of the substrate to form source and drain regions, removing the material layer having a higher height than the gate electrode, and selectively forming silicon on the source, drain and gate electrodes Forming a film, forming a metal film on the entire surface of the resultant, and reacting the metal film with the silicon film to form a metal silicide film. .

상기 물질막은 PSG막으로 형성하는 것이 바람직하다. 상기 금속막은 Co, Ti, Pt, Mo, Ni 및 Zr으로 이루어진 군에서 선택된 하나로 형성하는 것이 바람직하다.The material film is preferably formed of a PSG film. The metal film is preferably formed of one selected from the group consisting of Co, Ti, Pt, Mo, Ni, and Zr.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 6은 본 발명에 의한 반도체 장치의 살리사이드 형성방법을 설명하기 위한 단면도들이다.3 to 6 are cross-sectional views illustrating a salicide forming method of a semiconductor device according to the present invention.

도 3에서, 실리콘 기판(21) 상에 게이트 산화막(25), 게이트 전극(27) 및 물질막(28)을 형성한다. 상기 게이트 전극(27)은 폴리실리콘막을 이용하여 형성하며, 상기 물질막(28)은 PSG(phospo-silicate-glass)막을 이용하여 3001000Å의 두께로 형성한다. 이어서, 상기 게이트 전극(27) 및 물질막(28)의 양측벽에 스페이서(29)를 형성한다. 상기 스페이서(29)는 실리콘 질화막을 이용한다. 다음에, 상기 스페이서(29)를 마스크로 상기 실리콘 기판(21)의 전면에 불순물을 이온주입하여 소오스 영역(31)과 드레인 영역(33)을 형성한다.In FIG. 3, a gate oxide film 25, a gate electrode 27, and a material film 28 are formed on the silicon substrate 21. The gate electrode 27 is formed using a polysilicon film, and the material film 28 is formed to a thickness of 3001000 Å using a PSG (phospo-silicate-glass) film. Subsequently, spacers 29 are formed on both sidewalls of the gate electrode 27 and the material layer 28. The spacer 29 uses a silicon nitride film. Next, the source region 31 and the drain region 33 are formed by implanting impurities into the entire surface of the silicon substrate 21 using the spacer 29 as a mask.

도 4에서, 상기 물질막(28)을 제거하여 상기 게이트 전극(27)의 높이보다 더 높게 스페이서(29)가 형성되도록 한다. 이렇게 되면, 후공정에서 게이트 전극(27) 상에 실리콘막이 형성되더라도 두께가 두꺼운 스페이서로 인하여 과도성장하지 않기 때문에 게이트 전극(27)과 소오스 영역/ 드레인 영역간의 브릿지 현상을 억제할 수 있다.In FIG. 4, the material layer 28 is removed to form the spacer 29 higher than the height of the gate electrode 27. In this case, even if the silicon film is formed on the gate electrode 27 in a later step, the bridge phenomenon between the gate electrode 27 and the source region / drain region can be suppressed because it is not excessively grown due to the thick spacer.

도 5에서, 상기 실리콘 기판(21)의 소오스 영역(31), 드레인 영역(33) 및 게이트 전극의 표면에 선택적으로 실리콘막(35)을 800Å 미만으로 형성한다. 이어서, 결과물 전면에 실리사이드용 금속막(37), 예컨대 Co, Ti, Pt, Mo, Ni 및 Zr으로 이루어진 군에서 선택된 하나를 형성한다.In FIG. 5, the silicon film 35 is selectively formed on the surfaces of the source region 31, the drain region 33 and the gate electrode of the silicon substrate 21 to be less than 800 GPa. Subsequently, the silicide metal film 37 is formed on the entire surface of the resultant, for example, Co, Ti, Pt, Mo, Ni, and Zr.

도 6에서, 상기 실리콘막(35)과 금속막(37)을 급속열처리를 실시하여 실리사이드화 반응이 일어나도록 한다. 이렇게 되면, 상기 소오스 영역(31), 드레인 영역(33) 및 게이트 전극(27) 상에 금속 실리사이드막(39)이 형성된다. 다음에, 미반응된 금속막(37)을 선택적으로 제거하여 반도체 장치의 살리사이드 공정을 완성한다.In FIG. 6, the silicon film 35 and the metal film 37 are subjected to rapid heat treatment to cause a silicide reaction. In this case, the metal silicide layer 39 is formed on the source region 31, the drain region 33, and the gate electrode 27. Next, the unreacted metal film 37 is selectively removed to complete the salicide process of the semiconductor device.

상술한 바와 같이 본 발명은 게이트 전극 상에 형성된 실리콘막이 두께가 두꺼운 스페이서로 인하여 과도성장하지 않기 때문에 게이트 전극과 소오스 영역/ 드레인 영역간의 브릿지 현상을 억제할 수 있다.As described above, the present invention can suppress the bridge phenomenon between the gate electrode and the source region / drain region because the silicon film formed on the gate electrode does not grow excessively due to the thick spacer.

Claims (3)

실리콘 기판 상에 게이트 산화막, 게이트 전극 및 물질막을 형성하는 단계;Forming a gate oxide film, a gate electrode and a material film on the silicon substrate; 상기 게이트 전극 및 물질막의 양측벽에 스페이서를 형성하는 단계;Forming spacers on both sidewalls of the gate electrode and the material layer; 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계;Implanting impurities into the entire surface of the substrate using the spacers as a mask to form source and drain regions; 상기 스페이서의 상부 높이가 게이트 전극보다 높게 상기 물질막을 제거하는 단계;Removing the material layer having an upper height of the spacer higher than a gate electrode; 상기 소오스 영역, 드레인 영역 및 게이트 전극 상에 선택적으로 실리콘막을 형성하는 단계;Selectively forming a silicon film on the source region, the drain region and the gate electrode; 상기 결과물 전면에 금속막을 형성하는 단계; 및Forming a metal film on the entire surface of the resultant product; And 상기 금속막을 상기 실리콘막과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.Forming a metal silicide film by reacting the metal film with the silicon film. 제1항에 있어서, 상기 물질막은 PSG막으로 형성하는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.The method of claim 1, wherein the material film is formed of a PSG film. 제1항에 있어서, 상기 금속막은 Co, Ti, Pt, Mo, Ni 및 Zr으로 이루어진 군에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 살리사이드 형성방법.The method of claim 1, wherein the metal layer is formed of one selected from the group consisting of Co, Ti, Pt, Mo, Ni, and Zr.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100272522B1 (en) * 1998-01-26 2000-12-01 김영환 Method for fabricating slicide
KR100487629B1 (en) * 2002-02-06 2005-05-03 매그나칩 반도체 유한회사 A method for forming gate with salicide film of semiconductor device

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