KR19980040616A - 반도체장치의 커패시터 제조방법 - Google Patents

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Abstract

탄탈륨 옥사이드(Ta2O5)막을 유전체막으로 사용하고, 질화티타늄(TiN)막을 베리어층(barrier layer)으로 사용한 반도체장치의 커패시터에 있어서, 염화티타늄을 소오스로 사용한 화학기상증착방법으로 티타늄 나이트라이드막을 50Å∼500Å으로 형성한 다음 어닐링한다. 따라서, TiN막과 Ta2O5막 계면에 TiOx 막이 형성되는 것을 최소화할 수 있으며, TiN막 내에 함유된 염소성분을 보다 효과적으로 제거할 수 있다. 따라서, 등가산화막 두께 증가, 누설전류 밀도 증가와 같은 커패시터 유전특성이 열화되는 것을 억제할 수 있다.

Description

반도체 장치의 커패시터 제조방법
본 발명은 탄탈륨 옥사이드(Ta2O5)막을 유전체막으로 사용하고, 질화티타늄(TiN)막을 베리어층(barrier layer)으로 사용한 반도체장치의 커패시터 제조방법에 관한 것으로, 특히 누설전류 특성, 등가산화막 두께와 같은 커패시터의 유전특성(dielectric characteristics)을 향상시킬 수 있는 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라 메모리셀 면적이 감소되고 이에 따른 셀커패시턴스 감소는 DRAM (Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이는, 메모리 셀의 독출능력을 저하시키고 소프트 에라율을 증가시킬 뿐만 아니라, 저 전압에서의 소자 동작을 어렵게 하여 작동시 전력 소모를 과다하게 하기 때문에 반도체 메모리 장치의 고집적화를 위해서는 반드시 해결해야 할 과제이다.
현재까지 셀 커패시턴스를 증가시키기 위한 방법으로는, 실린더나 핀과 같은 스토리지전극 구조를 채용하여 커패시터의 유효면적을 늘이는 방법, 고유전물질을 이용하여 유전체막을 형성하는 방법, 및 유전체막을 박막화하는 방법 등이 알려져 있다. 이 중, 고유전율을 갖는 물질을 이용하여 유전체막을 형성하는 방법에 대한 연구가 활발히 진행되고 있는데, 특히 복잡한 구조의 하부전극 상에서도 양호한 단차도포성을 갖는 탄탈륨 옥사이드(Ta2O5) 사용에 대한 연구가 광범위하게 진행되고 있다.
이와 같이 탄탈륨 옥사이드로 유전체막을 형성하는 경우, 일반적인 질화막과 산화막을 적층하여(NO 또는 ONO) 형성한 경우와는 달리, 상부전극으로 사용되는 폴리실리콘과의 반응을 방지하기 위한 베리어층을 필수적으로 형성하여야 한다. 이때 사용되는 베리어층으로는 기계적 기상 증착법(Physical Vapor Deposition, 이하 PVD)으로 형성된 티타늄질화(이하 TiN)막이 주로 사용되고 있다. 그러나, 이 PVD TiN막은 하부전극이 실린더 구조나 다층 핀 구조, 또는 HSG를 포함하는 스택 구조 등과 같은 복잡한 구조로 형성된 경우, 굴곡이 심한 부분에 대해 일정한 두께, 즉 베리어층으로서의 역할을 할 수 있는 충분한 두께로 형성되지 못하므로 제한적으로 사용될 수밖에 없었다.
한편, 실리콘기판과 알루미늄층이 직접 접촉하는 것을 방지하고 콘택저항을 감소시키기 위해 TiN막을 화학기상증착법(Chemical Vapor Deposition, 이하 CVD)으로 형성하는 방법이 보고된 바 있으며, 특히 TiCl4와 NH3를 이용한 저압(Low Pressure)화학기상증착(LPCVD) 법으로 TiN막을 형성한 다음, 암모니아(NH3) 분위기에서 어닐링하여 TiN막의 면저항을 감소시키는 방법이 미합중국 특허 제 5,279,857호에 개시된 바 있다.
상기 특허에 따르면, 실리콘기판과 접착성이 좋으며 실리콘과 알루미늄과의 상호확산을 방지하는 데 효과적인 TiN막을 실리콘기판 상에 형성한 다음, 암모니아 분위기에서의 포스트 어닐링(post annealing) 공정을 거쳐 TiN막 내의 염소(Cl) 함량을 감소시킴으로써 TiN막의 면저항값을 낮춘다.
따라서, 고집적화에 부응하여 고유전물질을 복잡한 구조를 갖는 하부전극 상에 형성하고, 그 베리어층으로서 TiN막을 사용하는 경우, TiN막을 상기와 같은 CVD 방법으로 형성할 것이 요구되며, 이때 커패시터 유전특성의 열화를 방지할 수 있어야 한다.
일반적으로 커패시터의 유전특성은 등가산화막 두께(Toxeq)와 누설전류밀도로 평가될 수 있다. 등가산화막 두께는, 실리콘산화물이 아닌 다른 유전물질로 형성된 유전체막을 실리콘산화물로 형성된 유전체막의 두께로 환산한 값으로서, 그 값이 작을수록 커패시턴스가 증가된다. 또한, 누설전류밀도는 커패시터의 전기적특성을 향상시키기 위해 그 값이 낮은 것이 바람직하다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 탄탈륨 옥사이드막을 유전체막으로 사용하고, 질화티타늄(TiN)막을 베리어층(barrier layer)으로 사용한 반도체장치의 커패시터에 있어서, 등가산화막 두께와 누설전류 특성과 같은 유전특성의 열화를 방지할 수 있는 커패시터 제조방법을 제공하는 것이다.
도1은 CVD TiN 막 두께에 따른 커패시터의 누설전류밀도 특성을 도시한 그래프이다.
도2는 CVD TiN 막 두께에 따른 커패시터의 등가산화막 두께를 도시한 그래프이다.
도3은 CVD TiN 막 두께와 어닐링 시간에 따른 등가산화막 두께를 도시한 그래프이다.
도4는 TiN막 내에 함유되어 있는 염소량을 CVD TiN막의 두께와 어닐링 시간에 따라 성분분석장비인 TDS(Thermal Desorption Spectroscopy)를 이용하여 평가한 그래프이다.
도5는 본 발명의 일 실시예에 따라 제조된 커패시터를 도시한 단면도이다.
상기 과제를 달성하기 위해 본 발명은, 하부전극과 탄탈륨 옥사이드로된 유전체막이 적층된 반도체 기판 상에, 염화티타늄을 소오스로 사용한 화학기상증착방법으로 티타늄 나이트라이드를 50Å∼500Å의 두께로 증착하여 베리어층을 형성하는 단계와, 베리어층이 형성된 상기 결과물을 어닐링하는 단계와, 상기 베리어층 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
본 발명에 따르면, 상기 베리어층을 100Å∼300Å의 두께로 형성하는 것이 바람직하고, 더욱 바람직하게는 약 150Å의 두께로 형성한다.
본 발명에 따르면, 상기 어닐링을 암모니아 분위기에서 실시하여, 상기 티타늄 나이트라이드층 내에 함유된 염소를 염화수소 가스로 발생시켜 제거한다. 이때, 어닐링은 상기 베리어층 형성과 인-시츄(in-situ) 공정으로 진행하는 것이 바람직하다.
상기 과제를 달성하기 위하여 본 발명은 또한, 층간절연층이 형성된 반도체 기판 상에 하부전극을 형성하는 단계와, 상기 하부전극 상에 탄탈륨 옥사이드를 증착하여 유전체막을 형성하는 단계와, 상기 유전체막 상에 염화티타늄을 소오스로 사용한 화학기상증착법으로 티타늄 나이트라이드를 50Å∼500Å 두께로 증착하여 베리어층을 형성하는 단계와, 베리어층이 형성된 상기 결과물을 암모니아 분위기에서 어닐링하는 단계와, 상기 베리어층 상에 불순물이 도우프된 폴리실리콘을 증착하여 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
본 발명에 따르면, 커패시터의 베리어층으로 TiN을 CVD 방법으로 형성하되, 그 두께를 제한함으로써, 탄탈륨 옥사이드막과 TiCl4가 반응하여 TiOx 막이 형성되는 것을 최소화할 수 있으며, TiN막 내에 함유된 염소성분을 보다 효과적으로 제거할 수 있다. 따라서, 등가산화막 두께 증가와, 누설전류 밀도 증가를 억제할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체장치의 커패시터 제조방법을 보다 상세히 설명하고자 한다.
먼저, 본 발명의 바람직한 실시예에 따르면, 커패시터 유전체막으로 형성된 탄탈륨 옥사이드(이하, Ta2O5)막 상에, 베리어층으로 사용될 TiN막을 형성한다. 이때, TiN막 형성시 소오스로 사용되는 TiCl4가 Ta2O5와 반응하여 Ta2O5막과 TiN막의 계면에 TiOx막이 형성된다. 이 TiOx막은 등가산화막 두께를 증가시키고, 결과적으로 커패시턴스 감소를 초래하기 때문에, 가능한한 억제하는 것이 바람직하다.
본 발명자는 커패시터의 누설전류 특성 및 등가산화막 두께와 같은 유전특성이 TiN막의 두께에 의해 영향을 받는 것을 발견하였다. TiN막 증착시간이 길어질수록 즉, TiN막이 두껍게 형성될수록 TiOx막은 더욱 두껍게 형성되고, TiN막 두께를 50Å∼500Å으로 제한하게 되면, TiOx막이 필요이상으로 두꺼워지는 것을 방지할 수 있으며 또한, TiN막 두께를 제한함에 따라, TiN막 내에 잔류하는 염소를 보다 효과적으로 제거할 수 있음을 발견하였다.
TiN막 두께에 따른 등가산화막 두께, 누설전류밀도, TiN막 내의 염소함량 등을 측정한 실험결과를 도1 내지 도4에 도시하였다.
도1은 CVD TiN 막 두께에 따른 커패시터의 누설전류밀도 특성을 도시한 그래프이고, 도2는 CVD TiN 막 두께에 따른 커패시터의 등가산화막 두께를 도시한 그래프이다.
도1 및 도2에 있어서, 라인 (a)는 질소 분위기에서 어닐링(이하, 질소 어닐링)한 경우를, 라인(b)는 암모니아 분위기에서 어닐링(이하, 암모니아 어닐링)한 경우를 각각 나타낸다.
여기에서, 불순물이 도우프된 폴리실리콘을 약 8000Å 증착하여 하부전극을 형성하고, 유전체막으로서 Ta2O5를 약 120Å 증착한 시료들 상에, TiCl4와 NH3를 사용한 CVD TiN막을 100Å, 200Å, 300Å, 400Å, 500Å 각각의 두께로 형성한 다음, 기준전압 1.5V에서 누설전류밀도 및 등가산화막 두께를 측정하였다.
상기 그래프들에 따르면, TiN막 두께가 두꺼울수록 등가산화막이 두꺼워지며, 질소 어닐링(a)의 경우, 암모니아 어닐링(b)의 경우보다 등가산화막이 더 두껍게 형성되었다. 또한, TiN막 두께가 두꺼울수록 누설전류밀도가 작아지고, 질소 어닐링(a)의 경우가 암모니아 어닐링(b)의 경우보다 누설전류밀도가 높은 것을 알 수 있다.
이와 같이 TiN막 두께가 두꺼울수록 등가산화막 두께가 두꺼워지는 것은, TiN막 형성시 TiCl4와 Ta2O5가 반응하여 TiN막과 Ta2O5막의 계면에 TiOx가 형성되기 때문이다. 또한, 예를 들어 TiN막 500Å의 경우, 암모니아 어닐링(b)시의 등가산화막 두께가 질소어닐링(a)시보다 더 얇음에도 불구하고, 암모니아 어닐링(b)시의 누설전류밀도가 더 작게 측정되었는데, 이는 일반적으로 알려진 사실, 즉 등가산화막 두께가 두꺼울수록 누설전류 밀도가 작은 사실과는 상반된 결과를 보여준다.
이는, 암모니아 어닐링의 경우 TiN막 내에 함유된 염소량이 훨씬 작기 때문인 것으로 추측된다. TiN막 내에 함유된 염소가 TiClx를 형성한다는 사실은 널리 알려져 있으며, 열역학적 계산에 의하면, TiN이 Ta2O5와 반응하지 않는 것에 반해 TiClx는 Ta2O5와 반응하여 TiOx, 탄탈륨(Ta) 및 염소(Cl)을 생성한다. 따라서, 등가산화막 두께가 두꺼움에도 불구하고 누설전류 밀도가 큰 것은, TiN막 내에 잔류하는 염소에 의해 TiOx가 형성되고, 탄탈륨과 염소가 그 경계면에 누적되기 때문인 것으로 생각된다.
도3은 CVD TiN 막 두께와 어닐링 시간에 따른 등가산화막 두께를 도시한 그래프로서, Ta2O5막을 120Å으로 형성하고, TiN막을 100Å, 300Å, 500Å으로 형성한 시료(각 두께에 대한 측정시료는 5개) 각각에 대해, 질소어닐링을 30초, 암모니아 어닐링을 30초 및 60초로 진행한 경우 등가산화막 두께를 측정한 결과이다.
상기 그래프에 따르면, 도2에서와 마찬가지로, TiN막 두께가 두꺼울수록 등가산화막 두께가 두꺼운 것을 알 수 있다. 예를 들어, TiN막 두께가 100Å인 경우와 500Å인 경우 등가산화막 두께를 비교하면, 동일 어닐링 시간에 대해 TiN막 두께가 500Å인 경우의 등가산화막 두께가 훨씬 두꺼운 것을 알 수 있다. 이는, 언급한바와 같이, TiN막을 두껍게 형성할수록 TiN막과 Ta2O5막 계면에 형성되는 TiOx가 증가되기 때문이다. 또한, 동일 TiN막 두께에 대해, 예를 들어 TiN막 두께가 300Å인 경우, 어닐링시간이 길수록 즉, 암모니아 어닐링을 30초간 실시한 경우보다 60초간 실시한 경우 등가산화막 두께가 감소됨을 알 수 있다. 이는, 어닐링에 의해 CVD TiN막 내의 Cl이 제거되어 계면 반응이 억제되기 때문이다.
도4는 CVD TiN막의 두께와 어닐링 시간에 따른 TiN막 내에 함유되어 있는 염소량을 성분분석장비인 TDS(Thermal Desorption Spectroscopy)를 이용하여 평가한 그래프이다. 여기에서, TiN막 내에 함유된 염소량(Y축)은 측정치 비교를 위한 상대적인 값으로 표현되었다.
상기 그래프에 따르면, 동일 어닐링 시간에 대해 TiN막 두께가 두꺼울수록 잔류하는 염소량이 많으며, 동일 TiN막 두께에 대해 어닐링 시간이 짧을수록 잔류 염소량이 많음을 알 수 있었다. 즉, TiN막 두께가 100Å인 경우 암모니아 어닐링을 30초 수행하면 잔류하는 염소가 거의 없으나, 이보다 두꺼운 경우 예를 들어 500Å인 경우 암모니아 어닐링을 30초하였을 때 잔류 염소량이 이에 비해 훨씬 많은 것을 알 수 있었다.
또한, TiN막 두께가 500Å인 경우에 있어서는 어닐링을 60초동안 실시하더라도, TiN막 두께가 300Å이고 어닐링을 30초간 실시한 경우보다 잔류 염소량이 많으며, 30초간 어닐링하더라도, TiN막 두께를 300Å으로 형성하고 어닐링 하지 않은 경우와 염소 잔류량이 유사함을 알 수 있다.
결론적으로, 도1 내지 도4에 도시된 실험결과에 따르면, TiN막을 두껍게 형성할수록 등가산화막 두께가 두껍게 형성될 뿐만 아니라, TiN막 내에 잔류하는 염소량이 많은 것을 알 수 있다.
따라서, TiN막을 소정두께, 예를 들어 50Å∼500Å의 두께로 제한하여 형성하게 되면, TiN막 내에 함유된 염소량이 적어지므로, 등가산화막 두께가 커패시터 유전체막의 등가산화막 두께가 필요이상 두꺼워지는 것을 방지할 수 있으며, 누설전류밀도가 증가하는 것을 방지할 수 있다.
여기에서, TiN막 두께는, 베리어층으로서의 역할을 할 수 있으며, 누설전류밀도가 커패시터의 전기적 특성에 악영향을 미치지 않도록 하는 두께, 약 50Å을 그 최소값으로 하였으며, 적정한 커패시턴스 값을 확보하기에 충분한 등가산화막 두께를 얻을 수 있는 TiN막 두께, 약500Å을 그 최대값으로 설정하였다.
도5는 본 발명의 일 실시예에 따라 제조된 커패시터를 도시한 단면도이다.
먼저, 트랜지스터 등과 같은 하부구조물이 형성된 반도체 기판(10) 상에 층간절연층(12)을 형성하고, 소정 형상으로 패터닝하여 상기 반도체 기판(10)을 부분적으로 노출시키는 콘택홀을 형성한다.
이어서, 콘택홀이 형성된 결과물 전면에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 증착한 다음 패터닝하여 커패시터의 하부전극(14)을 형성하고, 그 위에 고유전물질, 예컨대 탄탈륨 옥사이드(16)를 예컨대, 120Å 정도의 두께로 증착하여 유전체막(16)을 형성한다.
계속해서, 사염화티탄(이하, TiCl4) 가스와 암모니아(이하, NH3)를 소오스로 사용한 CVD 방법을 이용하여 TiN을 50∼500Å의 두께, 바람직하게는 100Å∼300Å의 두께로 증착함으로써 베리어층(18)을 형성한다.
다음, 베리어층(18)을 형성한 것과 동일한 챔버 내에서 인-시츄(in-situ) 방법으로 상기 결과물을 일정시간, 예컨대 30∼60초간 어닐링한다. 이때, 어닐링 공정은 암모니아 분위기에서 수행하는 것이 바람직하며, 이에 의해 TiN막 내에 함유된 염소성분이 수소와 반응하여 염화수소 가스로 제거된다.
다음에, 베리어층(18)이 형성된 결과물 전면에 도전물, 예컨대 불순물이 도우프된 폴리실리콘을 증착한 다음 패터닝하여 상부전극(20)을 형성함으로써 커패시터를 완성한다.
여기에서, 도시된 상기 하부전극(14)은 단순 스택구조이지만, 이에 한정되지 않고 실린더 구조나 다층 핀 구조, HSG를 포함하는 스택 구조 등과 같이 복잡한 구조의 하부전극에도 본 발명은 동일하게 적용될 수 있다.
상술한 바와 같이 본 발명에 따르면, CVD 방법으로 베리어층을 형성하기 때문에 탄탈륨 옥사이드와 같은 고유전물질로 유전체막을 형성함과 동시에, 복잡한 구조의 하부전극을 채용할 수 있으므로 커패시턴스의 증가를 도모할 수 있다. 또한, 베리어층으로 사용되는 TiN막의 두께를 제한하여 형성함으로써, TiN막 내에 함유된 염소량을 감소시켜, 커패시터 유전체막의 등가산화막 두께가 필요이상 두꺼워지는 것을 방지할 수 있으며, 누설전류밀도가 증가하는 것을 방지할 수 있다.

Claims (8)

  1. 하부전극과 탄탈륨 옥사이드로된 유전체막이 적층된 반도체 기판 상에, 염화티타늄을 소오스로 사용한 화학기상증착방법으로 티타늄 나이트라이드를 50Å∼500Å 증착하여 베리어층을 형성하는 단계;
    베리어층이 형성된 상기 결과물을 어닐링하는 단계; 및
    상기 베리어층 상에 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1항에 있어서,
    상기 베리어층은 100Å∼300Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제1항에 있어서,
    상기 베리어층은 약 150Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제1항에 있어서,
    상기 어닐링은 암모니아 분위기에서 실시하여, 상기 티타늄 나이트라이드층 내에 함유된 염소를 염화수소 가스로 발생시켜 제거하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  5. 제1항에 있어서,
    상기 어닐링은 상기 베리어층 형성과 인-시츄(in-situ) 공정으로 진행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  6. 제1항에 있어서,
    상기 베리어층은 저압화학기상증착(LPCVD)장치, 플라즈마 인핸스드 화학기상증착(PECVD) 장치 및 이씨알 화학기상증착(ECR CVD) 장치중 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  7. 제1항에 있어서,
    상기 하부전극은, 단순 스택 구조, 실린더 구조, 다층 핀 구조, 및 HSG를 포함하는 스택 구조 중 어느 하나의 모양으로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  8. 층간절연층이 형성된 반도체 기판 상에 하부전극을 형성하는 단계;
    상기 하부전극 상에 탄탈륨 옥사이드를 증착하여 유전체막을 형성하는 단계;
    상기 유전체막 상에 염화티타늄을 소오스로 사용한 화학기상증착법으로 티타늄 나이트라이드를 50Å∼500Å 두께로 증착하여 베리어층을 형성하는 단계;
    베리어층이 형성된 상기 결과물을 암모니아 분위기에서 어닐링하는 단계;
    상기 베리어층 상에 불순물이 도우프된 폴리실리콘을 증착하여 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
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