KR19980036071A

KR19980036071A - Method of manufacturing a semiconductor device having a voidless passivation layer

Info

Publication number: KR19980036071A
Application number: KR1019960054545A
Authority: KR
Inventors: 김성진; 장영관
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-11-15
Filing date: 1996-11-15
Publication date: 1998-08-05

Abstract

보이드가 없고 평탄도가 높은 패시베이션 층을 형성해 크랙 및 금속 오픈 현상을 방지한 반도체 장치 제조 방법을 개시한다.Disclosed is a method of manufacturing a semiconductor device in which a passivation layer having no voids and a high flatness is formed to prevent cracks and metal open phenomenon.

하나이상의 패턴이 형성되어 있는 반도체 기판 위에 금속을 증착하는 단계; 상기 증착된 금속 위에 포토레지스트를 도포하고 정렬, 노광, 현상 후 패터닝 하는 단계; ECR 플라즈마 CVD 방식으로 절연막을 형성하는 단계; 제1 패시베이션층으로 P-SiN 혹은 산화막 등을 증착한 후 Ar 스퍼터링하는 단계; 및 제2 패시베이션 층을 증착하는 단계를 포함하여 이루어진 반도체 장치 제조 방법을 제공한다.Depositing a metal on a semiconductor substrate having one or more patterns formed thereon; Applying photoresist on the deposited metal, and patterning after alignment, exposure and development; Forming an insulating film by an ECR plasma CVD method; Depositing P-SiN or an oxide film as a first passivation layer and then sputtering Ar; And depositing a second passivation layer.

상기 Ar 스퍼터링하는 두께는 500Å ~ 3500Å 범위내이다.The thickness of the Ar sputtering is in the range of 500 kV to 3500 kV.

상기 ECR 플라즈마 CVD 방식의 절연막은 SiO2, P-TEOS 등을 의미하며 필림의 증착 두께는 2000Å~ 7000Å정도이다.The insulating film of the ECR plasma CVD method means SiO2, P-TEOS, etc., and the deposition thickness of the film is about 2000 kPa to 7000 kPa.

따라서, 본 발명에 의하면 보이드가 없고 평탄도가 높은 페시베이션 층을 얻을 수 있다.Therefore, according to the present invention, a passivation layer having no voids and high flatness can be obtained.

Description

Method of manufacturing a semiconductor device having a voidless passivation layer

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 보이드가 없고 평탄도가 좋은 패시베이션 층을 형성할 수 있는 반도체 장치의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a semiconductor device capable of forming a passivation layer having no voids and a good flatness.

도 1 내지 도 2는 종래의 CVD 방식으로 유전층과 패시베이션층을 증착 했을 때의 반도체 장치 공정 단면도이다. 참조번호 1은 실리콘 기판, 2는 금속 배선 패턴, 3은 절연막, 4는 증착된 금속, 5는 CVD 유전층, 6은 제1 패시베이션 층을 나타낸다. 구체적으로 설명하면, 반도체 장치가 점점 고집적화 됨에 따라 야금 패턴(metallurgy pattern)의 금속 라인간의 공간과 금속 라인의 폭이 좁아져 기존의 CVD 방식으로 유전층(dielectric layer:5)과 패시베이션층(passivation layer:6)을 증착 했을 때 도 2에서 보듯이 금속 라인간에 보이드가 심하게 발생된다. 이후, 각종 열 스트레스가 가해지는 외부 환경에 반도체 소자가 노출되었을 때 보이드의 포울딩 영역에서 크랙이 발생되어 금속 오픈 혹은 금속 부식의 원인이 되기도 한다. 또한, 평탄도가 떨어져 패키지 어셈블리(package assembly:die attach loc type) 같은 후속 공정 진행시 리드 프레임과 패시베이션간의 크랙이 발생할 우려가 있고 점착성(adhesion)이 좋지 않다.1 to 2 are cross-sectional views of a semiconductor device process when a dielectric layer and a passivation layer are deposited by a conventional CVD method. Reference numeral 1 denotes a silicon substrate, 2 a metal wiring pattern, 3 an insulating film, 4 a deposited metal, 5 a CVD dielectric layer, and 6 a first passivation layer. Specifically, as semiconductor devices become increasingly integrated, the space between metal lines of metallurgy patterns and the width of metal lines become narrower, so that the dielectric layer 5 and the passivation layer: 6) When the vapor deposition, as shown in Figure 2 voids are severely generated between the metal lines. Thereafter, when the semiconductor device is exposed to an external environment subject to various thermal stresses, cracks are generated in the voiding region of the void, which may cause metal open or metal corrosion. In addition, there is a possibility that cracks between the lead frame and passivation may occur during the subsequent process such as package assembly (die attach loc type) due to poor flatness and poor adhesion.

본 발명이 이루고자 하는 기술적 과제는, 보이드가 없고 평탄도가 높은 패시베이션 층을 형성해 크랙 및 금속 오픈 현상을 방지한 반도체 장치 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a semiconductor device manufacturing method in which a passivation layer having no voids and a high flatness is formed to prevent cracks and metal open phenomenon.

도 1 내지 도 2는 종래의 CVD 방식으로 유전층과 패시베이션층을 증착 했을 때의 반도체 장치 공정 단면도.1 to 2 are cross-sectional views of a semiconductor device process when a dielectric layer and a passivation layer are deposited by a conventional CVD method.

도 3 내지 도 6은 본 발명에 의한 보이드가 없고 평탄도가 높은 페시베이션 층을 얻을 수 있는 반도체 장치의 공정 단면도.3 to 6 are process cross-sectional views of a semiconductor device capable of obtaining a voidless and high flatness passivation layer according to the present invention.

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

1 ... 실리콘 기판2 ... 금속 배선 패턴1 ... silicon substrate 2 ... metallization pattern

3 ... 절연막4 ... 증착된 금속3 ... insulating film 4 ... deposited metal

5 ... CVD 유전층6 ... 제1 패시베이션 층5 ... CVD dielectric layer 6 ... first passivation layer

7 ... 제2 패시베이션 층7 ... second passivation layer

상기 과제를 달성하기 위한 본 발명은, 하나이상의 패턴이 형성되어 있는 반도체 기판 위에 금속을 증착하는 단계; 상기 증착된 금속 위에 포토레지스트를 도포하고 정렬, 노광, 현상 후 패터닝 하는 단계; ECR 플라즈마 CVD 방식으로 절연막을 형성하는 단계; 제1 패시베이션층으로 P-SiN 혹은 산화막 등을 증착한 후 Ar 스퍼터링하는 단계; 및 제2 패시베이션 층을 증착하는 단계를 포함하여 이루어진 반도체 장치 제조 방법을 제공한다.The present invention for achieving the above object, the step of depositing a metal on a semiconductor substrate is formed one or more patterns; Applying photoresist on the deposited metal, and patterning after alignment, exposure and development; Forming an insulating film by an ECR plasma CVD method; Depositing P-SiN or an oxide film as a first passivation layer and then sputtering Ar; And depositing a second passivation layer.

상기 제1 패시베이션층은 P-SiN, CVD 혹은 PVD 산화막, SiON, SiOF 등의 절연막중 어느하나를 사용한다.As the first passivation layer, any one of an insulating film such as P-SiN, CVD or PVD oxide film, SiON, SiOF, or the like is used.

상기 제2 패시베이션 층은 PECVD, APCVD, ECR 플라즈마 CVD, HDP-CVD 방법으로 증착한다.The second passivation layer is deposited by PECVD, APCVD, ECR plasma CVD, HDP-CVD methods.

이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하고자 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3 내지 도 6은 본 발명에 의한 보이드가 없고 평탄도가 높은 페시베이션 층을 얻을 수 있는 반도체 장치의 공정 단면도이다. 참조번호 1은 실리콘 기판, 2는 금속 배선 패턴, 3은 절연막, 4는 증착된 금속, 5는 CVD 유전층, 6은 제1 패시베이션 층, 7은 제2 패시베이션 층을 나타낸다. 금속 피쳐 크기가 작고 고집적화된 반도체 장치에서 보이드가 없고 평탄도가 좋은 패시베이션 층을 갖는 반도체 장치를 만들기 위한 방법을 도 3에서 도 6까지 소개하였다.3 to 6 are process cross-sectional views of a semiconductor device capable of obtaining a voidless and high flatness passivation layer according to the present invention. Reference numeral 1 denotes a silicon substrate, 2 a metal wiring pattern, 3 an insulating film, 4 a deposited metal, 5 a CVD dielectric layer, 6 a first passivation layer, and 7 a second passivation layer. A method for making a semiconductor device having a voidless and good flatness passivation layer in a semiconductor device with a small metal feature size and a high density is introduced from FIGS. 3 to 6.

도 3은 하나이상의 패턴이 형성되어 있는 반도체 기판 위에 금속(4)을 증착하고, 상기 증착된 금속 위에 포토레지스트를 도포하고 정렬, 노광, 현상 후 패터닝한 단계를 나타낸다.FIG. 3 shows the steps of depositing a metal 4 on a semiconductor substrate having one or more patterns formed thereon, applying a photoresist on the deposited metal, and patterning after alignment, exposure and development.

패시베이션 증착시 힐록을 방지하기 위해 먼저 패터닝된 금속(4) 위에 P-TEOS, SiO2 등의 절연막을 증착하는데 이때 금속 모서리 부근에 많은 절연막이 증착되어 보이드 부분으로 가스가 진입하는 것을 막아 s/c가 않좋고 크랙의 원인이 되는 데 이것을 개선하기 위해 전자-싸이크로트론-공명(Electron-Cyclotron-Resonance : 이하 ECR) CVD 방식으로 P-TEOS, SiO2 등의 절연막(5)을 증착한다.(도 4)In order to prevent hillock during the passivation deposition, first, an insulating film of P-TEOS, SiO2, etc. is deposited on the patterned metal 4. At this time, many insulating films are deposited near the metal edges to prevent gas from entering the void portion, thereby reducing s / c. It is bad and causes cracks, and in order to improve this, an insulating film 5 such as P-TEOS, SiO 2, etc. is deposited by an electron-cyclotron-resonance (ECR) CVD method (FIG. 4).

다음으로 도 5와 같이 ECR 플라즈마 CVD를 실시해 P-SiN 등의 절연막(6)을 증착한다. 금속 라인의 폭이 좁아짐에 따라 패시베이션 층의 두께가 강화되고 있는 추세인데 P-SiN 등의 패시베이션 막을 증착시 한 번에 두껍게 덮지 않고 4000Å 정도 덮고 아르곤 스퍼터 에치를 실시해 막질의 금속 모서리 부분에 라운드를 주어 보이드의 원인을 제거한 후 나머지 두께의 막질을 증착한다. 평탄화는 바이어스-스퍼터된 SiO2에서 작동하는 것과 같은 매카니즘으로 증착하는 동안 행해진다. 즉, CVD-SiO2 증착은 증식되는 필름을 아르곤 이온으로 스퍼터 에칭과 함께 연속적으로 일어난다.Next, an ECR plasma CVD is performed as shown in FIG. 5 to deposit an insulating film 6 such as P-SiN. As the width of the metal line is getting narrower, the thickness of the passivation layer is strengthening.When depositing the passivation film such as P-SiN, it is covered with 4000Å and argon sputter etch to give a round to the metal edge of the film by covering it with 4000Å instead of thick at once. After removing the cause of the voids, the film of the remaining thickness is deposited. Planarization is done during deposition with a mechanism such as operating on bias-sputtered SiO 2. That is, CVD-SiO 2 deposition occurs continuously with sputter etching of the film to be grown with argon ions.

이 단계는 금속 라인간의 거리와 금속 폭이 작아짐에 따라 패시베이션 크랙과 금속 오픈을 방지하기 위해 패시베이션 강도를 강화하기 위해 패시베이션 두께가 증가하는 추세에 알맞는 증착 방법이다. 또한, ECR 플라즈마 CVD는 낮은 증착 온도를 갖고 PECVD 혹은 바이어스-스퍼터 CVD 보다 더 높은 어스펙트-비 공간을 필링하는 능력을 갖고 있다. 이것은 ECR 플라즈마가 통상적인 RF 플라즈마 보다 더 낮은 압력에서 작업이 가능하기 때문이다.(1~2 mtorr 압력) 그리고 ECR 플라즈마는 2.45 GHz 의 마이크로 파 주파수에서 생산되며 특히, SiO2 증착시 SiH4, O2, Ar 이 반응 챔버에서 작용 된다.This step is a deposition method in line with the trend of increasing passivation thickness to increase passivation strength to prevent passivation cracks and metal openings as the distance between metal lines and metal widths become smaller. In addition, ECR plasma CVD has a lower deposition temperature and the ability to fill higher aspect-non-space than PECVD or bias-sputter CVD. This is because ECR plasmas can work at lower pressures than conventional RF plasmas (1-2 mtorr pressure) and ECR plasmas are produced at microwave frequencies of 2.45 GHz, especially for SiH4, O2, Ar during SiO2 deposition. This is worked in the reaction chamber.

이상, 앞서의 공정을 정리하면, PECVD 공정으로 얻어진 필림보다 ECR 필림의 물리적인 성질이 훨씬 더 좋다. 따라서, 도 4와 같이 ECR 플라즈마 CVD를 실시하여 보이드 발생을 억제할 수 있는 프로파일을 얻는다. 이때, SiO2, P-TEOS 등의 절연막을 CVD한다. 다음으로 도 5와 같이 P-SiN 필림 등의 절연막을 3000Å ~ 6000Å 까지 CVD 한 후 Ar 스퍼터링(500~3000Å)을 실시해 보이드가 없는 절연막을 얻기 위해 금속 라인 간의 모서리 부분의 비대해진 절연막을 제거하게 된다. 아르곤 스퍼터 에치를 실시해 막질의 금속 모서리 부분에 라운드를 주어 보이드의 원인을 제거한 후 나머지 두께의 막질(7)을 증착한다.Thus, in summary, the physical properties of the ECR film are much better than the film obtained by the PECVD process. Therefore, ECR plasma CVD is performed as shown in FIG. 4 to obtain a profile capable of suppressing void generation. At this time, insulating films such as SiO 2 and P-TEOS are CVD. Next, as shown in FIG. 5, CVD of an insulating film such as a P-SiN film to 3000 kV to 6000 kV is performed, followed by Ar sputtering (500 to 3000 kV) to remove the enlarged insulating film at the edges between the metal lines to obtain an insulating film without voids. . Argon sputter etch is performed to round the metal edges of the film to remove the cause of the voids and then to deposit the film 7 of the remaining thickness.

그러면 도 6과 같이 보이드가 없고 평탄도가 높은 페시베이션 층을 얻을 수 있다.Then, as shown in FIG. 6, a passivation layer having no voids and high flatness may be obtained.

본 발명이 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.

Claims

1. depositing a metal on a semiconductor substrate having one or more patterns formed thereon;

Applying photoresist on the deposited metal, and patterning after alignment, exposure and development;

Forming an insulating film by an ECR plasma CVD method;

Depositing P-SiN or an oxide film as a first passivation layer and then sputtering Ar; And

And depositing a second passivation layer.

The method of claim 1, wherein the thickness of the Ar sputtering is in the range of 500 kV to 3500 kV.

The method according to claim 1, wherein the insulating film of the ECR plasma CVD method means SiO2, P-TEOS, and the like, and the deposition thickness of the film is about 2000 kPa to about 7000 kPa.

The semiconductor device manufacturing method according to claim 1, wherein the first passivation layer uses any one of insulating films such as P-SiN, CVD or PVD oxide, SiON, and SiOF.

The method of claim 1, wherein the second passivation layer is deposited using any one of PECVD, APCVD, ECR plasma CVD, and HDP-CVD methods.