KR19980030996A - I / O circuit of semiconductor device - Google Patents
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Abstract
본 발명은 반도체 장치의 입출력 회로에 관해 게시한다. 본 발명은 동일한 패드를 통하여 데이터를 입력하거나 출력하는 반도체 장치의 입출력 회로에 있어서, 출력 제어 신호가 인에이블됨에 따라 아날로그 데이터를 상기 패드로 출력하는 출력 제어부와, 상기 패드에 입력단이 연결되어 상기 출력 제어 신호가 디세이블됨에 따라 상기 패드를 통하여 입력된 데이터를 내부 회로로 전달하는 입력 제어부와, 상기 입력 제어부의 출력단에 연결된 버퍼와, 상기 출력 제어 신호가 디세이블됨에 따라 전원전압을 상기 입력 제어부로 공급하는 제1스위칭수단 및 상기 출력 제어 신호가 인에이블됨에 상기 버퍼의 플로팅 상태를 방지하는 제2 스위칭 수단을 구비함으로써 누설 전류를 방지하여 소비 전력을 감소시키고 입력 버퍼가 플로팅 상태로 되는 것이 방지되어 내부 회로의 안정한 동작을 가져온다The present invention relates to an input / output circuit of a semiconductor device. The present invention provides an input / output circuit of a semiconductor device for inputting or outputting data through the same pad, comprising: an output control unit for outputting analog data to the pad as an output control signal is enabled; An input control unit for transmitting data input through the pad to an internal circuit as a control signal is disabled, a buffer connected to an output terminal of the input control unit, and a power supply voltage to the input control unit as the output control signal is disabled And a first switching means for supplying and a second switching means for preventing the floating state of the buffer when the output control signal is enabled, thereby preventing leakage current, reducing power consumption and preventing the input buffer from floating. Brings stable operation of the internal circuit
Description
본 발명은 반도체 장치의 입출력 회로에 관한 것으로서, 특히 아날로그(Analog) 출력과 디지탈(Digital) 입력을 갖는 반도체 장치의 입출력 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an input / output circuit of a semiconductor device, and more particularly to an input / output circuit of a semiconductor device having an analog output and a digital input.
반도체 장치에서 내부 데이터를 외부로 출력하거나 반대로 외부 데이터를 내부로 입력시키기 위한 포트(port)를 구성할 때 반도체 장치의 크기를 적게하고 제조 비용을 절감하기 위해 입력 포트와 출력 포트를 별도로 구성하지 않고 통합하여 하나의 포트로서 데이터의 입출력을 담당하게 한다. 그러다보니 입력 데이터와 출력 데이터는 서로 영향을 주지 않도록 회로를 구성하는 것이 무엇보다도 중요하다.When configuring a port for outputting internal data to the outside of the semiconductor device or vice versa, the input device and the output port are not separately configured to reduce the size of the semiconductor device and reduce manufacturing costs. Integrate to handle data input and output as one port. Therefore, it is important to configure the circuit so that the input data and the output data do not affect each other.
도 1은 종래의 반도체 장치의 입출력 회로도이다. 도 1의 회로는 반도체 장치에 형성된 회로로서, 외부로부터 내부로 데이터가 입력되거나 또는 내부로부터 외부로 데이터가 출력되는 패드(11)와, 상기 패드(11)로 아날로그 신호의 출력 여부를 제어하는 출력 제어부(13)와, 상기 패드(11)로부터 입력된 디지탈 신호를 통과시키는 입력 제어부(15) 및 상기 입력 제어부(15)의 출력단에 입력단이 연결된 인버터(17)로 구성되어있다. 상기 인버터는 입력 버퍼의 역할을 한다.1 is an input / output circuit diagram of a conventional semiconductor device. The circuit of FIG. 1 is a circuit formed in a semiconductor device, and includes a pad 11 for inputting data from the outside to the inside or outputting data from the inside to the outside, and an output for controlling whether the analog signal is output to the pad 11. The control unit 13, an input control unit 15 for passing a digital signal input from the pad 11, and an inverter 17 having an input terminal connected to an output terminal of the input control unit 15. The inverter serves as an input buffer.
상기 출력 제어부(13)는 전송 게이트로 구성되고, 상기 입력 제어부(15)는 NMOS트랜지스터들과 PMOS트랜지스터들로 구성된 슈미트 트리거 회로로 구성된다.The output control unit 13 is composed of a transfer gate, and the input control unit 15 is composed of a Schmitt trigger circuit composed of NMOS transistors and PMOS transistors.
도 1에서 내부 회로로부터 발생한 아날로그 신호가 상기 출력 제어부(13)를 통해서 상기 패드(11)로 출력되는데, 이 때 상기 아날로그 신호는 전원전압과 접지전압 사이의 임의의 전압 레벨을 가지고 있다. 즉, 전원전압이거나 접지전압이거나 또는 전원 전압보다는 작고 접지전압보다는 큰 전압이다. 이러한 여러 가지 전압 레벨은 입력 제어부(15)의 NMOS트랜지스터들과 PMOS트랜지스터들 중 일부의 트랜지스터들을 약하게 턴온(turn-on)시켜서 전원으로부터 접지단으로 IDS(드레인 전류)가 흐르게 하고 이것은 입력 제어부(15)의 출력단에 누설전류로 나타난다. 상기 누설전류는 인버터(17)의 입력단에 인가되어 인버터(17)의 동작을 불안정하게 만든다. 즉 인버터(17)를 플로팅(floating) 상태로 만든다. 뿐만 아니라 상기 누설전류로 인하여 소비 전력이 과다해진다.In FIG. 1, an analog signal generated from an internal circuit is output to the pad 11 through the output controller 13, wherein the analog signal has an arbitrary voltage level between a power supply voltage and a ground voltage. That is, it is a power supply voltage, a ground voltage or a voltage smaller than the power supply voltage and larger than the ground voltage. These different voltage levels weakly turn on the transistors of some of the NMOS transistors and PMOS transistors of the input control unit 15 so that I DS (drain current) flows from the power supply to the ground terminal. It appears as a leakage current at the output of 15). The leakage current is applied to the input terminal of the inverter 17 to make the operation of the inverter 17 unstable. That is, the inverter 17 is made into a floating state. In addition, the power consumption is excessive due to the leakage current.
상술한 바와 같이 종래 기술에 따르면 반도체 장치의 소비 전력이 증가하고 입력 제어부의 출력단에 연결된 버퍼가 플로팅 상태로 되어 불안정한 동작을 하게 된다.As described above, according to the related art, the power consumption of the semiconductor device is increased and the buffer connected to the output terminal of the input controller is in a floating state, thereby causing unstable operation.
따라서 본 발명이 이루고자 하는 기술적 과제는 누설 전류를 차단하고 입력 버퍼의 플로팅 상태를 방지할 수 있는 반도체 장치의 입출력 회로를 제공하는데 있다.Accordingly, an aspect of the present invention is to provide an input / output circuit of a semiconductor device capable of blocking a leakage current and preventing a floating state of an input buffer.
도 1은 종래의 반도체 장치의 입출력 회로도.1 is an input / output circuit diagram of a conventional semiconductor device.
도 2는 본 발명의 제1실시예에 따른 반도체 장치의 입출력 회로도.2 is an input / output circuit diagram of a semiconductor device according to the first embodiment of the present invention.
도 3은 본 발명의 제2실시예에 따른 반도체 장치의 입출력 회로도.3 is an input / output circuit diagram of a semiconductor device according to a second embodiment of the present invention.
상기 과제를 이루기 위하여 본 발명은,The present invention to achieve the above object,
동일한 패드를 통하여 데이터를 입력하거나 출력하는 반도체 장치의 입출력 회로에 있어서, 출력 제어 신호가 인에이블됨에 따라 아날로그 데이터를 상기 패드로 출력하는 출력 제어부와, 상기 패드에 입력단이 연결되어 상기 출력 제어 신호가 디세이블됨에 따라 상기 패드를 통하여 입력된 데이터를 내부 회로로 전달하는 입력 제어부와, 상기 입력 제어부의 출력단에 연결된 버퍼와, 상기 출력 제어 신호가 디세이블됨에 따라 전원전압을 상기 입력 제어부로 공급하는 제1스위칭수단 및 상기 출력 제어 신호가 인에이블됨에 상기 버퍼의 플로팅 상태를 방지하는 제2 스위칭 수단을 구비하는 반도체 장치의 입출력 회로를 제공한다.In an input / output circuit of a semiconductor device for inputting or outputting data through the same pad, an output control unit for outputting analog data to the pad as an output control signal is enabled, and an input terminal is connected to the pad to output the output control signal. An input control unit configured to transfer data input through the pad to an internal circuit as disabled, a buffer connected to an output terminal of the input control unit, and a power supply voltage to the input control unit as the output control signal is disabled An input / output circuit of a semiconductor device having a first switching means and a second switching means for preventing a floating state of the buffer since the output control signal is enabled.
바람직하기는, 상기 입력 제어부는 패드에 게이트가 연결된 제1PMOS트랜지스터, 제2PMOS트랜지스터, 제1NMOS트랜지스터, 및 제2NMOS트랜지스터와, 소오스는 상기 제1PMOS트랜지스터의 소오스에 연결되고 드레인은 제1PMOS트랜지스터의 드레인과 제2PMOS트랜지스터의 소오스에 연결된 제3PMOS트랜지스터와, 입력단이 제2PMOS트랜지스터의 드레인과 제1NMOS트랜지스터의 드레인에 연결된 인버터와, 드레인은 제1NMOS트랜지스터의 소오스와 제2NMOS트랜지스터의 드레인에 연결되고 게이트는 제3PMOS트랜지스터의 게이트와 인버터의 게이트에 연결되며 소오스는 제2NMOS트랜지스터의 소오스와 함께 접지된 제3NMOS트랜지스터로 구성한다.Preferably, the input control unit may include a first PMOS transistor, a second PMOS transistor, a first NMOS transistor, and a second NMOS transistor, a source of which is connected to a source of the first PMOS transistor, and a drain of which is connected to a source of the first PMOS transistor. A third PMOS transistor connected to the source of the second PMOS transistor, an input terminal of the second PMOS transistor, an inverter connected to the drain of the first NMOS transistor, a drain connected to the source of the first NMOS transistor and the drain of the second NMOS transistor, and the gate of the third PMOS transistor; The source is connected to the gate of the transistor and the gate of the inverter, and the source includes a third NMOS transistor which is grounded together with the source of the second NMOS transistor.
또한, 상기 제1 스위칭 수단은 소오스가 전원전압에 연결되고 게이트는 출력 제어 신호에 연결되며 드레인은 입력 제어부의 제3PMOS트랜지스터의 소오스에 연결되는 PMOS트랜지스터이거나 또는 드레인이 전원전압에 연결되고 상보 게이트는 출 력 제어 신호에 연결되며 소오스는 입력 제어부에 연결되고 게이트는 입력단이 출력 제어 신호에 연결된 인버터의 출력단에 연결되고 소오스는 입력 제어부의 제3PMOS트랜지스터의 소오스에 연결되는 전송 게이트로 구성한다. 또, 상기 제2 스위칭 수단은 드레인이 상기 입력 제어부의 제1NMOS트랜지스터의 드레인에 연결되고 게이트는 상기 출력 제어 신호에 연결되고 소오스는 접지되는 NMOS트랜지스터 또는 드레인이 입력 제어부의 인버터의 출력단에 연결되고 게이트는 출력 제어 신호에 연결되며 소오스는 접지되고 상보게이트는 입력단이 출력 제어 신호에 연결된 인버터의 출력단에 연결되는 다른 전송 게이트로 구성한다.In addition, the first switching means is a PMOS transistor whose source is connected to the power supply voltage, the gate is connected to the output control signal, and the drain is connected to the source of the third PMOS transistor of the input controller, or the drain is connected to the power supply voltage and the complementary gate is It is connected to the output control signal, the source is connected to the input control unit, the gate is connected to the output terminal of the inverter connected to the input control signal and the source is composed of a transmission gate connected to the source of the third PMOS transistor of the input control unit. In the second switching means, an NMOS transistor or drain having a drain connected to the drain of the first NMOS transistor of the input controller, a gate connected to the output control signal, and a source grounded is connected to an output terminal of the inverter of the input controller. Is connected to the output control signal, the source is grounded, and the complementary gate consists of another transfer gate connected to the output of the inverter whose input is connected to the output control signal.
상기 본 발명에 의하여 반도체 장치의 소비 전력을 감소시킬 수가 있다.According to the present invention, the power consumption of the semiconductor device can be reduced.
이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail through examples.
도 2는 본 발명의 제1실시예에 따른 반도체 장치의 입출력 회로도를 나타낸다. 도 2에 도시된 회로의 구조는 반도체 장치에 형성된 회로로서, 외부로부터 내부로 데이터가 입력되거나 또는 내부로부터 외부로 데이터가 출력되는 패드(21)와, 상기 패드로(21) 아날로그 신호의 출력 여부를 제어하는 출력 제어부(23)와, 상기 패드(21)로부터 입력된 디지탈 신호를 통과시키는 입력 제어부(25)와, 상기 입력 제어부(25)와 전원 전압인 Vdd 사이에 연결된 PMOS트랜지스터인 MP와, 상기 입력 제어부(25)와 접지단 사이에 연결된 NMOS트랜지스터인 MN 및 상기 입력 제어부(25)의 출력단에 입력단이 연결되고 출력단은 내부 회로와 연결된 인버터(27)로 되어있다. 상기 인버터(27)는 입력 버퍼의 역할을 한다.2 shows an input / output circuit diagram of a semiconductor device according to the first embodiment of the present invention. The structure of the circuit shown in FIG. 2 is a circuit formed in a semiconductor device, and includes a pad 21 for inputting data from the outside to the inside or outputting data from the inside to the outside, and outputting an analog signal to the pad 21. An output control unit 23 for controlling the control unit, an input control unit 25 for passing a digital signal input from the pad 21, MP, which is a PMOS transistor connected between the input control unit 25 and a power supply voltage Vdd, An input terminal is connected to an output terminal of the NMOS transistor MN connected between the input control unit 25 and the ground terminal, and the output terminal is an inverter 27 connected to an internal circuit. The inverter 27 serves as an input buffer.
상기 출력 제어부(23)는 드레인은 아날로그 신호인 Vanalog에 연결되고 소오스는 패드(21)에 연결된 전송 게이트(31)와, 상기 전송 게이트(31)의 게이트와 출력 제어 신호인 outen에 입력단이 연결되고 상기 전송 게이트의 상보 게이트에 출력단이 연결된 인버터(33)로 구성되어있다.The output control unit 23 has a drain connected to a Vanalog, which is an analog signal, and a source thereof connected to a transfer gate 31 connected to a pad 21, a gate of the transfer gate 31, and an outen output control signal. The inverter 33 has an output terminal connected to the complementary gate of the transmission gate.
상기 입력 제어부(25)는 상기 패드(21)에 게이트가 연결된 제1PMOS트랜지스터(35), 제2PMOS트랜지스터(37), 제1NMOS트랜지스터(41), 제2NMOS트랜지스터(43)와, 소오스는 제1PMOS트랜지스터(35)의 소오스에 연결되고 드레인은 제1PMOS트랜지스터(35)의 드레인과 제2PMOS트랜지스터(37)의 소오스에 연결된 제3PMOS트랜지스터939)와, 입력단이 제2PMOS트랜지스터(37)의 드레인과 제1NMOS트랜지스터(41)의 드레인에 연결된 인버터(47)와, 드레인은 제1NMOS트랜지스터(41)의 소오스와 제2NMOS트랜지스터(43)의 드레인에 연결되고 게이트는 제3PMOS트랜지스터(39)의 게이트와 인버터(47)의 게이트에 연결되며 소오스는 제2NMOS트랜지스터(43)의 소오스와 함께 접지된 제3NMOS트랜지스터(45)로 구성되어있다.The input controller 25 may include a first PMOS transistor 35, a second PMOS transistor 37, a first NMOS transistor 41, a second NMOS transistor 43, and a source of which the gate is connected to the pad 21. A third PMOS transistor 939 connected to the source of the first PMOS transistor 35 and a source of the second PMOS transistor 37, and an input terminal of the drain of the second PMOS transistor 37 and the first NMOS transistor 37 connected to the source of the second PMOS transistor 37. Inverter 47 connected to the drain of 41, the drain is connected to the source of the first NMOS transistor 41 and the drain of the second NMOS transistor 43, the gate is the gate of the third PMOS transistor 39 and the inverter 47 The source is composed of a third NMOS transistor 45 connected to the gate of the source and grounded together with the source of the second NMOS transistor 43.
상기 MP의 드레인은 제1PMOS트랜지스터(35)의 소오스에 연결되고, 게이트는 출력 제어부(23)의 출력을 제어하는 outen 신호에 연결되어있다.The drain of the MP is connected to the source of the first PMOS transistor 35, and the gate is connected to the outen signal that controls the output of the output controller 23.
상기 MN의 드레인은 제1NMOS트랜지스터(35)의 드레인에 연결되고 게이트는 outen에 연결되며 소오스는 접지되어있다.The drain of the MN is connected to the drain of the first NMOS transistor 35, the gate is connected to the outen, and the source is grounded.
상기 인버터(27)는 입력단이 다른 인버터(47)의 출력단에 연결되어있다.The inverter 27 has an input terminal connected to an output terminal of another inverter 47.
도 2의 회로가 출력 회로로서 동작하는 경우를 설명하기로 한다. Vanalog가 출력 제어부(23)에 입력되면 outen은 논리 하이 레벨이 되어 전송 게이트(31)와 MN을 턴온(turn-on)시키고 MP는 오프(off)시킨다. 따라서 Vanalog는 패드(21)를 통해서 외부로 전송되고 그 일부가 입력 제어부(25)로 입력되지만 VDD를 입력 제어부(25)로 공급하는 MP가 오프되어있어서 IDS는 흐르지 못한다. 반면 MN은 논리 하이 레벨의 outen 신호에 의하여 온(on)되어서 입력 제어부(25)에 속한 인버터(47)의 입력을 논리 로우(low) 레벨로 만든다. 따라서 그 출력은 논리 하이 레벨이 되어 다른 인버터(27)가 플로팅 상태로 되는 것을 방지하게 된다.The case where the circuit of FIG. 2 operates as an output circuit will be described. When Vanalog is input to the output control section 23, outen becomes a logic high level, turning on the transfer gate 31 and MN and turning off MP. Therefore, the Vanalog is transmitted to the outside through the pad 21 and a part thereof is input to the input control unit 25, but the MP supplying V DD to the input control unit 25 is turned off so that the I DS does not flow. On the other hand, the MN is turned on by an outen signal having a logic high level, thereby making the input of the inverter 47 belonging to the input control unit 25 to a logic low level. Therefore, the output becomes a logic high level, thereby preventing another inverter 27 from floating.
도 2의 회로가 입력 회로로서 동작할 경우, outen은 논리 로우가 되어 전송 게이트(31)와 MN을 턴오프시키고 MP는 턴온시킨다. 따라서 Vanalog 신호는 입력 제어부(25)에 아무런 영향을 끼치지 못하게 되어 입력 제어부(25)는 패드(21)를 통하여 입력되는 데이터에 따라 동작하게 된다. 그리고 MP가 온되어있어서 VDD는 입력 제어부(25)에 입력되는 신호에 따라 입력 제어부(25)로 바로 공급될 수가 있다.When the circuit of FIG. 2 operates as an input circuit, outen goes logic low, turning off the transfer gate 31 and MN and turning on MP. Therefore, the Vanalog signal has no influence on the input control unit 25 so that the input control unit 25 operates according to the data input through the pad 21. Since the MP is turned on, V DD may be directly supplied to the input controller 25 according to a signal input to the input controller 25.
도 3은 본 발명의 제2실시예에 따른 반도체 장치의 입출력 회로도이다. 도 3에서 상기 도 2와 공통된 부분은 공통된 참조 번호를 사용함으로써 중복 설명을 방지한다. 도 3의 구조에서 상기 도 2와 다른 점은 디지탈 신호인 Digital이 입력되고 디지탈 제어 신호인 Den에 의하여 제어되는 제2 출력 제어부(24)가 패드(21)에 연결되어있고 제1 전송 게이트(61)와 제2 전송 게이트(63)가 Aen 및 Den과 입력 제어부(25) 사이에 연결되어있는 것이다. 제1 전송 게이트(61)는 드레인이 VDD와 연결되어있고 상보게이트는 Aen 및 Den에 연결되어있으며 게이트는 입력단이 Aen 및 Den에 연결된 제1인버터(65)의 출력단에 연결되고 소오스는 입력 제어부(25)와 연결되어있다. 제2 전송 게이트(63)는 드레인이 입력 제어부(25)와 연결되어있고 게이트는 Aen 및 Den에 연결되어있으며 상보게이트는 입력단이 Aen 및 Den에 연결된 제2인버터(65)의 출력단에 연결되고 소오스는 접지되어있다.3 is an input / output circuit diagram of a semiconductor device according to a second embodiment of the present invention. In FIG. 3, the parts common to those in FIG. 2 use common reference numerals to prevent redundant description. The difference from FIG. 2 in the structure of FIG. 3 is that a digital signal, Digital, is input, and a second output control unit 24 controlled by Den, a digital control signal, is connected to the pad 21 and the first transmission gate 61. ) And the second transmission gate 63 are connected between Aen and Den and the input control unit 25. The first transfer gate 61 has a drain connected to V DD , a complementary gate connected to Aen and Den, and a gate connected to an output terminal of the first inverter 65 having an input terminal connected to Aen and Den, and a source connected to an input controller. Connected with 25. The second transfer gate 63 has a drain connected to the input control unit 25, a gate connected to Aen and Den, and a complementary gate connected to an output terminal of the second inverter 65 having an input terminal connected to Aen and Den and having a source. Is grounded.
도 3에서 제1 출력 제어부(23)는 아날로그 제어 신호인 Aen에 의하여 아날로그 신호가 출력되는 것을 제어하는 부분으로서 도 2의 출력 제어부(23)와 동일한 역할을 하고, 제2 출력 제어부(24)는 디지탈 제어 신호인 Den에 의하여 디지탈 신호가 출력되는 것을 제어하는 부분이다. 제1 전송 게이트(61)는 도 2의 PMOS트랜지스터인 MP와 동일한 역할을 하고, 제2 전송 게이트(63)는 도 2의 NMOS트랜지스터인 MN과 동일한 역할을 한다.In FIG. 3, the first output control unit 23 serves to control the output of the analog signal by Aen, which is an analog control signal, and serves the same function as the output control unit 23 of FIG. 2. This part controls the digital signal output by Den which is a digital control signal. The first transfer gate 61 plays the same role as MP, which is the PMOS transistor of FIG. 2, and the second transfer gate 63 plays the same role as MN, which is the NMOS transistor of FIG. 2.
도 3에 도시된 회로의 동작을 설명하기로 한다. 먼저, 출력 회로로 동작할 경우에, 아날로그 신호가 출력되는 경우를 살펴보기로 한다. Vanalog 신호가 제1 출력 제어부(23)에 인가되면 Aen 신호는 논리 하이 레벨이 되고 Den은 논리 로우 레벨이 된다. 그러면 제1 전송 게이트(61)는 턴오프되고 제2 전송 게이트(63)는 턴온된다. 따라서 입력 제어부(25)는 VDD와 차단되므로 제1 출력 제어부(23)는 입력 제어부(25)에 아무 영향을 끼치지 않는다.The operation of the circuit shown in FIG. 3 will be described. First, a case in which an analog signal is output when operating as an output circuit will be described. When the Vanalog signal is applied to the first output controller 23, the Aen signal is at a logic high level and Den is at a logic low level. The first transfer gate 61 is then turned off and the second transfer gate 63 is turned on. Therefore, since the input control unit 25 is cut off from V DD , the first output control unit 23 has no influence on the input control unit 25.
다음에, 디지탈 신호가 출력될 경우에, Digital 신호가 제2 출력 제어부(24)에 입력되면, Den은 논리 하이 레벨이 되고 Aen은 논리 로우 레벨이 된다. 그러면 제1 전송 게이트(61)는 턴오프되고 제2 전송 게이트(63)는 턴온되어 이 후의 동작은 상기 제1 출력 제어부(23)와 동일하게 된다.Next, when the digital signal is output, when the Digital signal is input to the second output control section 24, Den becomes a logic high level and Aen becomes a logic low level. The first transfer gate 61 is then turned off and the second transfer gate 63 is turned on so that subsequent operations are the same as the first output control 23.
도 3의 회로가 입력 회로로 동작할 경우, Aen과 Den은 논리 로우 레벨이 되어 제1 출력 제어부(23) 및 제2 출력 제어부(24)는 디세이블(desable)되고 제1 전송 게이트(61)는 턴온되며 제2 전송 게이트(63)는 턴오프된다. 따라서 VDD가 입력 제어부(25)로 공급되어 입력 제어부(25)는 패드(21)를 통해 입력되는 신호에 따라 동작하게 된다.When the circuit of FIG. 3 operates as an input circuit, Aen and Den become logic low levels such that the first output control 23 and the second output control 24 are disabled and the first transfer gate 61 is disabled. Is turned on and the second transfer gate 63 is turned off. Therefore, V DD is supplied to the input controller 25 so that the input controller 25 operates according to a signal input through the pad 21.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면, 누설 전류가 차단되어 반도체 장치의 소비 전류가 감소되고, 입력 버퍼가 플로팅 상태로 되는 것이 방지되어 내부 회로의 안정한 동작을 가져온다.As described above, according to the present invention, the leakage current is cut off, the current consumption of the semiconductor device is reduced, and the input buffer is prevented from floating, resulting in stable operation of the internal circuit.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050483A KR100219496B1 (en) | 1996-10-30 | 1996-10-30 | Input output circuit for integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960050483A KR100219496B1 (en) | 1996-10-30 | 1996-10-30 | Input output circuit for integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19980030996A true KR19980030996A (en) | 1998-07-25 |
| KR100219496B1 KR100219496B1 (en) | 1999-09-01 |
Family
ID=19479959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960050483A KR100219496B1 (en) | 1996-10-30 | 1996-10-30 | Input output circuit for integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100219496B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557970B1 (en) * | 1998-09-25 | 2006-05-16 | 주식회사 하이닉스반도체 | I / O buffer |
| KR100935732B1 (en) * | 2008-05-08 | 2010-01-08 | 주식회사 하이닉스반도체 | Data output apparatus for low power |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100525909B1 (en) * | 2000-12-29 | 2005-11-02 | 주식회사 하이닉스반도체 | Data input buffer |
-
1996
- 1996-10-30 KR KR1019960050483A patent/KR100219496B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100557970B1 (en) * | 1998-09-25 | 2006-05-16 | 주식회사 하이닉스반도체 | I / O buffer |
| KR100935732B1 (en) * | 2008-05-08 | 2010-01-08 | 주식회사 하이닉스반도체 | Data output apparatus for low power |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100219496B1 (en) | 1999-09-01 |
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| GRNT | Written decision to grant | ||
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|
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