KR19980028312A

KR19980028312A - Synchronous signal shaping circuit

Info

Publication number: KR19980028312A
Application number: KR1019960047313A
Authority: KR
Inventors: 강재성
Original assignee: 김광호; 삼성전자 주식회사
Priority date: 1996-10-21
Filing date: 1996-10-21
Publication date: 1998-07-15

Abstract

동기 신호 정형 회로가 개시된다. 입력되는 입력 동기 신호의 극성과 상관없이 소정 극성을 갖는 출력 동기 신호를 출력하는 이 회로는, 입력한 입력 동기 신호를 소정 레벨로 리미팅하여 출력하는 제1리미터와, 제1리미터로부터 출력되는 신호를 소정 시간 지연하여 출력하는 지연수단과, 지연수단으로부터 입력한 신호를 소정 레벨로 리미팅하여 출력하는 제2리미터와, 제2리미터의 출력과 입력동기신호의 각 레벨을 비교하고, 비교된 결과를 출력하는 비교수단 및 비교된 결과를 소정 레벨로 리미팅하여 출력 동기신호로서 출력하는 제3리미터를 구비하는 것을 특징으로 하고, 본 장치가 이용되는 시스템의 전체 부피가 적어져서 집적화가 가능하고, 시스템 제작 비용이 절감되는 효과가 있다.A synchronization signal shaping circuit is disclosed. The circuit for outputting an output synchronizing signal having a predetermined polarity irrespective of the polarity of the input synchronizing signal inputted includes: a first limiter for limiting and outputting the input input synchronizing signal to a predetermined level; and a signal output from the first limiter; A delay means for delaying the output by a predetermined time, a second limiter for limiting and outputting a signal inputted from the delay means to a predetermined level, and outputting the second limiter and each level of the input synchronous signal, and outputting the compared result And a third limiter for limiting the comparison result to a predetermined level and outputting the result as an output synchronizing signal. The total volume of the system in which the apparatus is used is reduced, and integration is possible, and system manufacturing cost is achieved. This has the effect of being saved.

Description

Synchronous signal shaping circuit

본 발명은 동기 신호 정형 회로에 관한 것으로서, 양극 또는 음극을 갖는 동기 신호를 입력하여 양극이든지 음극이든지 일정한 극을 갖는 동기 신호를 출력하는 동기 신호 정형 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronous signal shaping circuit, and to a synchronous signal shaping circuit for inputting a synchronous signal having a positive pole or a negative pole and outputting a synchronous signal having a constant pole whether positive or negative.

동기 신호 정형 회로는 텔레비젼 또는 비디오 카세트 레코더등과 같은 비디오 세트에서 시스템을 검출하기 위해 사용된다. 이를 위해, 동기 신호 정형 회로는 입력되는 동기 신호의 극성과 무관하게 일정한 극성을 갖는 동기 신호를 출력시킬 필요가 있다.Synchronous signal shaping circuits are used to detect systems in video sets such as televisions or video cassette recorders. For this purpose, the synchronization signal shaping circuit needs to output a synchronization signal having a constant polarity irrespective of the polarity of the input synchronization signal.

종래의 동기 신호 정형 장치는 집적회로 외부에 커패시터를 사용하였으며, 동기 신호 정형 회로에서 출력되는 동기 신호의 주파수는 수 KHz이기 때문에, 외부에 장착되는 커패시터의 용량이 수십 마이크로 패럿정도로 커패시터의 크기가 상당히 컸다. 그러므로, 동기 신호 정형 회로를 집적화시키기 어려운 문제점이 있었다.In the conventional synchronous signal shaping apparatus, a capacitor is used outside the integrated circuit, and the frequency of the synchronous signal output from the synchronous signal shaping circuit is several KHz, so the capacity of the externally mounted capacitor is about tens of microfarads, and the size of the capacitor is quite large. It was great. Therefore, there is a problem that it is difficult to integrate the synchronous signal shaping circuit.

본 발명이 이루고자 하는 기술적 과제는, 입력되는 동기 신호의 극성과는 상관없이 일정한 극성을 갖는 동기 신호를 외부에 커패시터를 사용하지 않고서도 발생시켜 주는 동기 신호 정형 회로를 제공하는데 있다.An object of the present invention is to provide a synchronization signal shaping circuit that generates a synchronization signal having a constant polarity without using a capacitor externally regardless of the polarity of an input synchronization signal.

본 발명이 이루고자 하는 다른 기술적 과제는 입력되는 동기 신호의 듀티 사이클을 원하는 만큼 조정하는 동기 신호 정형 회로를 제공하는데 있다.Another object of the present invention is to provide a synchronization signal shaping circuit for adjusting the duty cycle of an input synchronization signal as desired.

도 1은 본 발명에 의한 동기 신호 정형 회로의 블럭도이다.1 is a block diagram of a synchronization signal shaping circuit according to the present invention.

도 2a 및 도 2b는 극성이 다른 두 동기 신호를 나타내는 파형도이다.2A and 2B are waveform diagrams showing two synchronization signals having different polarities.

도 3은 도 1에 도시된 장치의 각 부의 파형도들이다.3 is a waveform diagram of each part of the apparatus shown in FIG.

도 4는 본 발명에 의한 동기신호 정형회로의 바람직한 일실시예의 회로도이다.4 is a circuit diagram of one preferred embodiment of a synchronization signal shaping circuit according to the present invention.

도 5a 및 5b는 양극성 입력동기신호와 양극성 출력동기신호를 각각 나타내는 타이밍도들이다.5A and 5B are timing diagrams showing a bipolar input synchronous signal and a bipolar output synchronous signal, respectively.

도 6a 및 도 6b들은 음극성 입력동기신호와 양극성 출력동기신호의 타이밍도들이다.6A and 6B are timing diagrams of a negative input synchronous signal and a positive output synchronous signal.

상기 과제를 이루기 위해, 입력되는 입력 동기 신호의 극성과 상관없이 소정 극성을 갖는 출력 동기 신호를 출력하는 본 발명에 의한 동기신호 정형 회로, 입력한 상기 입력 동기 신호를 소정 레벨로 리미팅하여 출력하는 제1리미터와, 상기 제1리미터로부터 출력되는 신호를 소정 시간 지연하여 출력하는 지연수단과, 상기 지연수단으로부터 입력한 신호를 소정 레벨로 리미팅하여 출력하는 제2리미터와, 상기 제2리미터의 출력과 상기 입력동기신호의 각 레벨을 비교하고, 비교된 결과를 출력하는 비교수단 및 상기 비교된 결과를 소정 레벨로 리미팅하여 상기 출력 동기신호로서 출력하는 제3리미터로 구성되는 것이 바람직하다.In order to achieve the above object, a synchronization signal shaping circuit according to the present invention outputs an output synchronization signal having a predetermined polarity irrespective of the polarity of an input synchronization signal to be input, and a second outputting limiting the input synchronization signal to a predetermined level. One limiter, delay means for delaying and outputting the signal output from the first limiter for a predetermined time, a second limiter for limiting and outputting the signal inputted from the delay means to a predetermined level, and an output of the second limiter; And a third limiter for comparing each level of the input synchronous signal, outputting the compared result, and a third limiter for limiting the compared result to a predetermined level and outputting the output synchronous signal.

상기 다른 과제를 이루기 위해, 입력한 입력 동기 신호의 듀티 사이클을 조정하고, 상기 입력동기신호의 극성과 상관없이 소정 극성을 갖는 출력 동기 신호를 출력하는 본 발명에 의한 동기 신호 정형 회로는, 상기 입력동기신호를 소정 레벨로 리미팅하여 출력하는 제1리미터와, 상기 제1리미터로부터 출력되는 신호를 외부로부터 입력되는 듀티 사이클 제어신호에 응답하여 원하는 시간동안 지연하여 출력하는 지연수단과, 상기 지연수단으로부터 출력되는 신호를 소정 레벨로 리미팅하여 출력하는 제2리미터와, 상기 제2리미터로부터 출력되는 신호와 상기 입력동기신호의 각 레벨을 비교하고, 비교된 결과를 출력하는 비교수단 및 상기 비교된 결과를 소정 레벨로 리미팅하여 상기 출력동기 신호로서 출력하는 제3리미터로 구성되는 것이 바람직하다.In order to achieve the above object, the synchronization signal shaping circuit according to the present invention for adjusting the duty cycle of the input synchronization signal, and outputting the output synchronization signal having a predetermined polarity irrespective of the polarity of the input synchronization signal, the input A first limiter for limiting and outputting a synchronous signal to a predetermined level; delay means for delaying and outputting a signal output from the first limiter for a desired time in response to a duty cycle control signal input from the outside; A second limiter for limiting the output signal to a predetermined level and outputting the result; a comparison means for comparing each level of the signal output from the second limiter with the input synchronous signal, and outputting a comparison result and the comparison result It is preferably composed of a third limiter which limits to a predetermined level and outputs the output synchronous signal. .

이하, 본 발명에 의한 동기 신호 정형 회로의 구성 및 동작을 첨부된 도면을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of the synchronization signal shaping circuit according to the present invention will be described with reference to the accompanying drawings.

도 1은 본 발명에 의한 동기 신호 정형 회로의 블럭도로서, 입력 동기 신호(IN)를 소정 레벨로 리미팅(limiting)하여 출력하는 제1리미터(10)와, 제1리미터(10)로부터 출력되는 신호를 소정 시간 또는 외부로부터 입력되는 듀티 사이클 제어신호에 응답하여 원하는 시간동안 지연하여 출력하는 지연부(12)와, 지연부(12)로부터 입력한 신호를 소정 레벨로 리미팅하여 출력하는 제2리미터(14)와, 제2리미터(14)의 출력과 입력동기신호를 비교하고, 비교된 결과를 출력하는 비교부(16) 및 비교된 결과를 소정 레벨로 리미팅하여 출력 동기신호로서 출력(OUT)하는 제3리미터(18)로 구성된다.FIG. 1 is a block diagram of a synchronization signal shaping circuit according to the present invention, and includes a first limiter 10 for limiting and outputting an input synchronization signal IN to a predetermined level, and is output from the first limiter 10. A delay unit 12 for delaying and outputting a signal for a desired time in response to a duty cycle control signal input from a predetermined time or an external source; and a second limiter for limiting and outputting a signal input from the delay unit 12 to a predetermined level; (14), the output of the second limiter 14 and the input synchronous signal are compared, and the comparator 16 outputting the compared result and the compared result are outputted as output synchronous signals by limiting the compared result to a predetermined level. It is composed of a third limiter 18.

도 2a 및 도 2b는 극성이 다른 두 동기 신호를 나타내는 파형도로서, 도 2a는 양(+)극성을 가진 동기 신호이고, 도 2b는 음(-)극성을 가진 동기신호이다.2A and 2B are waveform diagrams showing two synchronization signals having different polarities. FIG. 2A is a synchronization signal having a positive polarity, and FIG. 2B is a synchronization signal having a negative polarity.

도 3은 도 1에 도시된 각 부의 파형도들이다.3 is a waveform diagram of each part shown in FIG. 1.

도 1의 제1리미터(10)는 입력단자 IN을 통해 도 2a에 도시된 양극성을 가진 동기 신호를 입력하여, 소정수배 증폭하고, 증폭된 신호의 잡음을 제거하여 도 3의 (a)에 도시된 신호를 출력한다. 지연부(12)는 도 3의 (a)에 도시된 신호를 입력하고, 입력한 신호를 지연시켜 도 3의 (b)에 도시된 신호를 출력한다. 지연부(12)에서 신호가 지연된 시간만큼 신호의 듀티 사이클이 변하게 된다. 그러므로, 이러한 듀티 사이클을 원하는 만큼 임의로 지연시키기 위해서 도 1에 도시된 바와 같이, 외부로부터 입력된 제어신호(C)에 응답하여 신호를 지연시키게 된다.The first limiter 10 of FIG. 1 inputs a synchronous signal having the polarity shown in FIG. 2A through the input terminal IN, amplifies a predetermined number of times, and removes noise of the amplified signal, as shown in FIG. Output the generated signal. The delay unit 12 inputs the signal shown in Fig. 3A, delays the input signal, and outputs the signal shown in Fig. 3B. The duty cycle of the signal is changed by the time the signal is delayed in the delay unit 12. Therefore, in order to arbitrarily delay this duty cycle as desired, as shown in FIG. 1, the signal is delayed in response to the control signal C input from the outside.

한편, 제2리미터(14)는 도 3의 (b)에 도시된 신호를 입력하여, 다시 소정수배 증폭하고, 증폭된 신호의 상승 및 하강구간을 날렵하게 정형하고, 정형된 도 3의 (c)에 도시된 신호를 비교부(16)로 출력한다. 비교부(16)는 도 3의 (c)에 도시된 신호 및 입력단자 IN을 통해 입력되는 신호의 레벨을 비교하고, 도 3의 (d)에 도시된 비교된 결과를 출력한다. 제3리미터(18)는 도 3의 (d)에 도시된 비교된 결과를 입력하여 소정수배 증폭하여 깨끗한 양극성을 갖는 도 3의 (e)에 도시된 파형을 출력단자 OUT를 통해 출력동기신호로서 출력한다.On the other hand, the second limiter 14 inputs the signal shown in (b) of FIG. 3, and amplifies again by a predetermined number of times, sharply shaping the rising and falling sections of the amplified signal, and shaping (c) of FIG. The signal shown in the figure is output to the comparator 16. The comparator 16 compares the level of the signal shown in (c) of FIG. 3 and the signal input through the input terminal IN, and outputs the compared result shown in (d) of FIG. The third limiter 18 inputs the comparison result shown in (d) of FIG. 3 and amplifies by a predetermined number of times so that the waveform shown in (e) of FIG. 3 having clean polarity is used as an output synchronous signal through the output terminal OUT. Output

이 때, 입력단자 IN을 통해 도 2b에 도시된 음극성을 갖는 동기신호가 입력되어도 양극성을 갖는 동기신호가 입력되었을 때와 마찬가지로, 양극성을 갖는 동기신호를 출력하게 된다.At this time, even when the synchronization signal having the negative polarity shown in FIG. 2B is input through the input terminal IN, the synchronization signal having the polarity is output as in the case where the synchronization signal having the polarity is input.

그러나, 본 발명에 의한 동기신호 정형회로는 상술한 원리와 동일하게 입력단자 IN을 통해 양극성 또는 음극성을 갖는 동기신호가 입력될 때, 음극성을 갖는 동기신호를 출력할 수 있다.However, the synchronizing signal shaping circuit according to the present invention can output a synchronizing signal having negative polarity when a synchronizing signal having positive or negative polarity is input through the input terminal IN in the same manner as described above.

도 4에 도시된 제1리미터(10)는 입력단자 IN을 통해 입력한 동기신호와 연결되는 베이스와 제1노드에 연결되는 이미터 및 제2노드와 연결되는 컬렉터를 갖는 트랜지스터(Q31)와, 제1노드와 연결되는 컬렉터와 제3노드에 연결되는 베이스 및 접지에 연결되는 이미터를 갖는 트랜지스터(Q23)와, 트랜지스터(Q23)의 이미터와 접지 사이에 직렬 연결되는 저항(R20)과, 트랜지스터(Q23)의 베이스와 연결되는 베이스, 접지에 연결되는 이미터를 갖는 트랜지스터(Q24)와, 트랜지스터(Q24)의 이미터와 접지 사이에 연결되는 저항(R19)과, 제1노드와 연결되는 이미터를 갖는 트랜지스터(Q30)와, 트랜지스터(Q30)의 컬렉터와 공급전원(Vcc) 사이에 연결되는 저항(R8)과, 트랜지스터(Q30)의 컬렉터에 연결되는 베이스와 공급전원과 연결되는 컬렉터 및 트랜지스터(Q24)의 컬렉터와 연결되는 이미터를 갖는 트랜지스터(Q14)로 구성된다.The first limiter 10 illustrated in FIG. 4 includes a transistor Q31 having a base connected to a synchronization signal input through an input terminal IN, an emitter connected to a first node, and a collector connected to a second node; A transistor Q23 having a collector connected to the first node and an emitter connected to the base and the ground connected to the third node, a resistor R20 connected in series between the emitter and the ground of the transistor Q23, A base connected to the base of the transistor Q23, a transistor Q24 having an emitter connected to ground, a resistor R19 connected between the emitter of the transistor Q24 and ground, and a first node connected to the first node A transistor Q30 having an emitter, a resistor R8 connected between the collector of the transistor Q30 and the supply power supply Vcc, a base connected to the collector of the transistor Q30 and a collector connected to the supply power source; Connected to the collector of transistor Q24 It is already configured as a transistor (Q14) having an emitter.

지연부(12)는 트랜지스터(Q14)와 연결되는 일측을 갖는 저항(R4)과, 저항(R4)의 타측에 연결되는 베이스, 공급전원과 연결되는 컬렉터를 갖는 트랜지스터(Q17)과, 트랜지스터(Q17)의 베이스와 접지 사이에 연결되는 커패시터(C1)와, 트랜지스터(Q17)의 이미터와 접지 사이에 연결되는 컬렉터 및 이미터를 갖고, 트랜지스터(Q24)의 베이스와 연결되는 베이스를 갖는 트랜지스터(Q28)와 트랜지스터(Q28)의 이미터와 접지 사이에 연결되는 저항(R18)으로 구성된다.The delay unit 12 includes a resistor R4 having one side connected to the transistor Q14, a base connected to the other side of the resistor R4, a transistor Q17 having a collector connected to a supply power supply, and a transistor Q17. Transistor Q28 having a capacitor C1 connected between the base of the transistor and ground, a collector and emitter connected between the emitter of transistor Q17 and ground, and a base connected to the base of transistor Q24. ) And a resistor R18 coupled between the emitter of transistor Q28 and ground.

제2리미터(14)는 트랜지스터들(Q12, Q13, Q15, Q16, Q21 및 Q22)과, 저항들(R6, R16 및 R17)로 구성된다. 비교부(16)는 트랜지스터들(Q1, Q2, Q3, Q10, Q11, Q19, Q29, Q20)과 저항들(R5, R13, R14, R21)로 구성된다. 제3리미터(18)은 트랜지스터들(Q5, Q8, Q9, Q25 및 Q26) 및 저항들(R9, R11, R12)로 구성된다. 한편, 전류원(20)은 트랜지스터들(Q4, Q6, Q7, Q18 및 Q27) 및 저항들(R1, R3, R10 및 R15)로 구성된다.The second limiter 14 is composed of transistors Q12, Q13, Q15, Q16, Q21 and Q22 and resistors R6, R16 and R17. The comparator 16 includes transistors Q1, Q2, Q3, Q10, Q11, Q19, Q29, and Q20 and resistors R5, R13, R14, and R21. The third limiter 18 is composed of transistors Q5, Q8, Q9, Q25 and Q26 and resistors R9, R11 and R12. On the other hand, the current source 20 is composed of transistors Q4, Q6, Q7, Q18 and Q27 and resistors R1, R3, R10 and R15.

이하, 상기 구성을 통해 도 4의 동작을 다음과 같이 설명한다.Hereinafter, the operation of FIG. 4 will be described as follows.

도 4에 도시된 제1리미터(10)는 다음 수학식 1과 같은 전압 이득(Av)를 갖으며, 입력 단자 IN을 통해 입력한 동기 신호를 적어도 10배 이상 증폭하여 리미팅하고, 리미팅된 신호를 잡음이 제거된 신호로서 출력한다.The first limiter 10 shown in FIG. 4 has a voltage gain Av as shown in Equation 1 below, amplifies and limits the sync signal input through the input terminal IN at least 10 times, and limits the signal. Output as a signal without noise.

여기서, re는 트랜지스터의 이미터 저항을 나타낸다.Where re represents the emitter resistance of the transistor.

지연부(12)는 R4와 C1으로 구성된 저역 통과 필터를 이용하여 제1리미터(10)로부터 입력된 신호의 지연된 신호를 출력한다. 이 때, 외부로부터 입력되는 제어신호(C)에 응답하여 RC의 시정수를 조절함으로서, 신호가 지연되는 시간을 조절하였다. 그러므로, 출력단자 OUT를 통해 출력되는 출력 동기신호의 듀티 사이클이 조정될 수 있다.The delay unit 12 outputs a delayed signal of the signal input from the first limiter 10 using a low pass filter composed of R4 and C1. At this time, the time delay of the signal was adjusted by adjusting the time constant of RC in response to the control signal C input from the outside. Therefore, the duty cycle of the output synchronizing signal output through the output terminal OUT can be adjusted.

지연부(12)의 VX와 VA 사이의 전달함수[G]는 다음 수학식 2와 같다.The transfer function [G] between VX and VA of the delay unit 12 is expressed by Equation 2 below.

한편, 지연된 시간을 구하기 위해서 다음 수학식 3을 이용하면, 지연시간(t)은 다음 수학식 4와 같이 구해질 수 있다.On the other hand, if the following equation (3) is used to obtain the delay time, the delay time (t) can be obtained as shown in the following equation (4).

wt = θwt = θ

입력되는 동기신호의 주기에 따라서도 약간의 지연시간도 달라지지만 C1·R4의 값에 우세한 인자가 됨을 알 수 있다. R4를 변화시키면서 지연량을 조절하여 최종 출력단의 동기신호의 듀티 사이클을 조절할 수 있다.The delay time also varies depending on the period of the input synchronization signal, but it can be seen that it is a factor that is superior to the values of C1 and R4. By varying R4, the delay amount can be adjusted to adjust the duty cycle of the synchronization signal of the final output stage.

제2리미터(14)는 지연된 신호를 입력하여, 10배 이상의 소정수배로 증폭하고, 증폭된 신호의 상승 및 하강 구간을 날카롭게(sharp)하게 정형하여 출력한다.The second limiter 14 inputs the delayed signal, amplifies by a predetermined multiple of 10 times or more, and sharply outputs the rising and falling sections of the amplified signal.

비교기(16)는 제2리미터(14)에서 증폭된 신호와 입력단자 IN을 통해 입력되는 동기신호의 레벨을 비교하여, 다음과 같은 논리 연산된 결과를 출력한다.The comparator 16 compares the level of the signal amplified by the second limiter 14 with the level of the synchronization signal input through the input terminal IN, and outputs the following logically calculated result.

제3리미터(18)는 비교부(16)로부터 입력한 신호를 제1 및 제2리미터(10 및 14)보다 더 많은 정수배 증폭하여 출력단자 OUT를 통해 양극성을 갖는 동기 신호를 출력한다. 그러나, 출력되는 동기 신호의 극성을 음극성으로 하고자 할 경우, 도 4에 도시된 회로는 트랜지스터(Q5)의 이미터에 연결되는 베이스, 공급전원과 접지 사이에 연결되는 컬렉터 및 이미터를 갖는 트랜지스터(Q40) 및 트랜지스터(Q40)의 컬렉터와 공급전원 사이에 연결되는 저항을 더 구비하게 된다.The third limiter 18 amplifies the signal input from the comparator 16 more integer times than the first and second limiters 10 and 14 and outputs a synchronization signal having polarity through the output terminal OUT. However, in order to make the polarity of the output sync signal negative, the circuit shown in FIG. 4 has a base connected to the emitter of transistor Q5, a transistor having a collector connected to the power supply and ground, and an emitter. A resistor connected between the collector Q40 and the collector of the transistor Q40 and the power supply is further provided.

한편, 전류원(20)은 다음 수학식 5와 같은 일정량의 전류(IREF)를 제1, 2 및 3리미터(10, 14, 18)와 지연부(12) 및 비교부(16)로 공급한다.On the other hand, the current source 20 supplies a predetermined amount of current (IREF) to the first, second and third limiters (10, 14, 18), the delay unit 12 and the comparator 16 as shown in Equation (5).

도 5a 및 5b은 양극성 입력동기신호와 양극성 출력동기신호를 각각 나타내는 타이밍도들이고, 도 6a 및 도 6b들은 음극성 입력동기신호와 양극성 출력동기신호의 타이밍도들이다.5A and 5B are timing diagrams illustrating the bipolar input synchronous signal and the bipolar output synchronous signal, respectively, and FIGS. 6A and 6B are timing diagrams of the negative input synchronous signal and the bipolar output synchronous signal.

도 5a 또는 도 6a 같은 동기 신호가 도 4에 도시된 입력단자 IN을 통해 입력될 때, 출력단자 OUT를 통해 도 5b 또는 도 6b와 같은 양극성 동기 신호가 각각 출력된다.When the synchronization signal as shown in FIG. 5A or 6A is input through the input terminal IN shown in FIG. 4, the bipolar synchronization signal as shown in FIG.

이상에서 설명한 바와 같이, 본 발명에 의한 동기 신호 정형회로는 외부에 커패시터와 같은 소자를 사용하지 않고서도, 입력한 동기 신호의 극성과 무관하게 미리 정해진 일정한 극성을 갖고, 듀티 사이클이 조정된 동기 신호를 출력할 수 있기 때문에, 본 장치가 이용되는 시스템의 전체 부피가 적어져서 집적화가 가능하고, 시스템 제작 비용이 절감되는 효과가 있다.As described above, the synchronization signal shaping circuit according to the present invention has a predetermined constant polarity regardless of the polarity of the input synchronization signal without using an external device such as a capacitor, and has a duty cycle whose duty cycle is adjusted. Since it is possible to output the total volume of the system in which the apparatus is used is possible to integrate, there is an effect that the system manufacturing cost is reduced.

Claims

A synchronous signal shaping circuit for outputting an output synchronous signal having a predetermined polarity irrespective of the polarity of an input synchronous signal input, the first limiter outputting by limiting the input synchronous signal to a predetermined level from the first limiter. A delay means for delaying the output signal by a predetermined time and outputting the second limiter for limiting and outputting a signal inputted from the delay means to a predetermined level, and comparing the outputs of the second limiter with each level of the input synchronous signal, And a third limiter for outputting the compared result and a third limiter for limiting the compared result to a predetermined level and outputting the output result as the output synchronizing signal.

A synchronization signal shaping circuit for adjusting a duty cycle of an input input synchronization signal and outputting an output synchronization signal having a predetermined polarity irrespective of the polarity of the input synchronization signal, wherein the input synchronization signal is output by limiting the input synchronization signal to a predetermined level. A first limiter, a delay means for delaying and outputting a signal output from the first limiter for a desired time in response to a duty cycle control signal input from the outside, and a second limiting signal for outputting the signal output from the delay means to a predetermined level. A second limiter, comparing means output from the second limiter with each level of the input synchronous signal, comparing means for outputting a comparison result, and limiting the comparison result to a predetermined level and outputting the output synchronous signal as the output synchronization signal; A synchronization signal shaping circuit comprising three limiters.