KR19980027833A - Capacitor Structure and Manufacturing Method of Semiconductor Device - Google Patents
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Abstract
본 발명은 반도체 소자의 커패시터에 관한 것으로 특히, DRAM 등의 고집적 소자에서 커패시턴스(Capacitance)를 증대시켜 소자의 특성 및 신뢰성을 향상시키는데 적당하도록 한 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device, and more particularly, to a capacitor structure and a manufacturing method of a semiconductor device, which is suitable for increasing capacitance and improving the characteristics and reliability of a device in a high density device such as DRAM.
이와 같은 본 발명의 반도체 소자의 커패시터에 있어서, 백금막을 BST 유전막의 하부전극으로 사용할 때 접촉 및 산화방지막으로 BST막을 사용함에 그 특징이 있다.In the capacitor of the semiconductor device of the present invention, the platinum film is used as the lower electrode of the BST dielectric film, and the BST film is used as the contact and anti-oxidation film.
Description
본 발명의 반도체 소자의 커패시터에 관한 것으로 특히, DRAM 등의 고집적 소자에서 커패시턴스(Capacitance)를 증대시켜 소자의 특성 및 신뢰성을 향상시키는데 적당하도록 한 반도체 소자의 커패시터 구조 및 제조방법에 관한 것이다.The present invention relates to a capacitor of a semiconductor device of the present invention, and more particularly, to a capacitor structure and a manufacturing method of a semiconductor device suitable for improving the characteristics and reliability of a device by increasing capacitance in a highly integrated device such as a DRAM.
일반적으로 DRAM은 한 개의 트랜지스터와 한 개의 커패시터로 셀을 구성하는 단순 구조이기 때문에 대용량화와 저코스트화에 유리하다.In general, DRAM has a simple structure in which a cell is composed of one transistor and one capacitor, which is advantageous for high capacity and low cost.
이에 따라, 컴퓨터를 비롯한 각종 전자 제품에 폭넓게 이용되고 있고, 그 응용범위도 계속 확대되고 있다.As a result, it is widely used in various electronic products including computers, and its application range continues to expand.
현재 16Mb DRAM과 64Mb DRAM이 현재 양산되고 있고, 256Mb DRAM과 1Gb DRAM에 대한 연구개발이 진행되고 있다.Currently, 16Mb DRAM and 64Mb DRAM are in mass production, and research and development on 256Mb DRAM and 1Gb DRAM are in progress.
DRAM의 집적도가 증대되면서 셀 영역에서의 커패시터 영역이 급격히 감소하게 되었으며, 그에 따라 축속된 영역에서 동일한 커패시턴스를 얻기 위한 커패시터의 제조 기술이 DRAM의 집적도 향상을 위한 중요한 관점으로 부각되고 있다.As the integration of DRAM increases, the capacitor region in the cell region is drastically reduced, and thus, a capacitor manufacturing technique for obtaining the same capacitance in the condensed region is emerging as an important aspect for improving the integration density of the DRAM.
이하, 첨부된 도면을 참조하여 종래의 커패시터 구조 및 제조방법을 설명하면 다음과 같다.Hereinafter, a conventional capacitor structure and a manufacturing method will be described with reference to the accompanying drawings.
도 1은 종래의 커패시터의 구조를 나타낸 구조단면도이고, 도 2a-도 2d는 종래의 커패시터의 제조방법을 나타낸 공정단면도이다.1 is a structural cross-sectional view showing the structure of a conventional capacitor, Figures 2a-2d is a process cross-sectional view showing a manufacturing method of a conventional capacitor.
먼저, 종래의 반도체 소자의 커패시터의 구조는 도 1에 도시된 바와 같이 반도체 기판(11)상에 ILD층(12) 및 질화막(13)이 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 콘택홀(14)을 갖고 형성된다.First, as shown in FIG. 1, the structure of a capacitor of a conventional semiconductor device contacts the ILD layer 12 and the nitride film 13 to expose a predetermined portion of the surface of the semiconductor substrate 11 on the semiconductor substrate 11. It is formed with the hole 14.
그리고 상기 콘택홀(14)내부에는 폴리 실리콘 플러그(16)가 형성되고, 상기 폴리 실리콘 플러그(16)상과 그에 인접한 상기 질화막(13)상의 일부에 TiN막(17)과 제1백금막(18)이 형성된다. 이어, 상기 제1백금막(18)을 포함한 전면에 BST막(20)과 제2백금막(21)이 형성된다.A polysilicon plug 16 is formed in the contact hole 14, and a TiN film 17 and a first platinum film 18 are formed on the polysilicon plug 16 and a portion of the nitride film 13 adjacent thereto. ) Is formed. Subsequently, the BST film 20 and the second platinum film 21 are formed on the entire surface including the first platinum film 18.
상기와 같은 구조를 갖는 종래의 반도체 소자의 커패시터 제조방법은 먼저, 도 2a에 도시된 바와 같이 반도체 기판(11)상에 ILD(Inter Layer Directic)층(12)을 형성하고, 상기 ILD층(12)상에 질화막(13)을 형성한다.In the method of manufacturing a capacitor of a conventional semiconductor device having the above structure, first, as shown in FIG. 2A, an ILD layer 12 is formed on a semiconductor substrate 11, and the ILD layer 12 is formed. The nitride film 13 is formed on ().
그리고 상기 질화막(13)상에 제1감광막(14)을 도포한 후, 노광 및 현상공정으로 패터닝한다.The first photosensitive film 14 is coated on the nitride film 13 and then patterned by exposure and development processes.
도 2b에 도시된 바와 같이 상기 패터닝된 제1감광막(14)을 마스크로 하여 상기 반도체 기판(11)의 표면이 소정부분 노출되도록 상기 질화막(13)과 ILD층(12)을 선택적으로 제거하여 콘택홀(15)을 형성하고, 상기 제1감광막(14)을 제거한다.As shown in FIG. 2B, the nitride film 13 and the ILD layer 12 are selectively removed so that the surface of the semiconductor substrate 11 is exposed by using the patterned first photoresist layer 14 as a mask. A hole 15 is formed, and the first photosensitive film 14 is removed.
도 2c에 도시된 바와 같이 상기 콘택홀(15)을 포함한 전면에 폴리 실리콘을 증착하고, 상기 폴리 실리콘을 에치백(Etch Back)하여 상기 콘택홀(15)내부에만 남도록 선택적으로 제거하여 폴리 실리콘 플러그(16)를 형성한다.As shown in FIG. 2C, polysilicon plugs are deposited on the entire surface including the contact hole 15, and the polysilicon is etched back to selectively remove the polysilicon so that only the inside of the contact hole 15 remains. (16) is formed.
그리고 상기 폴리 실리콘 플러그(16)를 포함한 전면에 확산방지막용으로 베리어층인 TiN막(17)을 형성하고, 상기 TiN막(17)상에 커패시터의 하부전극용 제1백금막(18)을 형성한다. 이어 상기 제1백금막(18)상에 제2감광막(19)을 도포한 후, 노광 및 현상공정으로 패터닝한다.A TiN film 17, which is a barrier layer, is formed on the entire surface including the polysilicon plug 16, and a first platinum film 18 for lower electrodes of the capacitor is formed on the TiN film 17. do. Subsequently, the second photoresist film 19 is coated on the first platinum film 18, and then patterned by exposure and development processes.
도 2d에 도시된 바와 같이 상기 패터닝된 제2감광막(19)을 마스크로 하여 상기 제1백금막(18)과 TiN막(17)을 선택적으로 제거하고, 상기 제2감광막(19)은 제거한다. 이어, 상기 제1백금막(18)을 포함한 전면에 고유전체막으로 BST막(20)을 형성하고, 상기 BST막(20)상에 커패시터의 상부전극용 제2백금막(21)을 형성하므로써 반도체 소자의 커패시터를 형성한다.As shown in FIG. 2D, the first platinum film 18 and the TiN film 17 are selectively removed using the patterned second photoresist film 19 as a mask, and the second photoresist film 19 is removed. . Subsequently, the BST film 20 is formed of a high dielectric film on the entire surface including the first platinum film 18 and the second platinum film 21 for the upper electrode of the capacitor is formed on the BST film 20. A capacitor of the semiconductor device is formed.
그러나 이와 같은 종래의 반도체 소자의 커패시터 구조 및 제조방법에 있어서 다음과 같은 문제점이 있었다.However, there are the following problems in the conventional capacitor structure and manufacturing method of the semiconductor device.
즉, 다결정 실리콘 플러그와 백금(Pt) 사이에 산소의 확산을 방지해주는 확산방지막으로 TiN이나 TaN 및 TiW막 등을 사용함으로써 고온의 산소분위기에서 백금막이 산소(O2)의 확산 방지막 역할을 하지 못하기 때문에 백금막과의 계면에 따른 스트레스(Stress)의해 백금(Pt)막의 필 오프(Peel Off)가 발생한다.That is, by using TiN, TaN, or TiW film as a diffusion barrier to prevent oxygen diffusion between the polycrystalline silicon plug and platinum (Pt), the platinum film does not act as a diffusion barrier of oxygen (O 2 ) in a high temperature oxygen atmosphere. Therefore, the peel off of the platinum film occurs due to the stress caused by the interface with the platinum film.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 커패시터의 전기적 특성을 향상시키도록 한 반도체 소자의 커패시터 구조 및 제조방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a capacitor structure and a manufacturing method of a semiconductor device to improve the electrical characteristics of the capacitor to solve the above problems.
도 1은 종래의 반도체 소자의 커패시터 구조를 나타낸 구조단면도1 is a structural cross-sectional view showing a capacitor structure of a conventional semiconductor device
도 2a-도 2d는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도2A through 2D are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.
도 3은 본 발명의 반도체 소자의 커패시터 구조를 나타낸 구조단면도3 is a structural cross-sectional view showing a capacitor structure of a semiconductor device of the present invention.
도 4a-도 4f는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도4A to 4F are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
31:반도체 기판32:ILD층31: semiconductor substrate 32: ILD layer
33:제1BST막34:제1감광막33: first BST film 34: first photosensitive film
35:콘택홀36:폴리 실리콘 플러그35: contact hole 36: polysilicon plug
37:금속 실리사이드38:제1백금막37: metal silicide 38: first platinum film
39:제2BST막40:제2백금막39: second BST film 40: second platinum film
41:제2감광막42:제3백금막 측벽41: second photosensitive film 42: third platinum film sidewall
43:제3BST막44:제4백금막43: third BST film 44: fourth platinum film
상기와 같은 목적을 달성하기 위한 본 발명의 반도체 소자의 커패시터의 구조는 기판; 상기 기판상에 콘택홀을 갖고 형성하는 제1, 제2절연막; 상기 콘택홀 내부에 형성되는 도전용 플러그 및 금속 실리사이드; 상기 금속 실리사이드상과 그에 인접한 제2절연막상에 차례로 형성하는 제1하부전극, 제3절연막, 제2하부전극; 상기 제1하부전극, 제3절연막, 제2하부전극의 양측면에 형성되는 제3하부전극; 상기 제3하부전극을 포함한 전면에 형성되는 제4절연막 및 상부전극을 포함하여 구성되며, 상기와 같은 구조를 갖는 본 발명의 반도체 소자의 커패시터 제조방법은 기판을 준비하는 단계; 상기 기판상에 제1, 제2절연막을 형성하고 상기 기판의 표면이 소정부분 노출되도록 콘택홀을 형성하는 단계; 상기 콘택홀 내부에 도전용 플러그와 금속 실리사이드를 형성하는 단계; 상기 금속 실리사이드상과 그에 인접한 제2절연막상에 제1하부전극, 제3절연막, 제2하부전극을 차례로 형성하는 단계; 상기 제1하부전극, 제3절연막, 제2하부전극의 양측면에 제3하부전극을 형성하는 단계; 상기 제3하부전극을 포함한 전면에 제3절연막 및 상부전극을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The structure of the capacitor of the semiconductor device of the present invention for achieving the above object is a substrate; First and second insulating layers formed on the substrate with contact holes; A conductive plug and a metal silicide formed in the contact hole; A first lower electrode, a third insulating layer, and a second lower electrode sequentially formed on the metal silicide phase and on the second insulating layer adjacent thereto; Third lower electrodes formed on both sides of the first lower electrode, the third insulating layer, and the second lower electrode; Comprising a fourth insulating film and an upper electrode formed on the front surface including the third lower electrode, the capacitor manufacturing method of the semiconductor device of the present invention having the structure as described above comprises the steps of preparing a substrate; Forming first and second insulating layers on the substrate and forming contact holes to expose a portion of the surface of the substrate; Forming a conductive plug and a metal silicide in the contact hole; Sequentially forming a first lower electrode, a third insulating layer, and a second lower electrode on the metal silicide layer and on the second insulating layer adjacent thereto; Forming third lower electrodes on both sides of the first lower electrode, the third insulating layer, and the second lower electrode; And forming a third insulating film and an upper electrode on the entire surface including the third lower electrode.
이하, 첨부된 도면을 참조하여 본 발명의 반도체 소자의 커패시터 구조 및 제조방법을 설명하면 다음과 같다.Hereinafter, a capacitor structure and a manufacturing method of a semiconductor device of the present invention will be described with reference to the accompanying drawings.
도 3은 본 발명의 반도체 소자의 커패시터 구조를 나타낸 구조단면도이고, 도 4a-도 4f는 본 발명의 반도체 소자의 커패시터 제조방법을 나타낸 공정단면도이다.3 is a structural cross-sectional view showing a capacitor structure of a semiconductor device of the present invention, Figures 4a-4f is a process cross-sectional view showing a capacitor manufacturing method of the semiconductor device of the present invention.
먼저, 본 발명의 반도체 소자의 커패시터 구조는 도 3에 도시된 바와 같이 반도체 기판(31)상에 ILD층(32) 및 제1BST막(33)이 상기 반도체 기판(31)의 표면이 노출되도록 콘택홀(35)을 갖고 형성된다.First, as shown in FIG. 3, the capacitor structure of the semiconductor device of the present invention contacts the ILD layer 32 and the first BST layer 33 to expose the surface of the semiconductor substrate 31 on the semiconductor substrate 31. It is formed with a hole 35.
그리고 상기 콘택홀(35)내부에는 제1BST막(33)의 표면보다 낮게 폴리 실리콘 플러그(36)가 형성되고, 상기 폴리 실리콘 플러그(36)상에 금속 실리사이드(37)이 상기 제1BST막(33)의 표면과 동일높이로 형성된다. 이어, 상기 금속 실리사이드(37)상과 그에 인접한 상기 제1BST막(33)상에 제1백금막(38), 제2BST막(39), 제2백금막(40)이 차례로 형성된다.In addition, a polysilicon plug 36 is formed in the contact hole 35 below the surface of the first BST layer 33, and the metal silicide 37 is formed on the polysilicon plug 36 to form the first BST layer 33. It is formed at the same height as the surface. Subsequently, a first platinum film 38, a second BST film 39, and a second platinum film 40 are sequentially formed on the metal silicide 37 and the first BST film 33 adjacent thereto.
또한, 상기 제1백금막(38), 제2BST막(39), 제2백금막(40)의 양측면에 제3백금막 측벽(42)이 형성되고, 상기 제3백금막 측벽(42)을 포함한 전면에 제3BST막(43)과 제4백금막(44)이 형성된다.Further, third platinum film sidewalls 42 are formed on both sides of the first platinum film 38, the second BST film 39, and the second platinum film 40, and the third platinum film sidewall 42 is formed. The third BST film 43 and the fourth platinum film 44 are formed on the entire surface thereof.
여기서 상기 제1, 제2, 제3백금막(38,40,42)은 커패시터의 하부전극이고, 제3BST막(43)은 유전체막 그리고 상기 제4백금막(44)은 커패시터의 상부전극이다.The first, second, and third platinum films 38, 40, and 42 are lower electrodes of the capacitor, the third BST film 43 is a dielectric film, and the fourth platinum film 44 is an upper electrode of the capacitor. .
상기와 같은 구조를 갖는 반도체 소자의 커패시터 제조방법은 먼저, 도 4a에 도시된 바와 같이 반도체 기판(31)상에 ILD(Inter Layer Directic)층(32)을 형성하며, 상기 ILD층(32)상에 제1BST(BaSrTiO3)막(33)을 300Å 두께로 형성한다.In the capacitor manufacturing method of the semiconductor device having the above structure, first, as shown in FIG. 4A, an ILD layer 32 is formed on the semiconductor substrate 31, and the ILD layer 32 is formed on the semiconductor substrate 31. The first BST (BaSrTiO 3 ) film 33 is formed to have a thickness of 300 GPa.
그리고 상기 제1BST막(33)상에 제1감광막(34)을 도포한 후, 노광 및 현상공정으로 패터닝(Pattering)한다.The first photoresist film 34 is coated on the first BST film 33, and then patterned by exposure and development processes.
도 4b에 도시된 바와 같이 상기 패터닝된 제1감광막(34)을 마스크로 하여 상기 반도체 기판(31)의 표면이 소정부분 노출되도록 상기 제1BST막(33)과 ILD층(32)을 선택적으로 제거하여 콘택홀(35)을 형성하고, 상기 제1감광막(34)을 제거한다.As shown in FIG. 4B, the first BST layer 33 and the ILD layer 32 are selectively removed to expose a predetermined portion of the surface of the semiconductor substrate 31 using the patterned first photoresist layer 34 as a mask. The contact hole 35 is formed to remove the first photoresist layer 34.
도 4c에 도시된 바와 같이 상기 콘택홀(35)을 포함한 전면에 폴리 실리콘을 증착하고, 상기 폴리 실리콘을 에치백(Etch Back)하여 상기 콘택홀(35)내부에만 남도록 선택적으로 제거하여 폴리 실리콘 플러그(36)를 형성한다. 이때 상기 폴리 실리콘 플러그(36)는 상기 제1BST막(33)의 표면보다 낮게 형성된다.As shown in FIG. 4C, polysilicon plugs are deposited on the entire surface including the contact hole 35, and the polysilicon is etched back to selectively remove the polysilicon to remain only inside the contact hole 35. Form 36. In this case, the polysilicon plug 36 is formed lower than the surface of the first BST layer 33.
그리고 상기 폴리 실리콘 플러그(36)를 포함한 전면에 금속 실리사이드층을 형성하고, 상기 폴리 실리콘 플러그(36)상에만 에치백 공정을 실시한다. 이때 상기 금속 실리사이드(37)가 상기 제1BST막(33) 표면과 동일높이가 되도록 형성한다.Then, a metal silicide layer is formed on the entire surface including the polysilicon plug 36 and an etch back process is performed only on the polysilicon plug 36. In this case, the metal silicide 37 is formed to have the same height as the surface of the first BST layer 33.
도 4d에 도시된 바와 같이 상기 금속 실리사이드(37)를 포함한 전면에 500Å 두께로 제1백금막(38)을 형성하고, 상기 제1백금막(38)상에 1700-2700Å 두께로 제2BST막(39)을 형성한다. 여기서 상기 제2BST막(39)은 산소 확산방지막으로써 후공정에서 상기 금속 실리사이드(37)가 산화되지 않도록 아르곤(Ar)으로만 스퍼터(Sputter) 증착을 행하며, 결정이 형성될 수 있도록 500-550℃의 낮은 온도에서 형성한다.As shown in FIG. 4D, a first platinum film 38 is formed on the entire surface including the metal silicide 37 at a thickness of 500 mW, and a second BST film (1700-2700 mW) is formed on the first platinum film 38. 39). Here, the second BST film 39 is an oxygen diffusion preventing film, and sputter deposition is performed only with argon (Ar) so that the metal silicide 37 is not oxidized in a later step, and thus 500-550 ° C. may be formed. At low temperatures.
이때 산소없이 아르곤 분위기에서 형성된 제2BST막(39)은 산소공간(Vacancy)이 존재하고, 후공정에서 형성되는 제3BST막을 고온에서 형성될 때 제2백금막을 통해서 확산해 들어가는 간소를 게터링(Gettering)하여 하부의 제2백금막으로 확산해 들어가는 것을 방지한다.At this time, the second BST film 39 formed in an argon atmosphere without oxygen has oxygen vacancies, and when the third BST film formed in a later step is formed at a high temperature, it gets gettered through the second platinum film. To prevent diffusion into the lower second platinum film.
이어, 상기 제2BST막(39)상에 제2백금막(40)을 500Å 두께로 형성하고, 상기 제2백금막(40)상에 제2감광막(41)을 도포한 후, 노광 및 현상공정으로 패터닝한다.Subsequently, a second platinum film 40 is formed on the second BST film 39 to a thickness of 500 microseconds, and the second photoresist film 41 is coated on the second platinum film 40, followed by an exposure and development process. Pattern with.
도 4e에 도시된 바와 같이 패터닝된 제2감광막(41)을 마스크로 하여 상기 질화막(33)의 표면이 노출되도록 상기 제2백금막(40), 제2BST막(39), 제1백금(38)을 선택적으로 제거하고, 상기 제2감광막(41)을 제거한다.As shown in FIG. 4E, the second platinum film 40, the second BST film 39, and the first platinum 38 are exposed so that the surface of the nitride film 33 is exposed using the patterned second photosensitive film 41 as a mask. ) Is selectively removed, and the second photosensitive film 41 is removed.
이어, 상기 제2백금막(40)을 포함한 전면에 제3백금막을 형성하고, 에치백 하여(Etch BacK)하여 상기 제2백금막(40), 제2BST막(39), 제1백금막(38)의 양측면에 제3백금막 측벽(42)을 형성한다.Subsequently, a third platinum film is formed on the entire surface including the second platinum film 40, and is etched back to form the second platinum film 40, the second BST film 39, and the first platinum film (Etch BacK). The third platinum film sidewall 42 is formed on both sides of the 38.
도 4f에 도시된 바와 같이 제3백금막 측벽(42)을 포함한 전면에 MOCVD법으로 제3BST막(43)과 제4백금막(44)을 차례로 형성한다.As shown in FIG. 4F, the third BST film 43 and the fourth platinum film 44 are sequentially formed on the entire surface including the third platinum film sidewall 42 by MOCVD.
이상에서 설명한 바와 같이 본 발명의 반도체 소자의 커패시터 구조 및 제조 방법에 있어서 다음과 같은 효과가 있다.As described above, the capacitor structure and the manufacturing method of the semiconductor device of the present invention have the following effects.
첫째, 확산방지막으로 BST막을 사용함으로써 백금막과 폴리 실리콘 플러그 사이에 산소의 확산을 방지한다.First, by using a BST film as a diffusion barrier film, oxygen diffusion is prevented between the platinum film and the polysilicon plug.
둘째, BST막을 확산방지막으로 사용함으로써 고온의 공정에서 백금막의 열적인 스트레스를 완화시킨다.Second, by using the BST film as a diffusion barrier to reduce the thermal stress of the platinum film in the high temperature process.
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