KR19980026609A - Lead frame for lead-on chip and semiconductor chip package using same - Google Patents
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Abstract
본 발명은, 리드 온 칩(lead on chip; LOC)용 리드 프레임 및 그를 이용한 반도체 칩 패키지에 관한 것으로, 칩의 본딩 패드들이 형성된 면에 접착되는 내부 리드의 칩 접착부의 두께를 외부 리드와 연결되는 내부 리드 말단부의 두께보다 얇게 가공함으로써, 리드 프레임의 내부 리드의 칩 접착부의 폭과 간격을 줄일 수 있어 종래의 리드 온 칩용 반도체 칩과 동일한 용량을 가지면서도 크기가 작은 반도체 칩의 상면에 리드 프레임의 내부 리드의 칩 접착부가 부착될 수 있도록 리드 프레임을 패터닝할 수 있는 장점이 있다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame for a lead on chip (LOC) and a semiconductor chip package using the same, wherein the thickness of the chip adhesive portion of the inner lead bonded to the surface on which the bonding pads of the chip are formed is connected to the outer lead. By processing thinner than the thickness of the inner lead end portion, the width and spacing of the chip bonding portion of the inner lead of the lead frame can be reduced, so that the lead frame is formed on the upper surface of the semiconductor chip having the same capacity as that of the conventional semiconductor chip for lead-on chip. There is an advantage in that the lead frame can be patterned so that the chip adhesive of the inner lead can be attached.
Description
본 발명은 리드 프레임 및 그를 이용한 반도체 칩 패키지에 관한 것으로, 반도체 칩 상에 접착되는 내부 리드의 칩 접착부의 두께가 외부 리드의 두께보다 얇게 가공된 내부 리드를 갖는 리드 온 칩(lead on chip; LOC)용 리드 프레임 및 그를 이용한 반도체 칩 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a lead frame and a semiconductor chip package using the same, wherein a lead on chip (LOC) having an inner lead having a thickness of a chip bonding portion of an inner lead adhered on a semiconductor chip is made thinner than a thickness of the outer lead. ) And a semiconductor chip package using the same.
에폭시 계열의 성형 수지를 이용하여 봉지된 통상의 플라스틱 패키지는 패키지 크기에 비하여 탑재할 수 있는 칩 크기에 대한 제약이 많았다.Conventional plastic packages encapsulated using epoxy-based molding resins have more restrictions on the size of chips that can be mounted than package sizes.
왜냐 하면, 패키지의 구조상에 있어서, 칩은 다이 패드의 상면에 접착됨으로써 탑재되고, 그 탑재된 칩의 본딩 패드들과 리드 프레임의 각기 대응된 리드들과의 전기적 연결을 위하여, 다이 패드와 리드들간의 간격은 최소한 리드 프레임의 두께만큼은 확보되어야 하기 때문이다.Because, in the structure of the package, the chip is mounted by adhering to the upper surface of the die pad, and between the die pad and the leads for electrical connection between the bonding pads of the mounted chip and the respective leads of the lead frame. This is because the spacing should be at least as large as the thickness of the lead frame.
따라서, 실제 탑재 가능한 칩의 크기는 패키지의 크기에 약 70%가 일반적인 한계이었다.Therefore, the actual size of the chip that can be mounted was a general limit about 70% of the size of the package.
상기의 단점을 극복하기 위해 제시된 방안이 리드 온 칩(lead on chip; LOC) 패키지와 칩 온 리드(chip on lead; COL) 패키지 등과 같은 구조이다.In order to overcome the above disadvantages, the proposed scheme is a structure such as a lead on chip (LOC) package and a chip on lead (COL) package.
특히, LOC 패키지는 대형의 칩의 효과적인 탑재가 가능할 뿐만아니라, 칩에 전원을 공급하는 버스 바(bus bar)의 설치가 가능하여 반도체의 전기적 특성 개선에 효과적이다.In particular, the LOC package can effectively mount a large chip and can also install a bus bar for supplying power to the chip, which is effective for improving electrical characteristics of a semiconductor.
또한, LOC 기술을 반도체 칩 패키지에 도입하게 되면, 칩의 본딩 패드들이 각기 대응된 리드들과 본딩 와이어에 의해 전기적 연결됨에 있어서, 본댕 패드 설계의 위치 제약을 받지 않기 때문에 칩 설계에 유연성을 갖게 된다.In addition, the introduction of LOC technology into the semiconductor chip package provides flexibility in chip design since the bonding pads of the chip are electrically connected by corresponding leads and bonding wires, and thus are not subject to position constraints of the bond pad design. .
즉, LOC 구조는 칩의 본딩 패드들의 위치가 가장자리든지 중심이든지 무관하기 때문에 새로운 칩 설계에 유연하게 대처할 수 있는 장점이 있다.That is, the LOC structure has the advantage of flexibly coping with the new chip design since the bonding pads of the chip are not related to the edge or the center.
그리고, LOC 구조는 다이 패드가 없는 구조상의 특성을 갖기 때문에 다이 패드와 성형 수지간의 열팽창 계수의 차이에 의하여 발생되던 박리 현상이 미연에 방지된다.In addition, since the LOC structure has a structural characteristic without a die pad, the peeling phenomenon caused by the difference in thermal expansion coefficient between the die pad and the molding resin is prevented in advance.
도 1은 종래 기술의 실시 예에 따른 LOC 패키지를 나타내는 단면도이다.1 is a cross-sectional view showing a LOC package according to an embodiment of the prior art.
도 1을 참조하면, 종래 기술에 따른 LOC 패키지(100)는 칩(10)의 상면의 양측에 부착된 리드들(20)을 갖는다.Referring to FIG. 1, the LOC package 100 according to the related art has leads 20 attached to both sides of an upper surface of the chip 10.
상기 리드(20)에 있어서, 상기 칩의 본딩 패드들(12)과 전기적으로 연결되는 부분을 내부 리드(26)라 하고, 외부 전자 장치에 접속되는 부분을 외부 리드(24)라 한다.In the lead 20, a portion electrically connected to the bonding pads 12 of the chip is called an inner lead 26, and a portion connected to an external electronic device is called an external lead 24.
여기서, 상기 칩 상면의 양측과 내부 리드들(26)의 하면이 양면 접착성 폴리이미드 테이프들(50)에 의해 접착되어 있다.Here, both sides of the upper surface of the chip and the lower surface of the inner leads 26 are bonded by double-sided adhesive polyimide tapes 50.
여기서, 상기 테이프들(50)은 상기 칩의 본딩 패드들(12)이 형성되지 않은 부분에 각기 접착되어 있다.In this case, the tapes 50 are adhered to portions where the bonding pads 12 of the chip are not formed.
상기 칩(10)의 중심 부분에 형성된 본딩 패드들(12)은 그들(12)에 각기 대응된 내부 리드들(26)과 본딩 와이어(30)에 의해 전기적 연결되어 있다.Bonding pads 12 formed in the central portion of the chip 10 are electrically connected to each other by internal leads 26 and bonding wires 30 corresponding to them.
그리고, 상기 칩(10), 내부 리드들(26) 및 본딩 와이어들(30)을 포함하는 전기적 연결 부분을 외부의 환경으로부터 보호하기 위하여 에폭시 계열의 성형 수지로 봉지된 패키지 몸체(40)를 갖는다.In addition, the package body 40 encapsulated with an epoxy-based molding resin is provided to protect the electrical connection portion including the chip 10, the inner leads 26, and the bonding wires 30 from an external environment. .
그리고, 패키지 몸체(40)의 외부로 돌출된 외부 리드들(24)은 상기 내부 리드들(26)과 각기 일체로 형성되어 있다.The outer leads 24 protruding to the outside of the package body 40 are formed integrally with the inner leads 26, respectively.
그리고, 상기 외부 리드들(24)은 실장될 전자 장치에 각기 대응되도록 절곡되어 있다.The external leads 24 are bent to correspond to the electronic devices to be mounted.
본 도면의 LOC 패키지(100)는 외부 리드들(24)의 말단이 영문자 J형태로 절곡된 표면 실장형 패키지를 나타내고 있다.The LOC package 100 of this figure shows a surface-mount package in which the ends of the outer leads 24 are bent in the letter J.
그리고, 내부 리드(26)는 칩(10) 상면에 접착되는 칩 접착부와 외부 리드들(24)과 연결되는 말단부가 일정한 두께로 형성되어 있다.In addition, the inner lead 26 has a chip adhesive portion adhered to the upper surface of the chip 10 and a distal end portion connected to the external leads 24 having a predetermined thickness.
도 2는 도 1에서 리드 온 칩용 리드 프레임에 반도체 칩이 접착되어 와이어 본딩된 상태를 나타내는 평면도이다.FIG. 2 is a plan view illustrating a state in which a semiconductor chip is bonded and wire bonded to a lead frame for a lead-on chip in FIG. 1.
도 3은 도 2의 A-A'선 단면도이다.3 is a cross-sectional view taken along the line AA ′ of FIG. 2.
도 4는 도 2에서 내부 리드의 부분을 확대하여 나타낸 확대 사시도이다.4 is an enlarged perspective view illustrating an enlarged portion of an inner lead in FIG. 2.
도 2 내지 도 4를 참조하면, LOC용 리드 프레임(80)은 각기 일정한 간격을 두고 양측에 이격·접착될 리드들(20)을 갖는다.2 to 4, the LOC lead frame 80 has leads 20 to be spaced apart and bonded to both sides at regular intervals.
상기 리드들(20)은 칩의 본딩 패드들(12)과 각기 전기적 연결될 내부 리드들(26)과 성형 공정 이후에 패키지 몸체의 외부로 돌출되며 상기 내부 리드들(26)과 각기 일체로 형성된 외부 리드들(24)로 구분된다.The leads 20 are protruded to the outside of the package body after the forming process and the inner leads 26 to be electrically connected to the bonding pads 12 of the chip, respectively, and formed integrally with the inner leads 26. It is divided into leads 24.
그리고, 양측에 형성된 리드들(20)의 마주보는 양측에 타이바들(25)이 형성되어 있다.Tie bars 25 are formed on both sides of the leads 20 formed on both sides.
상기 외부 리드들(24)의 말단과 타이바들(25)은 상기 리드 프레임의 상하 양측에 형성된 사이드 레일 부분(28)과 일체로 형성되어 있다.The ends of the outer leads 24 and the tie bars 25 are integrally formed with side rail portions 28 formed on both upper and lower sides of the lead frame.
상기 사이드 레일 부분(28)은 상기 리드들(20)을 지지하고, 상기 리드 프레임(80)이 이송되는 경우에 있어서, 이송 레일과 접촉되는 부분이다.The side rail portion 28 supports the leads 20 and is in contact with the transfer rail when the lead frame 80 is transferred.
여기서, 칩(10)의 상부면에 리드 프레임(80)이 부착된 구조는 상기 내부 리드들(26)의 하면에 양면 접착성 폴리이미드 테이프(50)가 각기 부착되어 있다.Here, in the structure in which the lead frame 80 is attached to the upper surface of the chip 10, double-sided adhesive polyimide tape 50 is attached to the lower surface of the inner leads 26, respectively.
좀 더 상세히 설명하면, 상기 테이프들(50)은 배치된 위치가 내부 리드들(26), 예를 들면 양측에 각기 16개씩의 내부 리드들(26)의 하면에 각기 부착되어 있는 것이다.In more detail, the tapes 50 are disposed on the inner leads 26, for example, the lower surfaces of the sixteen inner leads 26 on both sides thereof.
그리고, 상기 테이프들(50)의 하면과 칩(10)의 상부면이 정렬된 상태에서 열 압착의 방법으로 상기 내부 리드들(26)을 상기 칩(10)의 상부면에 부착시키게 된다.In addition, the inner leads 26 may be attached to the upper surface of the chip 10 by thermal compression while the lower surface of the tapes 50 and the upper surface of the chip 10 are aligned.
그리고, 상기 내부 리드들(26)과 각기 대응되는 상기 칩의 본딩 패드들(12)과 본딩 와이어(30)에 의해 전기적 연결된 구조를 갖는다.In addition, the internal leads 26 may be electrically connected to each other by bonding pads 12 and bonding wires 30 of the chip.
본 도면에서는 상기 칩의 본딩 패드들(12)이 양측의 상기 내부 리드들(26)의 사이에 위치하게 된다.In the drawing, bonding pads 12 of the chip are positioned between the inner leads 26 on both sides.
그리고, LOC용 리드 프레임(80)은 일정한 두께(t)로 제조된다.The LOC lead frame 80 is manufactured to have a constant thickness t.
이와 같은 구조를 갖는 LOC용 리드 프레임(80)에 있어서, 리드 프레임의 두께(t)는 리드 프레임의 가공시 내부 리드들의 폭(w)과 간격(s)을 결정하는 중요한 인자가 된다.In the lead frame 80 for LOC having such a structure, the thickness t of the lead frame is an important factor for determining the width w and the interval s of the inner leads during processing of the lead frame.
통상적으로 리드 프레임의 제조 방법으로 스탬핑 방법(stamping method)과 에칭 방법(etching method)이 이용된다.Typically, a stamping method and an etching method are used as a manufacturing method of the lead frame.
스탬핑 방법은 리드 프레임의 두께(t)의 75%까지 폭(w)과 간격(s)을 갖는 내부 리드들(26)을 제조할 수 있으며, 에칭 방법은 리드 프레임의 두께(t)의 80%까지 폭(w)과 간격(s)을 갖는 내부 리드들(26)의 제조가 가능하다.The stamping method can produce internal leads 26 having a width w and a spacing s up to 75% of the thickness t of the lead frame, and the etching method 80% of the thickness t of the lead frame. It is possible to manufacture the inner leads 26 with a width w and a distance s up to.
여기서, 리드 프레임의 원소재로는 철계 합금판이나 구리계 합금판이 사용되며, 그 원소재가 로울링(rolling) 형태일 때에는 펀칭 프레스(punching press)를 이용하고, 쉬트(sheet) 상태일 때는 식각 방법으로 제작하는 것이 바람직하다.In this case, an iron-based alloy plate or a copper-based alloy plate is used as the raw material of the lead frame. When the raw material is in a rolling form, a punching press is used, and when the sheet is in a sheet state, etching is performed. It is preferable to manufacture by the method.
그리고, 실제 이러한 제작상의 한계는 LOC 패키지에 있어서 매우 중요한 요소가 된다.In practice, these manufacturing limitations are very important for LOC packages.
즉, 같은 용량 예를 들면, 16M DRAM, 64M DRAM의 반도체 칩에 있어서, 현재 사용되고 있는 칩의 크기(a)보다는 앞으로는 같은 용량을 가지면서도 반도체 칩의 크기가 작아지는 반도체 칩의 개발 연구가 진행되고 있다.That is, in the case of semiconductor chips of the same capacity, for example, 16M DRAM and 64M DRAM, the research on the development of the semiconductor chip, which has the same capacity in the future but the size of the semiconductor chip, becomes smaller than the size (a) of the chip currently being used. have.
현재에는 LOC용 리드 프레임의 내부 리드들이 칩의 상부면에 위치하게 되지만, 반도체 칩의 크기가 작아지게 되면, 종래의 LOC용 리드 프레임의 내부 리드들 중에서 외각쪽에 위치한 내부 리드들은 칩의 상부면에 위치하지 못하게 된다.Currently, the inner leads of the lead frame for LOC are located on the upper surface of the chip. However, when the size of the semiconductor chip becomes smaller, the inner leads located on the outer side of the inner leads of the conventional LOC lead frame are placed on the upper surface of the chip. It will not be located.
물론 LOC용 리드 프레임의 내부 리드들의 폭과 간격을 좁게 형성하면 되지만, 전술되어진 것 처럼 내부 리드들의 설계에 한계가 있으며, 그 설계 한계의 최대값에서 내부 리드들이 설계되더라도 내부 리드들 사이의 전기적 간섭과 같은 문제가 발생된다.Of course, the width and spacing of the inner leads of the lead frame for the LOC may be narrowed, but as described above, there is a limitation in the design of the inner leads, and even if the inner leads are designed at the maximum value of the design limit, electrical interference between the inner leads is made. The same problem occurs.
그리고, 전자 장치에 실장될 LOC 패키지 종류에 따라서 외부 리드들의 폭과 간격은 국제 규격으로 정해져 있다.In addition, according to the type of LOC package to be mounted in the electronic device, the width and spacing of the external leads are defined in international standards.
따라서, 본 발명의 목적은 칩의 상부면에 접착되는 내부 리드의 칩 접착부의 두께를 외부 리드의 두께보다는 얇게 가공함으로써, 내부 리드들의 칩 접착부의 폭과 간격을 종래의 것보다 좁게 형성할 수 있기 때문에 크기가 작은 칩에 대응할 수 있는 LOC용 리드 프레임 및 그를 이용한 반도체 칩 패키지를 제공하는데 있다.Accordingly, an object of the present invention is to process the thickness of the chip bonding portion of the inner lead bonded to the upper surface of the chip thinner than the thickness of the outer lead, so that the width and spacing of the chip bonding portion of the inner leads can be made narrower than the conventional one. Therefore, the present invention provides a lead frame for a LOC that can cope with a small chip, and a semiconductor chip package using the same.
도 1은 종래 기술의 실시 예에 따른 리드 온 칩 패키지를 나타내는 단면도.1 is a cross-sectional view showing a lead-on chip package according to an embodiment of the prior art.
도 2는 도 1에서 리드 온 칩용 리드 프레임에 반도체 칩이 접착되어 와이어 본딩된 상태를 나타내는 평면도.FIG. 2 is a plan view illustrating a state in which a semiconductor chip is bonded and wire bonded to a lead frame for a lead-on chip in FIG. 1. FIG.
도 3은 도 2의 A-A'선 단면도.3 is a cross-sectional view taken along the line AA ′ of FIG. 2.
도 4는 도 2에서 내부 리드의 부분을 확대하여 나타낸 확대 사시도.4 is an enlarged perspective view showing an enlarged portion of the inner lead in FIG.
도 5는 본 발명에 따른 리드 온 칩용 리드 프레임이 제조되는 상태를 나타내는 사시도.5 is a perspective view showing a state in which a lead frame for a lead-on chip according to the present invention is manufactured.
도 6은 도 5의 B-B'선 단면도.6 is a cross-sectional view taken along the line BB ′ of FIG. 5.
도 7은 본 발명에 의한 리드 온 칩용 리드 프레임에 반도체 칩이 접착되어 와이어 본딩된 상태를 나타내는 평면도.7 is a plan view showing a state in which the semiconductor chip is bonded to the lead frame for a lead-on chip according to the present invention and wire bonded.
도 8은 도 7의 C-C'선 단면도.8 is a cross-sectional view taken along the line CC ′ of FIG. 7.
도 9는 도 7에서 내부 리드 부분을 확대하여 나타낸 확대 사시도.9 is an enlarged perspective view illustrating an enlarged view of an inner lead portion of FIG. 7;
도 10은 도 7에서 성형 수지가 봉지되어 리드 온 칩 패키지로 제조된 상태를 나타내는 단면도.10 is a cross-sectional view illustrating a state in which a molding resin is encapsulated in FIG. 7 and manufactured into a lead-on chip package.
도 11은 본 발명의 다른 실시 예에 따른 리드 온 칩 패키지를 나타내는 단면도.11 is a cross-sectional view illustrating a lead on chip package according to another exemplary embodiment of the present invention.
※ 도면의 주요 부분에 대한 설명 ※※ Description of the main parts of the drawings ※
110, 210 : 반도체 칩 120, 220 : 리드110, 210: semiconductor chip 120, 220: lead
126a, 226a : 칩 접착부 126b, 226b : 내부 리드 말단부126a and 226a: chip bonding portions 126b and 226b: inner lead end portions
130, 230 : 본딩 와이어 140, 240 : 패키지 몸체130, 230: bonding wire 140, 240: package body
150, 250 : 폴리이미드 테이프 170 : 금속 절삭 장치150, 250: polyimide tape 170: metal cutting device
180 : 리드 프레임 184 : 리드 프레임용 원소재180: lead frame 184: raw material for lead frame
상기 목적을 달성하기 위하여, 실장될 칩의 일면 상에 소정의 간격을 두고 이격·접착되어 있으며, 그 칩의 일면에 형성된 복 수개의 본딩 패드들에 각기 대응되어 전기적 연결될 칩 접착부를 갖는 내부 리드들과; 그 내부 리드들과 일체로 형성된 외부 리드들을 포함하며,In order to achieve the above object, the inner leads are spaced apart and bonded to one surface of the chip to be mounted at predetermined intervals, and have chip bonding portions to be electrically connected to a plurality of bonding pads formed on one surface of the chip. and; External leads formed integrally with the internal leads,
상기 내부 리드의 칩 접착부의 두께가 상기 외부 리드의 두께보다 얇게 형성된 것을 특징으로 하는 리드 온 칩용 리드 프레임을 제공한다.Provides a lead frame for a lead-on chip, characterized in that the thickness of the chip adhesive portion of the inner lead is formed thinner than the thickness of the outer lead.
상기 다른 목적을 달성하기 위하여, 일면에 복 수개의 본딩 패드들을 갖는 반도체 칩과; 그 칩의 일면 상에 소정의 간격을 두고 이격·접착되어 있으며, 그 본딩 패드들에 각기 대응되어 전기적으로 연결된 칩 접착부를 갖는 내부 리드들; 상기 칩 및 내부 리드들을 포함하는 전기적 연결 부분을 보호하기 위하여 성형 수지로 봉지된 패키지 몸체; 및 상기 내부 리드들과 각기 일체로 형성되어 있으며, 상기 성형 수지의 외부로 돌출된 외부 리드들을 포함하며,In order to achieve the above another object, a semiconductor chip having a plurality of bonding pads on one surface; Internal leads spaced on each side of the chip at a predetermined interval and bonded to each other, and having chip bonding portions electrically connected to the bonding pads, respectively; A package body encapsulated with a molding resin to protect an electrical connection portion including the chip and the inner leads; And external leads protruding to the outside of the molding resin, each formed integrally with the internal leads,
상기 칩 접착부의 두께가 상기 외부 리드의 두께보다 얇게 형성된 것을 특징으로 하는 리드 온 칩용 리드 프레임을 이용한 반도체 칩 패키지를 제공한다.Provided is a semiconductor chip package using a lead frame for a lead-on chip, wherein the chip adhesive part is formed to be thinner than the thickness of the external lead.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.
도 5는 본 발명에 따른 LOC용 리드 프레임이 제조되는 상태를 나타내는 사시도이다.5 is a perspective view showing a state in which a lead frame for LOC according to the present invention is manufactured.
도 6은 도 5의 B-B'선 단면도이다.FIG. 6 is a cross-sectional view taken along the line BB ′ of FIG. 5.
도 5 및 도 6을 참조하면, 본 발명에 따른 LOC용 리드 프레임의 제조 단계를 나타내는 도면으로서 리드 프레임용 원소재(184)를 금속 절삭 장치(170)를 이용하여 내부 리드들로 형성될 부분을 절삭(切削)하여 홈(123)이 형성되는 상태를 나타내고 있다.5 and 6, a view showing a manufacturing step of a lead frame for LOC according to the present invention shows a portion in which the lead frame raw material 184 is to be formed as internal leads using the metal cutting device 170. The state in which the groove 123 is formed by cutting is shown.
여기서, 상기 금속 절삭 장치(170)는 일측에 감겨져 있는 원소재(184)가 한 방향으로 진행하면서 반대되는 쪽에서 절삭된 원소재(184)가 감겨질 수 있도록 로울러(171, 173)가 마주보는 양측에 설치되어 있으며, 양측의 로울러(171, 173) 사이에 압착 로울러(172, 174)가 설치되어 있고, 원소재(184)가 감겨져 있는 일측의 로울러(171)와 압착 로울러(172, 174) 사이에 절삭용 날(160)이 위치한다.Here, the metal cutting device 170 has both sides of the rollers 171 and 173 facing each other such that the raw material 184 wound on one side may be wound in the opposite direction while the raw material 184 wound on one side moves in one direction. Installed between the rollers 171 and 173 on both sides, and between the rollers 172 and 174 on one side on which the raw material 184 is wound. Cutting edge 160 is located in the.
여기서, 상기 양측의 로울러(171, 173)가 동일한 방향으로 회전하게되면 상기 절삭용 날(160)에 의해 원소재(184)에서 내부 리드들로 형성될 부분이 절삭되어 홈(123)이 형성된다.Here, when the rollers 171 and 173 on both sides rotate in the same direction, a portion to be formed as internal leads from the raw material 184 is cut by the cutting blade 160 to form a groove 123. .
그리고, 홈이 형성된 원소재(184)는 압착 로울러(172, 174)에 눌려 절삭된 면(123)이 고르게 된다.In addition, the grooved raw material 184 is pressed by the pressing rollers 172 and 174 so that the cut surface 123 is even.
여기서, 압착 로울러(172, 174)는 상부 압착 로울러(174)와 하부 압착 로울러(172)로 되어 있으며, 기본 구조 원기둥의 형상을 하고 있다.Here, the pressing rollers 172, 174 are composed of the upper pressing roller 174 and the lower pressing roller 172, and has the shape of a basic structural cylinder.
그러나, 상부 압착 로울러(174)는 상기 원소재의 상부면(121)과 그 상부면에 형성된 홈(123)과 접촉되어 압착될 수 있도록 그 홈(123)과 접촉되는 부분(175)만이 돌출되어 있다.However, the upper compression roller 174 is protruded only the portion 175 in contact with the groove 123 so as to contact the upper surface 121 and the groove 123 formed on the upper surface of the raw material can be compressed. have.
400mil의 폭을 갖는 패키지 몸체를 제조하기 위하여 30mil정도 작은 370mil정도의 폭(w1)으로 절삭하게 되며, 패키지 몸체의 폭보다 30mil 정도 작게 절삭하는 이유는 후술하겠다.In order to manufacture a package body having a width of 400 mils, a width (w1) of about 370 mils is reduced to about 30 mils, and the reason for cutting about 30 mils less than the width of the package body will be described later.
그러나, 리드 프레임용 원소재(184)가 절삭되는 깊이는 필요한 만큼의 깊이로 가공을 하면된다.However, the depth at which the lead frame raw material 184 is cut may be processed to the required depth.
여기서, 리드 프레임용 원소재(184)로는 철계 합금판이나 구리계 합금판이 사용된다.Here, as the raw material for the lead frame 184, an iron alloy plate or a copper alloy plate is used.
본 발명의 실시 예에서는 홈(123)을 형성하는 방법에 있어서, 원소재(184)가 로울링(rolling) 형태이기 때문에 금속 절삭 장치(170)를 이용하였지만, 쉬트(sheet) 상태일 때는 식각 방법으로 제작하는 것이 바람직하다.In the embodiment of the present invention, in the method of forming the groove 123, since the metal cutting device 170 is used because the raw material 184 is in a rolling form, the etching method when the sheet state (sheet) It is preferable to produce with.
도 7은 본 발명에 의한 리드 온 칩용 리드 프레임에 반도체 칩이 접착되어 와이어 본딩된 상태를 나타내는 평면도이다.7 is a plan view illustrating a state in which a semiconductor chip is bonded and wire bonded to a lead frame for a lead-on chip according to the present invention.
도 8은 도 7의 C-C'선 단면도이다.8 is a cross-sectional view taken along the line CC ′ of FIG. 7.
도 9는 도 7에서 내부 리드 부분을 확대하여 나타낸 확대 사시도이다.FIG. 9 is an enlarged perspective view illustrating an enlarged portion of an inner lead in FIG. 7.
도 7 내지 도 9를 참조하면, 본 발명에 의한 LOC용 리드 프레임(180)은 도 6에서 리드 프레임용 원소재(184)가 금속 절삭 장치에서 내부 리드들이 형성될 부분에 홈이 형성된 후에 펀치 프레스를 이용한 스탬핑 방법에 의해 리드 프레임의 패턴이 형성된다.7 to 9, the lead frame 180 for the LOC according to the present invention is punched after the grooves are formed in the lead frame raw material 184 in FIG. 6 where the internal leads are to be formed in the metal cutting device. The pattern of the lead frame is formed by a stamping method using.
본 발명에 의한 LOC용 리드 프레임(180)은 각기 일정한 간격을 두고 칩(110) 상면의 양측에 이격·접착될 리드들(120)을 갖는다.The lead frame 180 for LOC according to the present invention has leads 120 to be spaced apart and bonded to both sides of the upper surface of the chip 110 at regular intervals.
상기 리드들(120)은 칩의 본딩 패드들(112)과 각기 전기적 연결될 칩 접착부(126a) 를 갖는 내부 리드들(126)과 성형 공정 이후에 패키지 몸체(140)의 외부로 돌출되며 상기 내부 리드들(126)과 각기 일체로 형성된 외부 리드들(124)로 구분된다.The leads 120 protrude out of the package body 140 after the forming process and the inner leads 126 having chip bonding portions 126a to be electrically connected to the bonding pads 112 of the chip, respectively. And the external leads 124 integrally formed with each other.
그리고, 리드들(120)의 마주보는 양측에 형성된 타이바들(125)을 갖는다.And, there are tie bars 125 formed on both sides of the leads 120 facing each other.
상기 외부 리드들(124)의 말단과 타이바들(125)은 상기 리드 프레임의 상하 양측에 형성된 사이드 레일 부분(128)과 일체로 형성되어 있다.The ends of the outer leads 124 and the tie bars 125 are integrally formed with side rail portions 128 formed on both upper and lower sides of the lead frame.
상기 사이드 레일 부분(128)은 상기 리드들(120)을 지지하고, 상기 리드 프레임(180)이 이송되는 경우에 있어서, 이송 레일과 접촉되는 부분이다.The side rail portion 128 supports the leads 120 and is in contact with the conveying rail when the lead frame 180 is conveyed.
여기서, 상기 내부 리드들의 칩 접착부(126a) 하면에 양면 접착성 폴리이미드 테이프(150)가 각기 부착되어 있다.Here, the double-sided adhesive polyimide tape 150 is attached to the lower surface of the chip adhesive portion 126a of the inner leads.
좀 더 상세히 설명하면, 상기 테이프들(150)은 배치된 위치가 내부 리드들의 칩 접착부 (126a), 예를 들면 양측에 각기 16개씩의 내부 리드들의 칩 접착부(126a)의 하면에 각기 부착되어 있는 것이다.In more detail, the tapes 150 are disposed on the chip bonding portions 126a of the inner leads, for example, the lower surfaces of the chip bonding portions 126a of the 16 inner leads on both sides. will be.
그리고, 상기 테이프들(150)의 하면과 칩(110)의 상부면이 정렬된 상태에서 열 압착의 방법으로 상기 내부 리드들(126)을 상기 칩(110)의 상부면에 부착시키게 된다.In addition, the inner leads 126 may be attached to the upper surface of the chip 110 by thermocompression with the lower surfaces of the tapes 150 and the upper surface of the chip 110 aligned.
그리고, 상기 내부 리드들(126)과 각기 대응되는 상기 칩의 본딩 패드들(112)과 본딩 와이어(130)에 의해 전기적 연결된 구조를 갖는다.In addition, the internal leads 126 may have a structure electrically connected to each other by bonding pads 112 and bonding wires 130 of the chip.
본 도면에서는 상기 칩의 본딩 패드들(112)이 양측의 상기 내부 리드들(126)의 사이에 위치하게 된다.In this drawing, the bonding pads 112 of the chip are positioned between the inner leads 126 on both sides.
여기서, 상기 내부 리드(126)에 대하여 좀더 상세하게 언급하면, 상기 내부 리드(126)는 일측의 말단(126b)이 상기 외부 리드들(124)과 일체로 형성되어 동일한 두께로 형성되어 있으며, 그 내부 리드 말단부(126b)와 일체로 형성된 칩 접착부(126a)는 상기 내부 리드 말단부(126b)의 두께에 비해서 얇게 형성되어 있다.Here, referring to the inner lead 126 in more detail, the inner lead 126 has one end 126b formed integrally with the outer leads 124 to have the same thickness. The chip bonding portion 126a formed integrally with the inner lead end portion 126b is thinner than the thickness of the inner lead end portion 126b.
상기 내부 리드(126)의 구조는 내부 리드(126)의 하부면은 편평하고, 그 내부 리드 말단부(126b)의 상부면에 대하여 상기 칩 접착부(126a)의 상부면이 하향 단차지게 형성되어 있다.In the structure of the inner lead 126, the lower surface of the inner lead 126 is flat, and the upper surface of the chip bonding portion 126a is formed to be stepped downward with respect to the upper surface of the inner lead distal end portion 126b.
여기서, 상기 내부 리드의 칩 접착부의 두께(t2)를 상기 내부 리드 말단부의 두께(t1)에 비해서 얇게 형성한 이유는, 상기 칩 접착부의 두께(t2)를 얇게 형성함으로써, 칩 접착부의 폭(w2)과 간격(s2)을 줄일 수 있기 때문이다.Here, the reason why the thickness t2 of the chip bonding part of the inner lead is formed thinner than the thickness t1 of the inner lead end part is because the thickness t2 of the chip bonding part is formed thin, so that the width w2 of the chip bonding part is formed. And the spacing s2 can be reduced.
즉, 내부 리드의 칩 접착부의 두께(t2)에 대하여 스탬핑 방법은 75%, 식각 방법은 80%까지 폭(w2)과 간격(s2)을 갖는 칩 접착부(126a)를 제조할 수 있기 때문이다.That is, the chip bonding portion 126a having the width w2 and the spacing s2 may be manufactured to the thickness t2 of the chip bonding portion of the inner lead by 75% for the stamping method and 80% for the etching method.
따라서, 내부 리드의 칩 접착부의 두께(t2)를 얇게 형성함으로써, 도 1 및 도 3에서 도시된 반도체 칩(10)과 동일한 용량을 가지면서도 크기(b)가 작은 반도체 칩(110)의 상면에 리드 프레임의 내부 리드들(126)이 접착될 수 있도록 리드 프레임(180)을 패터닝할 수 있다.Therefore, by forming the thickness t2 of the chip bonding portion of the inner lead thin, the upper surface of the semiconductor chip 110 having the same capacity as the semiconductor chip 10 shown in FIGS. 1 and 3 but the size b is small. The lead frame 180 may be patterned such that the inner leads 126 of the lead frame may be bonded.
그리고, 외부 리드들(124)과 연결된 내부 리드 말단부(126b)의 두께(t1)를 외부 리드의 두께(t1)와 동일하게 형성하여 종래의 성형 금형 장치를 그대로 이용할 수 있다.In addition, the thickness t1 of the inner lead end portion 126b connected to the outer leads 124 may be formed to be the same as the thickness t1 of the outer lead so that a conventional molding die apparatus may be used as it is.
본 발명의 실시 예에서는 패키지 몸체의 폭(w3)에 대하여 패키지 몸체(140) 안으로 15mil 정도의 길이를 갖는 내부 리드 말단부(126b)이 형성되며, 그 내부 리드 말단부(126b)의 안쪽은 하향 단차지게 칩 접착부(126a)가 형성된다.In the embodiment of the present invention, the inner lead end portion 126b having a length of about 15 mils is formed into the package body 140 with respect to the width w3 of the package body, and the inner side of the inner lead end portion 126b is stepped downward. The chip bonding portion 126a is formed.
그리고, 양측에 마주보는 내부 리드의 칩 접착부 사이의 폭(w1)은 270mil이 된다.The width w1 between the chip adhesive portions of the inner leads facing both sides is 270 mil.
따라서, 동일한 용량의 칩이라도 크기(b)가 작은 칩(110)에서도 종래의 외부 리드들 간의 피치와 동일한 리드 프레임을 사용할 수 있다.Therefore, even if the chip having the same capacity, the chip 110 having the small size b can use the same lead frame as the pitch between the external leads.
그리고, 리드 프레임의 내부 리드의 칩 접착부의 폭(w2)과 간격(s2)이 종래의 것보다는 좁고 세밀하게 패터닝되기 때문에, 바람직하게는 내부 리드의 칩 접착부(126a)와 본딩 패드들(112)간의 와이어 본딩성을 좋게 하기 위하여 그 칩 접착부를 압착판을 이용하여 압착하거나(coining), 리드 프레임의 편평도 및 와이어 본딩성을 좋게 하기 위하여 리드 프레임의 칩 접착부의 패턴구조에 맞게 제작된 압착판을 이용하여 리드 프레임 전체를 압착하는 공정(spanking process)이 진행된다.Further, since the width w2 and the spacing s2 of the chip bonding portion of the inner lead of the lead frame are narrower and finer than the conventional one, the chip bonding portion 126a of the inner lead and the bonding pads 112 are preferably used. In order to improve the wire bonding between them, the chip bonding part is pressed using a press plate, or the press plate manufactured according to the pattern structure of the chip bonding part of the lead frame is improved in order to improve the flatness and wire bonding property of the lead frame. Spanking process is carried out using the entire lead frame.
도 10은 도 7에 성형 수지가 봉지되어 리드 온 칩 패키지로 제조된 상태를 나타내는 단면도이다.FIG. 10 is a cross-sectional view illustrating a state in which a molding resin is encapsulated in FIG. 7 and manufactured into a lead-on chip package.
도 10을 참조하면, 본 발명에 의한 LOC용 리드 프레임(180)을 이용한 반도체 칩 패키지(200)는 도 7에 나타나 있는 바와 같이 칩(110)의 상면에 부착되는 내부 리드의 칩 접착부(126a)의 두께가 내부 리드 말단부(126b)의 두께보다는 얇게 형성되어 있다.Referring to FIG. 10, the semiconductor chip package 200 using the LOC lead frame 180 according to the present invention may have a chip adhesive part 126a of an inner lead attached to an upper surface of the chip 110 as shown in FIG. 7. Is formed thinner than the thickness of the inner lead distal end portion 126b.
그리고, 그 칩 접착부(126a)의 하면이 양면 접착성 폴리이미드 테이프들(150)에 의해 칩(110) 상면의 양측에 부착되어 있다.The lower surface of the chip adhesive part 126a is attached to both sides of the upper surface of the chip 110 by double-sided adhesive polyimide tapes 150.
여기서, 상기 테이프들(150)은 상기 칩의 본딩 패드들(112)이 형성되지 않은 부분에 각기 접착되어 있다.Here, the tapes 150 are adhered to portions where the bonding pads 112 of the chip are not formed.
상기 칩(110)의 중심 부분에 형성된 본딩 패드들(112)은 각기 대응된 내부 리드들의 칩 접착부(126a)와 각기 본딩 와이어(130)에 의해 각기 전기적 연결되어 있다.The bonding pads 112 formed at the center portion of the chip 110 are electrically connected to each other by the chip bonding portion 126a of the corresponding internal leads and the bonding wires 130, respectively.
그리고, 상기 칩(110), 내부 리드들(126) 및 본딩 와이어들(130)을 포함하는 전기적 연결 부분을 외부의 환경으로부터 보호하기 위하여 에폭시 계열의 성형 수지에 의해 패키지 몸체(140)가 형성된 구조를 갖는다.In addition, the package body 140 is formed of an epoxy-based molding resin to protect an electrical connection portion including the chip 110, the inner leads 126, and the bonding wires 130 from an external environment. Has
그리고, 패키지 몸체(140)의 외부로 노출된 외부 리드들(124)은 상기 내부 리드들(126)과 각기 일체로 형성되어 있다.The external leads 124 exposed to the outside of the package body 140 are integrally formed with the internal leads 126, respectively.
그리고, 상기 외부 리드들(124)은 실장될 전자 장치에 각기 대응되도록 절곡되어 있다.The external leads 124 are bent to correspond to the electronic device to be mounted.
본 도면의 LOC 패키지(200)는 외부 리드들(124)이 영문자 J형태로 절곡된 표면 실장형 패키지를 나타내고 있다.The LOC package 200 of the figure shows a surface mount package in which the external leads 124 are bent in the letter J.
도 11은 본 발명의 다른 실시 예에 따른 리드 온 칩 패키지를 나타내는 단면도이다.11 is a cross-sectional view illustrating a lead-on chip package according to another exemplary embodiment of the present invention.
도 11을 참조하면, 본 발명의 다른 실시 예에 따른 LOC 패키지(300)는 도 10의 LOC 패키지(200)와 비교한다면, 내부 리드(226)의 상부면은 편평하며, 칩 접착부(226a)의 하부면이 그 내부 리드 말단부(226b)의 하부면에 대하여 상향 단차지게 형성되어 있다.Referring to FIG. 11, when the LOC package 300 according to another embodiment of the present invention is compared with the LOC package 200 of FIG. 10, the upper surface of the inner lead 226 is flat, and the chip bonding part 226a is formed. The lower surface is formed to be stepped upward with respect to the lower surface of the inner lead distal end portion 226b.
즉, 도 10에서는 리드 프레임의 내부 리드들(126)로 형성될 부분의 상부면을 절삭하여 내부 리드들(126)을 단차지게 형성하였지만, 본 실시 예에서는 리드 프레임의 내부 리드들(226)로 형성될 부분의 하부면을 절삭하여 내부 리드들(226)을 단차지게 형성하였다.That is, in FIG. 10, the internal leads 126 are stepped by cutting the upper surface of the portion to be formed by the internal leads 126 of the lead frame. However, in the present embodiment, the internal leads 226 of the lead frame are formed. The lower surfaces of the portions to be formed were cut to form the inner leads 226 stepped.
그리고, 나머지 구조는 도 10의 LOC 패키지(200)와 같은 구조를 갖는다.The remaining structure has the same structure as the LOC package 200 of FIG. 10.
따라서, 본 발명의 의한 구조를 따르면, 내부 리드의 칩 접착부의 두께를 얇게 가공함으로써, 반도체 칩의 상부면에 접착되는 칩 접착부의 폭과 간격을 줄일 수 있기 때문에 같은 용량을 갖는 반도체 칩의 크기의 감소에 대응할 수 있는 이점(利點)이 있다.Therefore, according to the structure of the present invention, since the thickness and the thickness of the chip bonding portion bonded to the upper surface of the semiconductor chip can be reduced by processing the thickness of the chip bonding portion of the inner lead to the size of the semiconductor chip having the same capacity There is an advantage to counteract the reduction.
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Families Citing this family (3)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020031719A (en) * | 2000-10-23 | 2002-05-03 | 마이클 디. 오브라이언 | Leadframe structure for manufacturing semiconductor package |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E601 | Decision to refuse application |