KR100359361B1 - Lead frame and method of fabricating semiconductor device including the lead frame - Google Patents
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Abstract
반도체 칩(2)의 접속전극(54)에 각각 전기접속된 제 1 열의 내부리드(51A), 반도체 칩의 접속전극(54)에 각각 전기접속되어 있으며 반도체 칩에 대하여 제 1 열의 내부리드에 비해 맞은편에 위치한 제 2 열의 내부리드(51B), 제 1 열의 내부리드(51A)내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드(52A), 제 2 열의 내부리드(51B)내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드(52B), 제 1 열의 내부리드(51A) 중에서 제 1 최외곽 내부리드(51a)를 제 2 열의 내부리드(51B)내의 제 2 최외곽 내부리드(51b)에 접속시키는 타이바(53)를 포함하며,The inner leads 51A of the first row electrically connected to the connecting electrodes 54 of the semiconductor chip 2 and the connecting electrodes 54 of the semiconductor chip, respectively, are electrically connected to each other. Inside connection of the inner row 51B of the second row, the outer row 52A of the first row electrically connected to the connecting inner lead of the inner lead 51A of the first row, and the inner lead 51B of the second row, which are located opposite each other. The first outermost inner lead 51a of the second row of inner leads 51A and the second outermost inner lead 51B of the second row of inner leads 51A electrically connected to the leads, respectively. A tie bar 53 connected to 51b),
제 1 최외곽 내부리드(51a)로부터 제 2 최외곽 내부리드(51b)로 연장되는 제 1 브랜치(101A), 제 2 최외곽 내부리드(51b)로부터 제 1 최외곽 내부리드(51a)로 연장되는 제 2 브랜치(101B)로 구성된 제어판(101)이 타이바(53)에 접속되어 있는 리드 프레임이 제공된다.First branch 101A extending from the first outermost inner lead 51a to the second outermost inner lead 51b and extending from the second outermost inner lead 51b to the first outermost inner lead 51a. A lead frame is provided in which a control panel 101 composed of a second branch 101B is connected to the tie bar 53.
Description
본 발명은 리드 프레임 및 이를 포함한 반도체 장치의 제조방법에 관한 것이다.The present invention relates to a lead frame and a method for manufacturing a semiconductor device including the same.
반도체 집적회로 특히 DRAM(Dynamic Random Access Momory)의 집적화가 높아짐에 따라, 반도체 장치를 리드-온-칩 구조(이하, LOC 구조라 함)로 패키지화하는 것이 지배적이다.As the integration of semiconductor integrated circuits, particularly DRAM (Dynamic Random Access Momory), has increased, it is dominant to package semiconductor devices into lead-on-chip structures (hereinafter referred to as LOC structures).
LOC 구조는, 중심부에 개구를 갖는 리드 프레임과 이 리드 프레임의 상부에 걸쳐서 그 길이방향으로 다리역할을 하는 현수(hanging) 리드를 구비하며 LSI 칩을 탑재하기 위한 섬 모양을 갖는 소위 COL 구조인 칩-온-리드 구조에 대신하여 사용된다.The LOC structure is a so-called COL structure chip having a lead frame having an opening in the center and a hanging lead which bridges in the longitudinal direction over the lead frame and has an island shape for mounting the LSI chip. Used in place of the on-lead structure.
LSI 칩은 반도체 장치에 비해 크기가 작고 또한 반도체 장치에 제작되는 핀의 개수와 인접한 핀 사이의 피치에 대해 표준이 정해져 있기 때문에 반도체 장치의 집적도를 높이기 위해서는, LSI 칩의 크기가 증대되는 것은 불가피하다. 이 크기의 증대는 반도체 장치의 집적도에 제한을 가하게 된다. 이러한 문제를 해결하기 위하여 전술한 COL 구조가 개발되었다.Since the LSI chip is smaller in size than the semiconductor device and a standard is set for the number of pins manufactured in the semiconductor device and the pitch between adjacent pins, it is inevitable to increase the size of the LSI chip in order to increase the integration degree of the semiconductor device. . This increase in size places a limit on the degree of integration of the semiconductor device. In order to solve this problem, the above-described COL structure has been developed.
도 1 은 전술한 LOC 구조의 반도체 장치의 평면도이다.1 is a plan view of a semiconductor device having the above-described LOC structure.
도 1 에 나타낸 바와 같이, LOC 구조의 반도체 장치는 리드 프레임(50)과 반도체 칩(2)으로 이루어지며 이들은 모두 수지 패키지(10)로 덮여 있다.As shown in FIG. 1, the semiconductor device of LOC structure consists of the lead frame 50 and the semiconductor chip 2, and these are all covered by the resin package 10. As shown in FIG.
리드 프레임(50)은 복수의 내부리드(51), 이 관련 내부리드(51)에 각각 접속되어 있는 복수의 외부리드(52) 및 최외곽의 외부리드(52)를 각기 접속시키는 타이바(53)로 이루어진다. 타이바(53)는 반도체 장치를 수지로 밀봉하는 단계(후술하기로 함)에서 수지의 유입을 멈추기 위한 장벽의 역할을 한다. 내부리드(51)는 타이바(53)의 길이의 범위내에 배치되며, 외부리드(52)는 타이바(53)의 길이의 범위를 벗어나 배치되어 있다.The lead frame 50 is a tie bar 53 which connects a plurality of inner leads 51, a plurality of outer leads 52 connected to the associated inner leads 51, and an outermost outer lead 52, respectively. ) The tie bar 53 serves as a barrier for stopping the flow of resin in the step of sealing the semiconductor device with resin (to be described later). The inner lead 51 is disposed within the range of the length of the tie bar 53, and the outer lead 52 is disposed outside the range of the length of the tie bar 53.
반도체 칩(2)은 내부리드(51)를 통하여 리드 프레임(50)에 전기접속된다. 내부리드(51)의 전기누설을 방지하기 위하여, 반도체 칩(2)에 탑재된 외부전극(3)과 반도체 칩(2)에 평행하게 절연 접착 테이프(5)가 접착되어 있다. 내부리드(51)의 원단(51a)에는 이 접착 테이프(5)가 고정되어 접착되어 있으며, 배선(4)을 통하여 전극(3)에 일대일로 전기접속되어 있다.The semiconductor chip 2 is electrically connected to the lead frame 50 through the inner lead 51. In order to prevent electrical leakage of the inner lead 51, an insulating adhesive tape 5 is adhered in parallel to the external electrode 3 mounted on the semiconductor chip 2 and the semiconductor chip 2. This adhesive tape 5 is fixed and adhered to the original fabric 51a of the inner lead 51, and is electrically connected to the electrode 3 one-to-one via the wiring 4.
이하, 반도체 장치를 수지로 밀봉하는 단계에 대해 설명한다.Hereinafter, the step of sealing the semiconductor device with the resin will be described.
도 2 에 나타낸 바와 같이, 반도체 장치를 수지로 밀봉하는 단계에서, 절연 접착 테이프(5)가 사이사이에 삽입되어 반도체 칩(2)에 고정되어 접착된 리드 프레임(50)은 상부몰드(61)와 하부몰드(62) 사이에 삽입된다.As shown in FIG. 2, in the step of sealing the semiconductor device with resin, the lead frame 50 having the insulating adhesive tape 5 interposed therebetween and fixed to the semiconductor chip 2 is bonded to the upper mold 61. And the lower mold 62.
이 상부몰드(61) 및 하부몰드(62)는 그 표면에 단차를 두고 형성된다. 이 상부몰드(61) 및 하부몰드(62)는 서로 맞물려 있어, 그 단차에 공극(60)이 설정되게 된다. 이 공극(60)은 반도체 패키지의 외형을 이루게 된다.The upper mold 61 and the lower mold 62 are formed with a step on the surface thereof. The upper mold 61 and the lower mold 62 are engaged with each other, so that the gap 60 is set at the step. The voids 60 form the outline of the semiconductor package.
하부몰드(62)는 그 표면에 단차를 두고 형성되어, 상부몰드(61) 및 하부몰드(62)가 서로 맞물려 형성되게 될 때 게이트(63)를 이루게 된다. 이 게이트(63)를 통하여 수지가 공극(60)에 도입되게 된다. 하부몰드(62)에는 수지가 고이게 되는 홈(runner, 64)과 원통형 경로를 규정하는 포트(pot, 65)가 추가로 형성되어 있다.The lower mold 62 is formed with a step on the surface thereof, and forms the gate 63 when the upper mold 61 and the lower mold 62 are engaged with each other. Resin is introduced into the gap 60 through the gate 63. The lower mold 62 is further formed with a runner 64 where resin is accumulated and a pot 65 defining a cylindrical path.
반도체 장치를 수지로 밀봉하는 단계에서, 먼저 가열 수지는 포트(65)에 도입된다. 그 후, 이 수지는 피스톤 기능을 하는 플런저(plunger, 미도시)를 이용하여 홈(64)으로 전달된 다음, 게이트(63)를 통하여 공극(60)에 도입된다. 이렇게 하여, 반도체 칩(2) 및 리드 프레임(50)이 수지로 밀봉되게 된다.In the step of sealing the semiconductor device with the resin, the heating resin is first introduced into the port 65. The resin is then transferred to the grooves 64 using a plunger (not shown), which acts as a piston, and then introduced into the voids 60 through the gate 63. In this way, the semiconductor chip 2 and the lead frame 50 are sealed with resin.
반도체 칩(2)과 리드 프레임(50)을 밀봉한 다음, 내부리드(51)와 외부리드(52)가 접속되어 있는 타이바(53)를 절단하여 내부리드(51)를 서로 분리시킨다.After sealing the semiconductor chip 2 and the lead frame 50, the tie bars 53 to which the inner lead 51 and the outer lead 52 are connected are cut to separate the inner lead 51 from each other.
도 14a 는 타이바(53)를 절단해 낸 리드 프레임(50C)을 나타낸 것이다. 도14b 는 도 14a 의 원으로 표시한 부분의 확대도이다.14A shows the lead frame 50C from which the tie bar 53 is cut out. FIG. 14B is an enlarged view of a portion indicated by a circle in FIG. 14A.
타이바(53)는 도 14b 에 나타낸 빗금 영역(53a)에서 잘려 나가게 되어, 도 14a 에 나타낸 바와 같이, 내부리드(51)와 외부리드(52)가 서로 전기적으로 독립되도록 한다.The tie bar 53 is cut out of the hatched area 53a shown in FIG. 14B, so that the inner lead 51 and the outer lead 52 are electrically independent of each other as shown in FIG. 14A.
도 14 는 후술하는 본 발명의 제 3 실시형태에 따른 리드프레임(50C)을 나타낸 것이며, 도 14 는 타이바를 절단해 내는 단계를 설명하기 위한 목적으로만 사용된 것이다. 도 14 를 참조하여 설명하였다고 해서 도 14 가 종래기술을 나타낸 것은 아니다.FIG. 14 shows a lead frame 50C according to a third embodiment of the present invention to be described later, and FIG. 14 is used only for the purpose of explaining the step of cutting the tie bar. Although described with reference to FIG. 14, FIG. 14 does not represent the related art.
다음으로, 수지로 밀봉된 반도체 장치의 전기접속을 테스트한다. 이 전기접속 테스트는 도 3 에 나타낸 테스터를 이용하여 수행된다.Next, the electrical connection of the semiconductor device sealed with resin is tested. This electrical connection test is performed using the tester shown in FIG.
도시된 테스터는 상부몰드(56) 및 하부몰드(57)를 포함하는 소켓(55)으로 구성된다. 하부몰드(57)는 그 표면의 대향측에 외부리드(52)를 외측으로 노출시키기 위한 단차를 형성하고 있다. 이 리세스내에 하부몰드(57)로부터 상부몰드(56)를 향하여 테스트 핀(58)이 상부로 돌출되어 있어 하부리드(52)의 탄성에 의해 테스트 핀(58)이 외부리드(52)와 접촉하게 된다.The illustrated tester consists of a socket 55 comprising an upper mold 56 and a lower mold 57. The lower mold 57 forms a step for exposing the outer lead 52 to the outside on the opposite side of the surface thereof. In this recess, the test pin 58 protrudes upward from the lower mold 57 toward the upper mold 56 so that the test pin 58 contacts the outer lead 52 due to the elasticity of the lower lead 52. Done.
타이바(53)를 절단해 내는 단계를 거친 리드 프레임(50)은 상부몰드(56)와 하부몰드(57)의 사이에 삽입되게 된다. 상부몰드(56) 및 하부몰드(57)가 서로 맞물려 지는 경우, 하부몰드(57)의 리세스는 상부 및 하부몰드(56, 57) 사이에 공간을 형성하게 된다. 외부리드(52)는 이 공간에 노출되게 되며, 테스트 핀(58)에 전기접속된 테스트 장치(미도시)에 의해 전기적으로 테스트되게 된다.The lead frame 50 which has been cut out of the tie bar 53 is inserted between the upper mold 56 and the lower mold 57. When the upper mold 56 and the lower mold 57 are engaged with each other, the recess of the lower mold 57 forms a space between the upper and lower molds 56 and 57. The outer lead 52 is exposed to this space and is electrically tested by a test device (not shown) electrically connected to the test pin 58.
이하, 스크린 검사의 실행단계에 대해 설명한다.The following describes the execution step of the screen inspection.
스크린 검사는 타이바를 절단해 내는 단계를 거친 반도체 칩(1)의 리드 프레임을 개별적으로 선택한 이후에 수행되며, 도 4a 에 나타낸 바와 같이, 외부리드(52)의 원단을 절곡시켜 최종 제품을 완성하게 된다. 다음으로, 도 4b 에 나타낸 바와 같이, 반도체 칩(1)을 절연 베이스(59)상에 탑재하고, 테스트 장치(미도시)에 전기접속된 테스트 핀(58)을 이용하여 외부리드(52)를 전기적으로 테스트한다.Screen inspection is performed after individually selecting the lead frame of the semiconductor chip 1 which has been cut out the tie bar, and as shown in FIG. 4A, the fabric of the outer lead 52 is bent to complete the final product. do. Next, as shown in FIG. 4B, the semiconductor chip 1 is mounted on the insulating base 59, and the external lead 52 is formed by using the test pin 58 electrically connected to a test apparatus (not shown). Electrically test
기술개발과 함께 반도체 칩은 더욱 더 소형으로 제조되고 있으며, 따라서 도 1 에 나타낸 반도체 칩(1)은 최외곽 내부리드(51b)의 사이에 공간을 갖는 것이 불가피하다. 이 공간은 각종의 문제를 야기하게 된다. 예컨대, 반도체 칩을 수지로 밀봉하는 단계에서의 수지유입으로 인해 이 공간내에 공백부가 생기게 된다. 이 수지유입으로 인해 배선(4)에 응력이 가해지게 되어, 도 2 에 나타낸 공극(60)으로 수지가 유입되는 경우에 배선이 편향되게 된다.With the development of the technology, the semiconductor chip is made smaller and smaller, and therefore, it is inevitable that the semiconductor chip 1 shown in Fig. 1 has a space between the outermost inner leads 51b. This space causes various problems. For example, the resin inflow in the step of sealing the semiconductor chip with resin creates a void in this space. This resin inflow causes stress to the wiring 4, which causes the wiring to deflect when resin flows into the voids 60 shown in FIG.
이들 문제를 해결하기 위하여, 일본 특개평 9-116074 호는 도 5 에 나타낸 바와 같은 리드 프레임을 제안했다. 이 리드 프레임(50)은 최외곽 내부리드(51b)로부터 내부로 연장되는 복수의 브랜치(51c)로 구성된 밸런싱부(30)를 갖는 구성으로 되어 있다. 이 밸런싱부(30)는 수지유입을 제어한다.In order to solve these problems, Japanese Patent Laid-Open No. 9-116074 proposes a lead frame as shown in FIG. The lead frame 50 is configured to have a balancing portion 30 composed of a plurality of branches 51c extending inwardly from the outermost inner lead 51b. This balancing part 30 controls resin inflow.
일본 특개평 9-116074 호는 수회 절곡되어 있어 수지유입을 제어하는 밸런싱부(30)를 이루게 되는 한쌍의 내외부 리드를 포함하는 또 다른 리드 프레임을 제안했다.Japanese Patent Laid-Open No. 9-116074 proposed another lead frame including a pair of inner and outer leads which are bent several times to form a balancing portion 30 for controlling resin inflow.
일본 특개평 9-116074 호는 도 6 에 나타낸 바와 같이, 타이바(53)에만 접속되어 있는 밸런싱부(30)를 포함하는 또 다른 리드 프레임을 제안했다.Japanese Patent Laid-Open No. 9-116074 proposed another lead frame including a balancing portion 30 connected only to the tie bar 53, as shown in FIG.
그러나, 전술한 종래의 리드 프레임들은 다음과 같은 문제를 갖는다.However, the above-described conventional lead frames have the following problem.
도 5 에 나타낸 리드 프레임에서는, 최외곽 내부리드(51b)로부터 연장되어 밸런싱부(30)를 형성하게 되는 브랜치(51c)들은 서로 독립되어 있으므로, 리드 프레임(50) 특히, 내부리드(51)를 형성하기에 적합하지 않다.In the lead frame shown in FIG. 5, since the branches 51c extending from the outermost inner lead 51b to form the balancing part 30 are independent of each other, the lead frame 50, in particular, the inner lead 51 is separated. Not suitable to form
또한, 밸런싱부(30)는 수지의 유입으로 인해 변형될 가능성이 있으므로, 반도체 장치를 수지로 밀봉하는 단계를 거친 후에, 밸런싱부(30)가 반도체 패키지로부터 돌출되어 나오게 되는 문제를 야기한다.In addition, since the balancing part 30 may be deformed due to the inflow of the resin, the balancing part 30 may protrude from the semiconductor package after the sealing of the semiconductor device with the resin.
또한, 도 5 에 나타낸 리드 프레임(50)내의 밸런싱부(30)는 최외곽 내부리드(51b)로부터 내부로 연장되는 브랜치(51c)들만으로 이루어져 있으므로, 전원 또는 GND 에 대응되는 최외부 내부리드(51b)에서 공진대역이 넓어지는 것은 불가피하게 된다. 따라서, 이 밸런싱부(30)가 주위의 반도체 장치에 노이즈 등의 악영향을 미칠 수도 있게 된다.In addition, since the balancing part 30 in the lead frame 50 shown in FIG. 5 consists only of the branches 51c extended inward from the outermost inner lead 51b, the outermost inner lead 51b corresponding to a power supply or GND is shown. It is inevitable that the resonance band is widened at. Therefore, this balancing unit 30 may adversely affect noise around the semiconductor devices.
도 6 에 나타낸 리드 프레임(50)은 이 밸런싱부(30)의 변형문제를 다소 해소할 수 있다. 그러나, 반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입으로 인해 밸런싱부(30)가 반도체 패키지의 밖으로 돌출되는 문제는 도 6 에 도시한 리드 프레임(50)에 의해서도 해결되지 않았다.The lead frame 50 shown in FIG. 6 can somewhat solve the deformation problem of this balancing part 30. However, the problem that the balancing part 30 protrudes out of the semiconductor package due to the inflow of the resin in the step of sealing the semiconductor device with the resin is not solved by the lead frame 50 shown in FIG. 6.
전술한 문제점에 비추어, 본 발명의 목적은 반도체 장치를 수지로 밀봉하는단계에서 수지의 유입에 의해서 변형되지 않으며 전기 안정도를 확보할 수 있는 리드 프레임을 제공하는 것이다.In view of the above problems, it is an object of the present invention to provide a lead frame which is capable of ensuring electrical stability without being deformed by the inflow of resin in the step of sealing a semiconductor device with a resin.
도 1 은 종래의 반도체 장치의 평면도.1 is a plan view of a conventional semiconductor device.
도 2 는 반도체 장치를 수지로 밀봉하는 장치의 단면도.2 is a cross-sectional view of a device for sealing a semiconductor device with a resin.
도 3 은 수지 패키지된 반도체 장치의 전기접속 테스트용 테스터의 단면도.3 is a cross-sectional view of a tester for electrical connection test of a resin packaged semiconductor device.
도 4a 는 수지 패키지된 반도체 장치의 단면도.4A is a cross-sectional view of a resin packaged semiconductor device.
도 4b 는 스크린 검사를 받는 수지 패키지된 반도체 장치의 단면도.4B is a cross-sectional view of a resin packaged semiconductor device undergoing screen inspection.
도 5 는 종래의 리드 프레임의 평면도.5 is a plan view of a conventional lead frame.
도 6 은 또 다른 종래의 리드 프레임의 평면도.6 is a plan view of another conventional lead frame.
도 7 은 제 1 실시형태에 따른 일련의 리드 프레임의 평면도.7 is a plan view of a series of lead frames according to the first embodiment.
도 8 은 제 1 실시형태에 따른 리드 프레임의 평면도.8 is a plan view of a lead frame according to the first embodiment.
도 9 는 제 2 실시형태에 따른 리드 프레임의 평면도.9 is a plan view of a lead frame according to a second embodiment.
도 10 은 제 3 실시형태에 따른 리드 프레임의 평면도.10 is a plan view of a lead frame according to the third embodiment.
도 11 은 제 4 실시형태에 따른 리드 프레임의 평면도.11 is a plan view of a lead frame according to a fourth embodiment.
도 12 는 제 4 실시형태의 변형예에 따른 리드 프레임의 단면도.12 is a cross-sectional view of a lead frame according to a modification of the fourth embodiment.
도 13 은 제 1 실시형태에 따른 리드 프레임을 포함한 반도체 장치의 수지밀봉 단계의 평면도.13 is a plan view of the resin sealing step of the semiconductor device including the lead frame according to the first embodiment.
도 14 는 도 10 에 나타낸 리드 프레임의 타이바를 절단해 낸 평면도.14 is a plan view of the tie bar of the lead frame shown in FIG. 10;
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
50A, 50B : 리드 프레임51A, 51B : 제 1 및 제 2 열의 내부리드51a, 51b : 제 1 및 제 2 최외곽 내부리드52A, 52B : 제 1 및 제 2 열의 외부리드50A, 50B: Lead frames 51A, 51B: Inner leads in first and second rows 51a, 51b: First and second outermost inner leads 52A, 52B: Outer leads in first and second rows
53 : 타이바 101 : 제어판101A, 101B : 제 1 및 제 2 브랜치101a, 101b : 제 1 및 제 2 브랜치 중 최외곽의 것53: tie bar 101: control panel 101A, 101B: first and second branches 101a, 101b: outermost of first and second branches
102A, 102B : 제 1 및 제 2 바 103A, 103B : 제 1 및 제 2 접속바102A, 102B: First and second bars 103A, 103B: First and second connection bars
본 발명의 일면에 따르면, (a) 반도체 칩의 접속전극에 각각 전기접속된 제 1 열의 내부리드, (b) 반도체 칩의 접속전극에 각각 전기접속된 제 2 열의 내부리드, (c) 상기 제 1 열의 내부리드내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드, (d) 상기 제 2 열의 내부리드내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드, 및 (e) 상기 제 1 열의 내부리드내의 제 1 최외곽 내부리드를 상기 제 2 열의 내부리드내의 제 2 최외곽 내부리드에 접속시키는 타이바를 구비하며, 상기 제 1 열 및 제 2 열의 내부리드는 상기 반도체 칩에 대하여 맞은편에 위치하며, (f) 제 1 최외곽 내부리드로부터 제 2 최외곽 내부리드로 연장되는 제 1 브랜치, 제 2 최외곽 내부리드로부터 제 1 최외곽 내부리드로 연장되는 제 2 브랜치로 구성된 제어판이 타이바에 접속되어 있는 것을 특징으로 하는 리드 프레임이 제공된다.According to one aspect of the invention, (a) the inner lead of the first row electrically connected to the connection electrode of the semiconductor chip, (b) the inner lead of the second row electrically connected to the connection electrode of the semiconductor chip, and (c) the second lead. An outer lead of a first row electrically connected to a connecting inner lead in one row of inner leads, (d) an outer lead of a second row each electrically connected to a connecting inner lead in an inner lead of the second row, and (e) the first A tie bar connecting the first outermost inner lead in the inner lead of the row to the second outermost inner lead in the inner lead of the second row, wherein the inner rows of the first row and the second row are opposite to the semiconductor chip. And a control panel comprising: (f) a first branch extending from the first outermost inner lead to the second outermost inner lead and a second branch extending from the second outermost inner lead to the first outermost inner lead; Connected to tie bar There is provided a lead frame characterized in that there is.
제어판이 타이바에 접속되어 있으므로, 제어판이 안정한 상태에 있으며, 공극으로 도입된 수지의 유입에 영향을 받지 않을 수 있게 된다.Since the control panel is connected to the tie bar, the control panel is in a stable state so that it is not affected by the inflow of resin introduced into the voids.
본 발명의 또 다른 일면에 따르면, (a) 반도체 칩상에 절연 접착 테이프를 배열하는 단계, (b) 상기 절연 접착 테이프상에 리드 프레임의 내부리드를 접착시키는 단계, 및 (c) 상기 내부리드상에 절연막을 배열하는 단계를 순서대로 구비하는 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.According to another aspect of the invention, (a) arranging the insulating adhesive tape on the semiconductor chip, (b) adhering the inner lead of the lead frame on the insulating adhesive tape, and (c) on the inner lead There is provided a method for manufacturing a semiconductor device, comprising the steps of arranging an insulating film in the order.
이 방법은 내부리드를 안정하게 고정시켜 내부리드가 수지의 유입에 의해 편향되는 것을 방지할 수 있다.This method can stably fix the inner lead and prevent the inner lead from being deflected by the inflow of resin.
이하, 전술한 본 발명의 장점에 대해 설명한다.Hereinafter, the advantages of the present invention described above will be described.
제 1 및 제 2 바를 통하여 브랜치의 원단을 접속시키고 최외곽 내부리드를 제 1 및 제 2 접속바를 통하여 타이바에 접속시킴으로써, 반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입을 제어하여 공백부의 발생 및 배선의 편향을 방지할 수 있게 된다.By connecting the far-end of the branch through the first and second bars and connecting the outermost inner leads to the tie bars via the first and second connecting bars, the inflow of the resin is controlled in the step of sealing the semiconductor device with the resin so as to generate voids and The deflection of the wiring can be prevented.
내부리드 및 제어판을 절연막을 이용하여 고정시킴으로써 반도체 패키지로부터 리드 프레임이 노출되는 것을 방지할 수 있게 된다.By fixing the inner lead and the control panel using an insulating film, it is possible to prevent the lead frame from being exposed from the semiconductor package.
통상, 최외곽 내부리드는 전원 또는 GND 에 대응된다. 따라서, 브랜치의 원단을 전기접속시킴으로써, 제 1 및 제 2 브랜치 사이에 용량이 생기게 되어 스위칭 동작에 의해 야기되는 전류의 동요를 방지할 수 있게 된다.Usually, the outermost inner lead corresponds to the power supply or GND. Thus, by electrically connecting the far end of the branch, a capacitance is created between the first and second branches, thereby preventing the fluctuation of the current caused by the switching operation.
또한, 주변의 반도체 장치가 노이즈에 의해 영향을 받게 되는 것을 방지할 수 있다. 특히, 반도체 장치가 디지털 신호에 의해 작동되는 경우에는 펄스전류의 발생을 방지할 수 있으며 또한 노이즈에 의한 영향을 감소시킬 수 있다.In addition, it is possible to prevent peripheral semiconductor devices from being affected by noise. In particular, when the semiconductor device is operated by a digital signal, the generation of a pulse current can be prevented and the influence by noise can be reduced.
또한, 내부리드의 저항을 감소시킬 수 있으므로 안정한 전원공급을 확보할 수 있다.In addition, since the resistance of the internal lead can be reduced, a stable power supply can be secured.
도 7 은 본 발명의 바람직한 실시형태에 따른 일련의 리드 프레임의 평면도이다.7 is a plan view of a series of lead frames according to a preferred embodiment of the present invention.
도 7 에 나타낸 바와 같이, 리드 프레임이 리본 형상을 가지며, 이들 리드프레임(50)들은 각기 내부리드(51), 외부리드(52) 및 타이바(53)로 구성된다. 하기의 실시형태에서, 1 개의 리드 프레임(50)에 대해서만 설명한다.As shown in FIG. 7, the lead frame has a ribbon shape, and these lead frames 50 each consist of an inner lead 51, an outer lead 52, and a tie bar 53. In the following embodiment, only one lead frame 50 will be described.
[제 1 실시형태][First embodiment]
도 8 은 제 1 실시형태에 따른 리드 프레임(50A)의 평면도이다.8 is a plan view of a lead frame 50A according to the first embodiment.
리드 프레임(50A)은 반도체 칩의 접속전극(54)에 각각 전기접속된 제 1 열의 내부리드(51A), 반도체 칩의 접속전극(54)에 각각 전기접속되어 있으며 반도체 칩에 대하여 제 1 열의 내부리드에 비해 맞은편에 위치한 제 2 열의 내부리드(51B), 제 1 열의 내부리드(51A)내의 접속 내부리드에 각각 전기접속된 제 1 열의 외부리드(52A), 제 2 열의 내부리드(51B)내의 접속 내부리드에 각각 전기접속된 제 2 열의 외부리드(52B), 제 1 열의 내부리드(51A) 중에서 제 1 최외곽 내부리드(51a)를 제 2 열의 내부리드(51B)내의 제 2 최외곽 내부리드(51b)에 접속시키는 타이바(53) 및 제어판(101)으로 구성된다.The lead frame 50A is electrically connected to the inner lead 51A of the first row and the connecting electrodes 54 of the semiconductor chip respectively electrically connected to the connecting electrodes 54 of the semiconductor chip, respectively. The inner row 51B of the second row, the outer lead 52A of the first row, and the inner lead 51B of the second row, which are electrically connected to the connecting inner lead in the inner lead 51A of the first row, respectively located opposite to the leads. The second outermost inner lead 51a of the innermost row 51B of the second row among the outer rows 52B of the second row and the inner leads 51A of the first row that are respectively electrically connected to the inner inner leads of the second row. A tie bar 53 and a control panel 101 are connected to the inner lead 51b.
타이바(53)는 수지 스토퍼로서 기능하는 프레임으로서, 반도체 장치를 수지로 밀봉하는 단계에서 수지가 흘러 넘치지 않도록 하는 기능을 한다. 도 8 에 나타낸 바와 같이, 제 1 열 및 제 2 열의 내부리드(51A 및 51B)는 타이바(53)에 중첩되는 한편, 제 1 열 및 제 2 열의 외부리드(52A 및 52B)는 타이바(53)를 벗어나서 배치된다.The tie bar 53 is a frame functioning as a resin stopper and functions to prevent the resin from overflowing in the step of sealing the semiconductor device with the resin. As shown in Fig. 8, the inner leads 51A and 51B of the first row and the second row overlap the tie bars 53, while the outer leads 52A and 52B of the first row and the second row are tie bars ( 53) placed outside.
제어판(101)은 제 1 최외곽 내부리드(51a)로부터 제 2 최외곽 내부리드(51b)로 연장되는 제 1 브랜치(101A), 제 2 최외곽 내부리드(51b)로부터 제 1 최외곽 내부리드(51a)로 연장되는 제 2 브랜치(101B), 제 1 브랜치(101A)의 원단들을 서로 연결시키는 제 1 바(102A), 제 2 브랜치(101B)의 원단들을 서로 연결시키는 제 2 바(102B), 제 1 브랜치(101A)내의 최외곽의 것(101a)을 타이바(53)에 접속시키는 제 1 접속바(103A) 및 제 2 브랜치(101B)내의 최외곽의 것(101b)을 타이바(53)에 접속시키는 제 2 접속바(103B)로 구성된다.The control panel 101 has a first branch 101A extending from the first outermost inner lead 51a to the second outermost inner lead 51b and a first outermost inner lead from the second outermost inner lead 51b. The second branch 101B extending to 51a, the first bar 102A connecting the far ends of the first branch 101A to each other, and the second bar 102B connecting the far ends of the second branch 101B to each other. The first connection bar 103A for connecting the outermost 101a in the first branch 101A to the tie bar 53 and the outermost 101b in the second branch 101B for the tie bar ( 53, the second connecting bar 103B is connected.
따라서, 제어판(101)은 제 1 및 제 2 접속바(103A 및 103B)를 통하여 타이바(53)에 접속된다. 제 1 및 제 2 접속바(103A 및 103B)는 타이바(53)의 중심에 대해 서로 대칭이다. 그러나, 제 1 및 제 2 접속바(103A 및 103B)를 반드시 서로 대칭으로 배열할 필요는 없다.Therefore, the control panel 101 is connected to the tie bar 53 through the first and second connecting bars 103A and 103B. The first and second connecting bars 103A and 103B are symmetrical with respect to the center of the tie bar 53. However, the first and second connecting bars 103A and 103B are not necessarily arranged symmetrically with each other.
제 1 실시형태에 따르면, 제 1 및 제 2 접속바(103A 및 103B)가 제 1 열 및 제 2 열의 내부리드(51A 및 51B)를 타이바(53)에 접속시키므로, 반도체 장치를 수지로 밀봉하는 단계에서 제어판(101)을 반도체 패키지의 외부로 노출되도록 하는 응력을 감소시킬 수 있다.According to the first embodiment, since the first and second connection bars 103A and 103B connect the inner leads 51A and 51B of the first row and the second row to the tie bar 53, the semiconductor device is sealed with resin. In the step of reducing the stress to expose the control panel 101 to the outside of the semiconductor package can be reduced.
제 1 및 제 2 접속바(103A 및 103B)는 각기 1 개만 형성되어 있으나, 제 1 및 제 2 접속바(103A 및 103B)가 2 개 이상 형성될 수도 있다.Although only one first and second connection bars 103A and 103B are formed, respectively, two or more first and second connection bars 103A and 103B may be formed.
[제 2 실시형태]Second Embodiment
도 9 는 본 발명의 제 2 실시형태에 따른 리드 프레임의 평면도이다.9 is a plan view of a lead frame according to a second embodiment of the present invention.
제 2 실시형태에 따른 리드 프레임(50B)은, 제 1 및 제 2 접속바(103A 및 103B)가 제 1 및 제 2 바(102A 및 102B)의 연장부로서 형성된 점에 있어서, 제 1 실시형태에 따른 리드 프레임(50A)과 상이하다.In the lead frame 50B according to the second embodiment, the first and second connection bars 103A and 103B are formed as extensions of the first and second bars 102A and 102B, and according to the first embodiment. Is different from the lead frame 50A.
제 2 실시형태에 따르면, 제 1 및 제 2 바(102A 및 102B)로부터 제 1 및 제2 접속바(103A 및 103B)를 개별적으로 형성할 필요가 없으므로, 제어판(101)의 제조단계의 수를 감소시킬 수 있다.According to the second embodiment, since the first and second connecting bars 103A and 103B need not be formed separately from the first and second bars 102A and 102B, the number of manufacturing steps of the control panel 101 is reduced. Can be reduced.
[제 3 실시형태][Third Embodiment]
도 10 은 제 3 실시형태에 따른 리드 프레임의 평면도이다. 제 3 실시형태에 따른 리드 프레임(50C)은 제 1 실시형태에 따른 리드 프레임(50A)과 구조가 동일한 구성을 가지나, LSI 칩상에 탑재되어 있다.10 is a plan view of a lead frame according to the third embodiment. The lead frame 50C according to the third embodiment has the same structure as that of the lead frame 50A according to the first embodiment, but is mounted on the LSI chip.
도 10 에 나타낸 바와 같이, 제 1 및 제 2 열의 내부리드(51A 및 51B)의 원단에 있는 하면에는 절연 접착 테이프(5)가 접착되어 있다. 리드 프레임(50C)은 접착 테이프(5)가 사이사이에 삽입되어 LSI 칩상에 탑재되어 있다.As shown in FIG. 10, the insulating adhesive tape 5 is adhere | attached on the lower surface in the original fabric of the inner leads 51A and 51B of a 1st and 2nd row. The lead frame 50C is mounted on the LSI chip with an adhesive tape 5 interposed therebetween.
이 절연 접착 테이프(5)가 제 1 열 및 제 2 열의 내부리드(51A 및 51B)의 원단을 덮을 정도의 크기를 가지나, 이 접착 테이프(5)가 내부리드(51A 및 51B)의 절연을 방지하지 않는 한 타이바(53)에 연장되거나 또는 타이바(53)에 겨우 도달하는 정도의 크기를 갖도록 구성될 수도 있다.The insulating adhesive tape 5 is large enough to cover the fabric of the inner leads 51A and 51B of the first row and the second row, but the adhesive tape 5 prevents the insulation of the inner leads 51A and 51B. If not, it may be configured to have a size that extends to the tie bar 53 or barely reaches the tie bar 53.
[제 4 실시형태]Fourth Embodiment
도 11 은 제 4 실시형태에 따른 리드 프레임의 평면도이다. 제 4 실시형태에 따른 리드 프레임(50D)은 제 1 실시형태에 따른 리드 프레임(50A)과 동일한 구성을 가지나, 제 1 열 및 제 2 열의 내부리드(51A 및 51B)상에 절연막(104)을 추가로 접착되어 있다.11 is a plan view of a lead frame according to the fourth embodiment. The lead frame 50D according to the fourth embodiment has the same configuration as the lead frame 50A according to the first embodiment, but the insulating film 104 is formed on the inner leads 51A and 51B of the first and second rows. It is further bonded.
절연막(104)은 제 1 열의 내부리드(51A)의 원단이 노출되는 제 1 개구(104A), 제 2 열의 내부리드(51B)의 원단이 노출되는 제 2 개구(104B) 및 제 1열 및 제 2 열의 내부리드가 접속되어 있는 반도체 칩(2)의 전극이 노출되는 제 3 개구(104C)를 갖도록 구성된다.The insulating film 104 includes a first opening 104A through which the far end of the inner lead 51A in the first row is exposed, a second opening 104B through which the far end of the inner lead 51B in the second row is exposed, and first and second rows. It is comprised so that it may have the 3rd opening 104C which exposes the electrode of the semiconductor chip 2 with which two rows of internal leads are connected.
절연막(104)이 내부리드(51A 및 51B)상에 배치되지 않는 한, 절연막(104)은 반도체 장치를 수지로 밀봉하는 단계의 수행을 방지하지 않는 크기를 갖도록 구성될 수도 있다.As long as the insulating film 104 is not disposed on the inner leads 51A and 51B, the insulating film 104 may be configured to have a size that does not prevent the performance of the step of sealing the semiconductor device with the resin.
다른 방법으로, 절연막(104)이 리드 프레임(50D)과 LSI 칩(2) 사이에 삽입되도록 구성될 수도 있다.Alternatively, the insulating film 104 may be configured to be inserted between the lead frame 50D and the LSI chip 2.
절연막(104)이 내부리드(51A 및 51B)에 접착된 다음, LSI 칩(2)의 표면에 배열된 전극은 배선(4)을 통하여 내부리드(51A 및 51B)의 원단에 전기접속된다.After the insulating film 104 is adhered to the inner leads 51A and 51B, the electrodes arranged on the surface of the LSI chip 2 are electrically connected to the far ends of the inner leads 51A and 51B through the wiring 4.
이하, 제 3 실시형태에 따른 리드 프레임을 갖는 반도체 장치의 제조방법에 대해 설명한다.Hereinafter, the manufacturing method of the semiconductor device which has a lead frame which concerns on 3rd Embodiment is demonstrated.
도 13 은 수지로 밀봉된 반도체 장치의 평면도이다.13 is a plan view of a semiconductor device sealed with a resin.
반도체 장치의 수지밀봉은 도 2 에 나타낸 장치를 이용하여 밀봉된다. 절연 접착 테이프(5)가 사이에 삽입되어 LSI 칩(2) 상에 탑재된 리드 프레임(50C)은 수지로 밀봉 또는 패키지된다.Resin sealing of a semiconductor device is sealed using the apparatus shown in FIG. The lead frame 50C mounted on the LSI chip 2 with an insulating adhesive tape 5 inserted therebetween is sealed or packaged with resin.
타이바(53)는 수지 스토퍼로서 기능하는 것으로서, 도 13 에 나타낸 바와 같이, 대향하는 타이바(53)의 범위내의 빗금 영역내에 고여있는 수지가 넘쳐 흐르지 않도록 하는 기능을 한다.The tie bar 53 functions as a resin stopper, and as shown in FIG. 13, the tie bar 53 functions to prevent the resin accumulated in the hatched area within the range of the opposing tie bars 53 from overflowing.
타이바(53)는 내부리드(51A 및 51B)를 서로 전기접속시키며, 마찬가지로, 외부리드(52A 및 52B)를 서로 전기접속시킨다. 그 후, 타이바(53)가 절단된다.The tie bar 53 electrically connects the inner leads 51A and 51B to each other, and likewise, electrically connects the outer leads 52A and 52B to each other. After that, the tie bar 53 is cut.
도 14a 는 타이바(53)가 절단되어 나간 리드 프레임(50C)을 나타낸 것이다. 도 14b 는 도 14a 의 원으로 표시한 부분의 확대도이다.14A shows the lead frame 50C with the tie bar 53 cut out. FIG. 14B is an enlarged view of a portion indicated by a circle in FIG. 14A.
타이바(53)는 도 14b 에 나타낸 빗금 영역(53a)에서 잘려 나가게 되어, 도 14a 에 나타낸 바와 같이, 내부리드(51A 및 51B) 및 외부리드(52A 및 52B)가 서로 전기적으로 독립되도록 한다.The tie bar 53 is cut out of the hatched area 53a shown in FIG. 14B, so that the inner leads 51A and 51B and the outer leads 52A and 52B are electrically independent of each other, as shown in FIG. 14A.
그 다음, 수지로 밀봉된 반도체 장치에 대해 전기접속을 테스트한다. 전기접속 테스트는 도 3 에 나타낸 테스터를 이용하여 수행된다.Then, the electrical connection is tested for the semiconductor device sealed with the resin. The electrical connection test is performed using the tester shown in FIG. 3.
도시된 테스터는 상부몰드(56) 및 하부몰드(57)를 포함하는 소켓(55)으로 구성된다. 하부몰드(57)는 그 표면의 대향측에 외부리드(52)를 외측으로 노출시키기 위한 단차를 형성하고 있다. 이 리세스내에 하부몰드(57)로부터 상부몰드(56)를 향하여 테스트 핀(58)이 상부로 돌출되어 있어 하부리드(52)의 탄성에 의해 테스트 핀(58)이 외부리드(52)와 접촉하게 된다.The illustrated tester consists of a socket 55 comprising an upper mold 56 and a lower mold 57. The lower mold 57 forms a step for exposing the outer lead 52 to the outside on the opposite side of the surface thereof. In this recess, the test pin 58 protrudes upward from the lower mold 57 toward the upper mold 56 so that the test pin 58 contacts the outer lead 52 due to the elasticity of the lower lead 52. Done.
타이바(53)를 절단해 내는 단계를 거친 리드 프레임(50)은 상부몰드(56)와 하부몰드(57)의 사이에 삽입되게 된다. 상부몰드(56) 및 하부몰드(57)가 서로 맞물려 지는 경우, 하부몰드(57)의 리세스는 상부 및 하부몰드(56, 57) 사이에 공간을 형성하게 된다. 외부리드(52)는 이 공간에 노출되게 되며, 테스트 장치(미도시)에 전기접속된 테스트 핀(58)에 의해 전기적으로 테스트되게 된다.The lead frame 50 which has been cut out of the tie bar 53 is inserted between the upper mold 56 and the lower mold 57. When the upper mold 56 and the lower mold 57 are engaged with each other, the recess of the lower mold 57 forms a space between the upper and lower molds 56 and 57. The outer lead 52 is exposed to this space and is electrically tested by a test pin 58 electrically connected to a test device (not shown).
전술한 방법에 있어서, 내부리드(51A 및 51B)를 절연 접착 테이프(5)에 접착한 다음, 반도체 패키지의 폭방향으로 거의 중심에 제어판(101)을 배치할 수도 있다. 이 제어판(101)을 배치함으로써, 내부리드(51A 및 51B)의 상하의 공간으로 수지를 균일하게 분포시킬 수 있게 된다.In the above-described method, the inner leads 51A and 51B may be adhered to the insulating adhesive tape 5, and then the control panel 101 may be disposed almost at the center in the width direction of the semiconductor package. By disposing the control panel 101, the resin can be uniformly distributed in the spaces above and below the inner leads 51A and 51B.
전술한 바와 같이, 본 발명의 리드 프레임 및 이를 포함하는 반도체 장치의 제조방법에 따르면, 1 및 제 2 바를 통하여 브랜치의 원단을 접속시키고 최외곽 내부리드를 제 1 및 제 2 접속바를 통하여 타이바에 접속시킴으로써, 반도체 장치를 수지로 밀봉하는 단계에서 수지의 유입을 제어하여 공백부의 발생 및 배선의 편향을 방지할 수 있으며, 내부리드 및 제어판을 절연막을 이용하여 고정시킴으로써 반도체 패키지로부터 리드 프레임이 노출되는 것을 방지할 수 있게 된다.As described above, according to the lead frame of the present invention and a method of manufacturing a semiconductor device including the same, the fabric of the branch is connected through the first and second bars, and the outermost inner lead is connected to the tie bar through the first and second connection bars. By controlling the inflow of the resin in the step of sealing the semiconductor device with the resin, it is possible to prevent the occurrence of voids and deflection of the wiring, and to fix the lead frame from the semiconductor package by fixing the inner lead and the control panel with an insulating film. It can be prevented.
또한, 최외곽 내부리드는 통상적으로 전원 또는 GND 에 대응되므로, 브랜치의 원단을 전기접속시킴으로써, 제 1 및 제 2 브랜치 사이에 용량이 생기게 되어 스위칭 동작에 의해 야기되는 전류의 동요를 방지할 수 있게 되며, 주변의 반도체 장치가 노이즈에 의해 영향을 받게 되는 것을 방지할 수 있다. 특히, 반도체 장치가 디지털 신호에 의해 작동되는 경우에는 펄스전류의 발생을 방지할 수 있으며 또한 노이즈에 의한 영향을 감소시킬 수 있으며, 또한, 내부리드의 저항을 감소시킬 수 있으므로 안정한 전원공급을 확보할 수 있게 되는 효과가 있다.In addition, since the outermost inner lead typically corresponds to a power supply or GND, by electrically connecting the far-end of the branch, a capacity is generated between the first and second branches, so that the fluctuation of the current caused by the switching operation can be prevented. It is possible to prevent the surrounding semiconductor device from being affected by noise. In particular, when the semiconductor device is operated by a digital signal, it is possible to prevent the generation of pulse current, to reduce the influence of noise, and to reduce the resistance of the internal lead, thereby ensuring a stable power supply. There is an effect that becomes possible.
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| KR (1) | KR100359361B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4102012B2 (en) * | 2000-09-21 | 2008-06-18 | 株式会社東芝 | Semiconductor device manufacturing method and semiconductor device |
Citations (2)
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| JPH10125845A (en) * | 1996-10-10 | 1998-05-15 | Samsung Electron Co Ltd | Loc lead frame and semiconductor chip package using the same |
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1999
- 1999-12-15 KR KR1019990057908A patent/KR100359361B1/en active IP Right Grant
Patent Citations (2)
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|---|---|---|---|---|
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| Publication number | Publication date |
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