KR19980025738U - 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로 - Google Patents

이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로 Download PDF

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KR19980025738U
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Abstract

본 고안은 서로 다른 기종의 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로에 관한 것으로, 메인 메모리 블록과, 메모리 컨트롤 블록과, PDP 전송부와, 데이터 패스 인에이블부를 포함하는 인터리빙 시스템의 리세트 또는 초기화 시에 뱅크의 메모리가 서로 다른 기종으로 혼용되어 사용되었는가를 감지하여, 데이터를 논-인터리빙 방식으로 억세스하도록 하며, 동일 기종의 메모리 모듈이 사용된 경우는 데이터를 투-웨이, 포-웨이 인터리빙 방식으로 억세스하도록 함으로써 확장 용이성과 빠른 메모리 억세스 속도를 모두 얻을 수 있다.

Description

이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로(The Mode Converting Circuit of Interleaving for the Different Memory Module Use)
본 고안은 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로에 관한 것으로, 구체적으로는 인터리빙의 회로를 서로 다른 기종의 메모리 모듈을 사용할 수 있도록 논-인터리빙 모드로 변환할 수 있는 회로에 관한 것이다.
컴퓨터의 성능이 날로 고용량, 고성능화 되어 가고 있는 추세이다. 따라서 사용자는 보다 빠르고 뛰어난 성능의 컴퓨터를 요구하고 있다.
컴퓨터가 빠른 속도를 내기 위해 컴퓨터의 핵심인 중앙처리장치(CPU)가 빨라져야 한다. 또한 중앙처리장치의 메모리 장치인 메인 메모리(main memory) 자체의 억세스(access) 속도도 빨라져야 한다.
상기 메인 메모리 자체의 억세스 속도를 높이는 방법으로는 메인 메모리 억세스 시간을 줄이는 방법과, 메모리 소자의 억세스 방식을 달리하는 빠른 페이지 모드(fast page mode)와 EDO(Enhance Data Out)와 같은 방법이 있다.
그러나, 서버 장치(server system)의 경우, 많은 용량의 메모리를 요구하여 고용량에 따른 많은 수의 메모리 모듈(memory module)을 사용한다. 또 이 모듈의 억세스 속도를 높이기 위하여 메모리 인터페이스(memory interface) 방식을 논-인터리빙(non-interleaving), 투-웨이 인터리빙(2-way interleaving), 포-웨이 인터리빙(4-way interleaving) 방식으로 확장하여 사용한다. 이러한 방식을 통해 중앙처리장치에 비해 상대적으로 속도가 늦은 메인 메모리 억세스(main memory access) 속도를 증가시키고 있다.
상기 투-웨이 인터리빙 방식 및 포-웨이 인터리빙 방식과 같은 인터리빙 방식은, 메모리 인터페이스 블록의 각 메모리 인터페이스부를 통해 각 메인 메모리 블록의 각 뱅크(bank)로부터 데이터를 동시에 억세스하는 방식이다.
상기 논-인터리빙 방식은 메인 메모리 블록의 각 뱅크별로 데이터를 순차적으로 억세스하는 방식이다.
메모리 억세스 속도를 증가시키기 위하여 인터리빙 방식을 채택하여 사용하면, 상대적으로 논-인터리빙 모드인 경우보다 다소 속도는 상승하지만 메모리 각 뱅크(bank)마다 같은 종류, 용량의 메모리 모듈을 사용하여야 하므로 사용자가 컴퓨터의 메모리 용량을 증가시키는 경우 상당히 불편을 초래한다. 따라서 개인용 컴퓨터(PC) 사용자의 경우, 손쉽게 메모리 모듈을 구입하여 간단히 메모리 용량을 증가시킬 수 있는 컴퓨터를 선호하게 된다. 고용량 개인용 컴퓨터나 워크스테이션(workstation) 개념 개인용 컴퓨터는 속도와 용이성을 모두 만족해야 하므로 이는 판매(Sales) 측면에서 선택하여야 할 중요한 문제로 대두된다.
본 고안은 상기와 같은 문제점을 해결하기 위해 제안된 것으로서, 컴퓨터에 이 기종 메모리 모듈(different memory module)이 사용되는 경우는 인터리빙의 모드를 변환하여 논-인터리빙 모드로 동작하게 하고, 같은 메모리 모듈이 사용되는 경우는 투-웨이와 포-웨이 인터리빙으로 동작하게 하여 메모리 확장 용이성과 빠른 메모리 억세스 속도를 모두 얻는데 그 목적이 있다.
도 1은 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로의 블록도.
도 2는 메모리 컨트롤 블록의 내부 블록도.
도 3은 본 고안의 실시예에 따른 투-웨이 방식을 적용한 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로.
도 4는 본 고안의 실시예에 따른 포-웨이 방식을 적용한 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로.
도 5는 본 고안의 이 기종 메모리 모듈로부터의 데이터를 억세스하는 방법을 설명하기 위한 도면.
*도면의 주요 부분에 대한 부호의 설명
100 : 메모리 컨트롤 블록200 : 데이터 패스 인에이블부
300 : 메인 메모리 블록400 : PDP 전송부
110 : PDP 비교부120 : 컨트롤 신호 발생부
130 : 메모리 인터페이스 블록132-134, 132'-138' : 메모리 인터페이스부
202, 202'-206' : 인에이블수단302-304, 302'-308' : 메모리 뱅크
상술한 바와 같은 목적을 달성하기 위한 본 고안의 특징에 의하면, 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로에 있어서, 메인 메모리 블록은 다수의 뱅크로 분할되어 있고, 각 뱅크는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비한다. 메모리 컨트롤 블록은 상기 메인 메모리 블록의 각 뱅크에 대한 PDP 데이터를 입력받아, 입력된 PDP 데이터로부터 각 뱅크가 서로 동일한 메모리 모듈로 구성되었는가를 판별하며, 판별 결과에 따라 동일한 기종으로 구성된 경우와 서로 다른 기종으로 구성된 경우에 따른 소정의 컨트롤 신호를 출력하고, 상기 메인 메모리 블록의 각 뱅크로부터의 데이터를 인터페이싱한다. PDP 전송부는 상기 메인 메모리 블록의 각 뱅크의 PDP 병렬 데이터를 입력받아, 입력받은 병렬 데이터를 직렬 데이터로 변환하여 메모리 컨트롤 블록에 출력한다. 데이터 패스 인에이블부는 상기 메모리 컨트롤 블록과 메인 메모리 블록의 각 뱅크간의 다수의 데이터 패스를 상기 메모리 컨트롤 블록의 소정의 컨트롤 신호에 따라 인에이블시켜 주기 위한 인에이블수단을 구비한다.
이 특징의 바람직한 실시예에 있어서, 상기 메모리 컨트롤 블록은 상기 PDP 전송부로부터 입력된 PDP 데이터를 통해 각 뱅크가 서로 동일한 메모리 모듈로 구성되었는가를 판별하는 PDP 비교부와, 판별 결과에 따라 동일한 기종으로 구성된 경우에는 인터리빙 모드로, 서로 다른 기종으로 구성된 경우에는 논-인터리빙 모드로 세팅되어 소정의 컨트롤 신호를 출력하는 컨트롤 신호 발생부와, 이 컨트롤 신호 발생부의 컨트롤 신호에 따라 상기 메인 메모리 블록의 각 뱅크로부터의 데이터를 인터페이싱하기 위한 다수의 메모리 인터페이스부를 갖는 메모리 인터페이스 블록을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 컨트롤 신호 발생부는 상기 PDP 비교부로부터 판별된 결과가 동일한 기종으로 구성된 경우에는 인터리빙 방식으로, 상기 메인 메모리 블록의 각 뱅크로부터 동시에 데이터를 억세스하기 위한 컨트롤 신호를 출력하고, 서로 다른 기종으로 구성된 경우에는 논-인터리빙 방식으로, 상기 메인 메모리 블록의 각 뱅크별로 데이터를 억세스하기 위한 컨트롤 신호를 상기 메모리 인터페이스 블록 및 데이터 패스 인에이블부, 그리고 메인 메모리 블록에 각각 출력하는 것을 포함한다.
이 특징의 바람직한 실시예에 있어서, 상기 메모리 컨트롤 블록은, 시스템을 리세트 또는 초기화시키고, 상기 메인 메모리 블록의 각 뱅크에 대한 PDP 정보를 독출하며, 상기 PDP 데이터를 비교하여 각 뱅크가 동일한 메모리 모듈로 구성되어 있는가를 판별하고, 상기 각 뱅크의 PDP 데이터를 비교한 결과, PDP의 데이터가 모두 동일하면, 인터리빙 모드로 세팅시키며, 상기 각 데이터 패스를 인에이블 시키고, 상기 데이터 패스 인에이블부의 각 인에이블수단을 디스에이블 시키며, 상기 메인 메모리 블록내의 모든 뱅크로부터 동시에 메모리 인터페이스 블록의 각 메모리 인터페이스부를 통해 데이터를 억세스시키며, 상기 각 뱅크의 PDP 데이터를 비교한 결과, PDP의 데이터가 서로 상이하면, 논-인터리빙 모드로 세팅시키고, 상기 제 1 데이터 패스를 제외한 각 데이터 패스를 디스에이블 시키고, 각 인에이블수단을 인에이블 시키며, 상기 메인 메모리 블록의 각 뱅크별로 메모리 인터페이스 블록의 상기 인에이블된 데이터 패스에 대응하는 하나의 메모리 인터페이스부만을 통해 데이터를 억세스시키며, 상기 인터리빙 방식 또는 논-인터리빙 방식으로 데이터를 억세스시킨 후 데이터의 억세스 동작을 종료시키는 것을 포함한다.
본 고안은 시스템의 리세트 또는 초기화 시에 뱅크의 메모리가 서로 다른 기종으로 혼용되어 사용되었는가를 감지하여, 데이터를 논-인터리빙 방식으로 억세스하도록하여 메모리 확장 용이성을 얻고, 같은 기종의 메모리 모듈이 사용되는 경우는 투 웨이, 포 웨이 인터리빙으로 동작하게 하여 빠른 메모리 억세스 속도를 얻을 수 있다.
실시예
이하, 도 1 및 도 2, 그리고 도 3을 참조하여 본 고안의 실시예를 상세히 설명한다.
도 1은 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로의 블록도이고, 도 2는 메모리 컨트롤(memory control) 블록의 내부 블록도이며, 도 3은 본 고안의 실시예에 따른 투-웨이(2-way) 방식을 적용한 이 기종 메모리 모듈(diff- erent memory module) 사용을 위한 인터리빙의 모드 변환 회로(mode conversion circuit)이다.
도 1 및 도 2, 그리고 도 3을 참조하면, 본 고안의 실시예에 따른 인터리빙의 모드 변환 회로는 메모리 컨트롤 블록(100)과, 데이터 패스 인에이블(data path enable)부(200)와, 메인 메모리 블록(300)과, PDP(Present Detect Pin) 전송부(400)를 포함한다.
메인 메모리 블록(300)은 다수의 뱅크(302, 304)로 분할되어 있고, 각 뱅크(302, 304)는 각종의 메모리 모듈로 구성되며, 각 뱅크(302, 304)를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비한다.
메모리 컨트롤 블록(100)은 OMC(Orion Memory Controller)로서, 상기 메인 메모리 블록(300)의 각 뱅크(302, 304)에 대한 PDP 데이터를 입력받아, 입력된 PDP 데이터로부터 각 뱅크(302, 304)가 서로 동일한 메모리 모듈로 구성되었는가를 판별하며, 이 판별 결과에 따라 동일한 기종으로 구성된 경우와 서로 다른 기종으로 구성된 경우 각각에 대한 RAS(Row-Address Strobe)와 CAS(Column-Address Strobe)등의 컨트롤 신호(CS)를 출력하고, 상기 메인 메모리 블록(300)의 각 뱅크(302, 304)로부터의 데이터를 인터페이싱(interfacing)한다.
상기 메모리 컨트롤 블록(100)은 PDP 비교부(110)와, 컨트롤 신호 발생부(120)와, 메모리 인터페이스 블록(130)을 포함한다.
PDP 비교부(PDP compare unit)(110)는 상기 PDP 전송부(400)로부터 입력된 PDP 데이터를 입력받아 각 뱅크(302, 304)가 서로 동일한 메모리 모듈로 구성되었는가를 판별하고, 그 결과에 대한 소정의 신호()를 컨트롤 신호 발생부(120)에 출력한다.
컨트롤 신호 발생부(120)는 프로그램된 마이크로 코드 메모리 맵(micro code memory map)으로서, 상기 PDP 비교부(110)의 판별 결과에 따른 소정의 컨트롤 신호()를 입력으로 하여, 각 뱅크(302, 304)가 서로 동일한 기종으로 구성된 경우에는 인터리빙 모드로, 서로 다른 기종으로 구성된 경우에는 논-인터리빙 모드로 세팅(setting)된다. 세팅된 모드에 따라 RAS 및 CAS 등의 컨트롤 신호(CS)를 메모리 인터페이스 블록(130) 및 데이터 패스 인에이블부(200), 그리고 메인 메모리 블록(300)에 각각 출력한다.
메모리 인터페이스 블록(130)은 상기 컨트롤 신호 발생부(120)의 컨트롤 신호에 따라 상기 메인 메모리 블록(300)의 각 뱅크(302, 304)로부터의 데이터를 인터페이싱하기 위한 제 1 및 제 2 메모리 인터페이스부(132, 134)를 갖는다. 제 1 및 제 2 메모리 인터페이스부(132, 134)는 버퍼(buffer)로 구성된다.
상기 데이터 패스 인에이블부(200)는 상기 메모리 컨트롤 블록(100)의 제 2 메모리 인터페이스부(134)와 메인 메모리 블록(300)의 제 2 뱅크(304)간의 제 2 데이터 패스(PATH2)를 컨트롤 신호 발생부(120)의 소정의 컨트롤 신호에 따라 인에이블(enable)시켜 주기 위한 제 1 인에이블수단(202)으로 구성된다. 제 1 인에이블수단(202)은 쌍방향 버퍼(bidirectional buffer)로 구성된다.
상기 PDP 전송부(400)는 상기 메인 메모리 블록(300)의 각 뱅크(302, 304)의 PDP 병렬 데이터를 입력받아, 입력받은 병렬 데이터(parallel data)를 직렬 데이터(serial data)로 변환하여 메모리 컨트롤 블록(100)에 출력한다.
데이터 패스 인에이블부(200)는 메인 메모리 블록(300)의 제 1 및 제 2 뱅크(302, 304)의 메모리 모듈이 동일 기종으로 구성되어 있는 경우에는, 인터리빙 방식으로 데이터를 억세스한다. 이를 위해, 컨트롤 신호 발생부(120)로부터의 컨트롤 신호에 의해 메모리 인터페이스 블록(130)의 제 1 및 제 2 메모리 인터페이스부(132, 134)와 메인 메모리 블록(300)의 제 1 및 제 2 뱅크(302, 304)간의 데이터 패스(PATH1, PATH2)를 인에이블 시켜 준다. 그리고 제 1 인에이블수단(202)은 디스에이블(disable) 시켜 준다.
그러나, 메인 메모리 블록(300)의 제 1 및 제 2 뱅크(302, 304)의 메모리 모듈이 서로 다른 기종으로 구성되어 있는 경우에는, 논-인터리빙 방식으로 데이터를 억세스한다. 이를 위해, 제 1 데이터 패스(PATH1)는 인에이블 시켜 주고, 제 2 데이터 패스(PATH2)는 디스에이블 시켜 준다. 그리고 제 1 인에이블수단(202)은 인에이블 시켜 준다. 즉, 컨트롤 신호 발생부(120)의 컨트롤 신호에 의해 메인 메모리 블록(300)의 제 1 뱅크(302)와 메모리 인터페이스 블록(130)의 제 1 메모리 인터페이스부(132)간의 제 1 데이터 패스(PATH1)를 인에이블 시켜 줌과 동시에 메인 메모리 블록(300)의 제 2 뱅크(304)와 메모리 인터페이스 블록(130)의 제 2 메모리 인터페이스부(134)간의 제 2 데이터 패스(PATH2)를 디스에이블 시켜 주기 위한 제 1 인에이블수단(202)을 인에이블 시켜 준다.
따라서, 메모리 인터페이스 블록(130)은 컨트롤 신호 발생부(120)로부터 컨트롤 신호를 입력으로 하여, 인터리빙 방식으로 데이터를 전송하는 경우에는 인에이블된 제 1 데이터 패스(PATH1) 및 제 2 데이터 패스(PATH2)를 통해 메인 메모리 블록(300)의 각 뱅크(302, 304)로부터 동시에 데이터를 제 1 메모리 인터페이스부(132) 및 제 2 메모리 인터페이스부(134)를 통해 인터페이스하고, 논-인터리빙 방식으로 데이터를 억세스하는 경우에는 제 1 데이터 패스(PATH 1)만이 인에이블되므로, 제 1 메모리 인터페이스부(132)를 통해 제 1 뱅크(302) 및 제 2 뱅크(304)별로 데이터가 억세스 된다.
도 4는 본 고안의 실시예에 따른 포-웨이(4-way) 방식을 적용한 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로이다.
도 4를 참조하면, 메인 메모리 블록(300)은 4개의 뱅크(302'-308')로 구성되고, 메모리 인터페이스 블록(130)은 4개의 메모리 인터페이스부(132'-138')로 구성되며, 데이터 패스 인에이블부(200)는 상기 메인 메모리 블록(300)의 3개의 뱅크(304'-308')와 상기 메모리 인터페이스 블록(130)의 3개의 메모리 인터페이스부(134'-138')간의 데이터 패스(PATH2-PATH4)를 인에이블 시켜 주기 위한 제 1 인에이블수단(202') 및 제 2 인에이블수단(204'), 그리고 제 3 인에이블수단(206')으로 구성된다. 각 메모리 인터페이스부(132'-138')와 각 인에이블수단(202'-206')은 버퍼로 구성된다.
데이터 패스 인에이블부(200)는 메인 메모리 블록(300)의 각 뱅크(302'-308')의 메모리 모듈이 동일 기종으로 구성되어 있는 경우에는, 인터리빙 방식으로 데이터를 억세스하기 위해 컨트롤 신호 발생부(120)로부터의 컨트롤 신호에 의해 각 데이터 패스(PATH1-PATH4)를 인에이블 시키고, 각 인에이블수단(202'-206')을 디스에이블 시킨다.
그러나, 메인 메모리 블록(300)의 각 뱅크(302'-308')의 메모리 모듈이 서로 다른 기종으로 구성되어 있는 경우에는 논-인터리빙 방식으로 데이터를 억세스 하기 위해 제 1 데이터 패스(PATH1)는 인에이블 시켜 주고, 나머지 데이터 패스(PATH2-PATH4)는 디스에이블 시켜 준다. 즉, 컨트롤 신호 발생부(120)로부터 컨트롤 신호에 의해 메인 메모리 블록(300)의 제 1 뱅크(302')와 메모리 인터페이스 블록(130)의 제 1 메모리 인터페이스부(132')간의 제 1 데이터 패스(PATH1)는 인에이블 시켜 주며, 이와 동시에 메인 메모리 블록(300)의 제 2 뱅크에서부터 제 4 뱅크(304'-308')와 제 2 메모리 인터페이스부에서부터 제 4 메모리 인터페이스부(134'-138')간의 데이터 패스(PATH2-PATH4)를 디스에이블 시켜 주기 위해, 제 1 인에이블수단(202') 및 제 2 인에이블수단(204'), 그리고 제 3 인에이블수단(206')을 모두 인에이블 시켜 준다.
따라서, 메모리 인터페이스 블록(130)은 컨트롤 신호 발생부(120)로부터 컨트롤 신호를 입력으로 하여, 인터리빙 방식으로 데이터를 전송하는 경우에는 인에이블된 제 1 데이터 패스에서부터 제 4 데이터 패스(PATH1-PATH4)를 통해 메인 메모리 블록(300)의 각 뱅크(302'-308')로부터 동시에 데이터를 각 메모리 인터페이스부(132'-138')를 통해 인터페이스하고, 논-인터리빙 방식으로 데이터를 억세스하는 경우에는 제 1 데이터 패스(PATH 1)만이 인에이블되므로 제 1 메모리 인터페이스부(132)를 통해 각 뱅크(302'-308')별로 데이터가 억세스 된다.
도 5는 본 고안의 이 기종 메모리 모듈로부터의 데이터를 억세스하는 방법을 설명하기 위한 도면이다.
도 5를 참조하면, 상기의 투-웨이 인터리빙 방식과 포-웨이 인터리빙 방식에 대한 데이터 억세스 동작은 상이(相異)하지 않으며 다음과 같은 순서를 따른다.
여기서는, 도 3의 투-웨이 인터리빙 방식을 이용하여 설명한다.
우선, 컨트롤 신호 발생부(120)는 시스템이 리세트 또는 초기화(S10)되면, 메인 메모리 블록(300)의 각 뱅크(302, 304)의 기종이 동일한가의 여부를 판별하기 위해, 각 뱅크(302, 304)에 대한 PDP 직렬 데이터를 PDP 전송부(400)로부터 입력받는다(S20). 이 입력받은 PDP 데이터를 PDP 비교부(110)에서 비교하여 각 뱅크(302, 304)가 동일한 메모리 모듈로 구성되었는가의 여부를 판별(S30)한다.
각 뱅크(302, 304)의 PDP 데이터를 비교한 결과, PDP의 데이터가 모두 동일하면, 컨트롤 신호 발생부(120)는 인터리빙 모드로 세팅(S40)된다. 인터리빙 모드로 세팅(S40)되면, 컨트롤 신호 발생부(120)는 모든 데이터 패스(PATH1, PATH2)를 인에이블 시키기 위한 컨트롤 신호를 데이터 패스 인에이블부(200)로 출력한다. 이 때 컨트롤 신호 발생부(120)의 컨트롤 신호에 의해 데이터 패스 인에이블부(200)의 제 1 인에이블수단(202)이 디스에이블 된다(S50).
따라서, 메인 메모리 블록(300)내의 모든 뱅크(302, 304)는 인터리빙 방식으로 데이터의 페치(fetch)가 가능하므로, 컨트롤 신호 발생부(120)는 메모리 인터페이스 블록(130)의 각 메모리 인터페이스부(132, 134)를 통해, 메인 메모리 블록(300)의 각 뱅크(302, 304)로부터 동시에 데이터를 억세스(S60)하도록, 컨트롤 신호를 발생시키며, 이후 데이터의 억세스 동작은 종료(S100)된다.
그러나, 각 뱅크(302, 304)의 PDP 데이터를 비교한 결과, PDP의 데이터가 서로 상이한 경우에는, 즉 서로 다른 기종의 메모리 모듈로 구성된 경우에는 컨트롤 신호 발생부(120)는 논-인터리빙 모드로 세팅(S70)된다. 논-인터리빙 모드로 세팅되면 컨트롤 신호 발생부(120)는 제 1 데이터 패스(PATH1)는 인에이블 시키고, 제 2 데이터 패스(PATH2)를 디스에이블 시키기 위한 컨트롤 신호를 데이터 패스 인에이블부(200)로 출력한다. 이 때, 컨트롤 신호 발생부(120)의 컨트롤 신호에 의해서 데이터 패스 인에이블부(200)의 제 1 인에이블수단(202)은 인에이블 된다(S80).
따라서, 제 1 데이터 패스(PATH1)만이 인에이블 상태이므로, 컨트롤 신호 발생부(120)는 메인 메모리 블록(300)의 각 뱅크(302, 304)별로 순차적으로 메모리 인터페이스 블록(130)의 제 1 메모리 인터페이스부(132)를 통해 데이터를 억세스(S90)하도록 컨트롤 신호를 발생시키며, 이후 데이터 억세스 동작은 종료(S100)된다.
상기 포-웨이 인터리빙 방식을 사용한 시스템의 데이터 억세스 동작도 상기 투-웨이 인터리빙 방식의 동작과 마찬가지로 메인 메모리 블록(300)으로부터 데이터를 억세스하게 된다.
이 기종 메모리 모듈 사용할 때 인터리빙 회로에서 논-인터리빙으로 모드를 변환하여 회로가 동작되게 함으로써 사용자는 메모리 모듈을 입수하여 사용자가 원하는 환경으로 손쉽게 바꿀 수 있으며, 보다 빠른 속도를 요구하는 사용자는 같은 종류의 메모리 모듈로 환경을 설정하여 빠른 속도의 컴퓨터를 유지하므로 양쪽 사용자 모두 만족할 수 있는 효과가 있다.

Claims (4)

  1. 이 기종 메모리 모듈 사용을 위한 인터리빙의 모드 변환 회로에 있어서,
    다수의 뱅크로 분할되어 있고, 각 뱅크는 각종의 메모리 모듈로 구성되며, 각 뱅크를 구성하는 메모리 모듈의 기종을 판별하기 위한 PDP를 구비하는 메인 메모리 블록(300)과;
    상기 메인 메모리 블록(300)의 각 뱅크에 대한 PDP 데이터를 입력받아, 입력된 PDP 데이터로부터 각 뱅크가 서로 동일한 메모리 모듈로 구성되었는가를 판별하며, 판별 결과에 따라 동일한 기종으로 구성된 경우와 서로 다른 기종으로 구성된 경우에 따른 소정의 컨트롤 신호를 출력하고, 상기 메인 메모리 블록(300)의 각 뱅크로부터의 데이터를 인터페이싱하는 메모리 컨트롤 블록(100)과;
    상기 메인 메모리 블록(300)의 각 뱅크의 PDP 병렬 데이터를 입력받아, 입력받은 병렬 데이터를 직렬 데이터로 변환하여 메모리 컨트롤 블록(100)에 출력하는 PDP 전송부(400)와;
    상기 메모리 컨트롤 블록(100)과 메인 메모리 블록(300)의 각 뱅크간의 다수의 데이터 패스를 상기 메모리 컨트롤 블록(100)의 소정의 컨트롤 신호에 따라 인에이블시켜 주기 위한 인에이블수단을 구비한 데이터 패스 인에이블부(200)를 포함하는 것을 특징으로 하는 인터리빙의 모드 변환 회로.
  2. 제 1 항에 있어서,
    상기 메모리 컨트롤 블록(100)은, 상기 PDP 전송부(400)로부터 입력된 PDP 데이터를 통해 각 뱅크가 서로 동일한 메모리 모듈로 구성되었는가를 판별하는 PDP 비교부(110)와; 판별 결과에 따라 동일한 기종으로 구성된 경우에는 인터리빙 모드로, 서로 다른 기종으로 구성된 경우에는 논-인터리빙 모드로 세팅되어 소정의 컨트롤 신호를 출력하는 컨트롤 신호 발생부(120)와; 이 컨트롤 신호 발생부(120)의 컨트롤 신호에 따라 상기 메인 메모리 블록(300)의 각 뱅크로부터의 데이터를 인터페이싱하기 위한 다수의 메모리 인터페이스부를 갖는 메모리 인터페이스 블록(130)을 포함하는 것을 특징으로 하는 인터리빙의 모드 변환 회로.
  3. 제 2 항에 있어서,
    상기 컨트롤 신호 발생부(120)는, 상기 PDP 비교부(110)로부터 판별된 결과 동일한 기종으로 구성된 경우에는 인터리빙 방식으로, 상기 메인 메모리 블록(300)의 각 뱅크로부터 동시에 데이터를 억세스하기 위한 컨트롤 신호를 출력하고, 서로 다른 기종으로 구성된 경우에는 논-인터리빙 방식으로, 상기 메인 메모리 블록(300)의 각 뱅크별로 데이터를 억세스하기 위한 컨트롤 신호를 상기 메모리 인터페이스 블록(130) 및 데이터 패스 인에이블부(200), 그리고 메인 메모리 블록(300)에 각각 출력하는 것을 포함하는 인터리빙의 모드 변환 회로.
  4. 제 1 항에 있어서,
    상기 메모리 컨트롤 블록(100)은,
    시스템을 리세트 또는 초기화시키고,
    상기 메인 메모리 블록(300)의 각 뱅크에 대한 PDP 정보를 독출하며,
    상기 PDP 데이터를 비교하여 각 뱅크가 동일한 메모리 모듈로 구성되어 있는가를 판별하고,
    상기 각 뱅크의 PDP 데이터를 비교한 결과, PDP의 데이터가 모두 동일하면, 인터리빙 모드로 세팅시키며,
    상기 각 데이터 패스를 인에이블 시키고, 상기 데이터 패스 인에이블부(200)의 각 인에이블수단을 디스에이블 시키며,
    상기 메인 메모리 블록(300)내의 모든 뱅크로부터 동시에 메모리 인터페이스 블록(130)의 각 메모리 인터페이스부를 통해 데이터를 억세스시키며,
    상기 각 뱅크의 PDP 데이터를 비교한 결과, PDP의 데이터가 서로 상이하면, 논-인터리빙 모드로 세팅시키고,
    상기 제 1 데이터 패스를 제외한 각 데이터 패스를 디스에이블 시키고, 각 인에이블수단을 인에이블 시키며,
    상기 메인 메모리 블록(300)의 각 뱅크별로 메모리 인터페이스 블록(130)의 상기 인에이블된 데이터 패스에 대응하는 하나의 메모리 인터페이스부만을 통해 데이터를 억세스시키며,
    상기 인터리빙 방식 또는 논-인터리빙 방식으로 데이터를 억세스시킨 후 데이터의 억세스 동작을 종료시키는 것을 특징으로 하는 인터리빙의 모드 변환 회로.
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* Cited by examiner, † Cited by third party
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KR100545457B1 (ko) * 1997-06-04 2006-04-12 소니 가부시끼 가이샤 외부기억장치
US9256531B2 (en) 2012-06-19 2016-02-09 Samsung Electronics Co., Ltd. Memory system and SoC including linear addresss remapping logic

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