KR19980025726A - 명령파이프라인 기능을 갖는 반도체 메모리장치 - Google Patents
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Abstract
본 발명은 명령파이프라인 기능을 갖는 반도체 메모리장치에 관한 것으로서, 특히 입력버퍼수단과, 래치수단과 다수개의 모드명령신호들을 순차적으로 저장하였다가 순차적으로 읽어낼 수 있는 제1 입력버퍼수단과, 제어로직수단, 구동수단으로 구성되며, 입력버퍼의 출력노드에는 래치수단의 입력과 제1 버퍼수단의 입력에 선택적으로 연결될 수 있는 제1 스위치와, 제1 스위치를 제어하는 제1 제어수단이 존재하고, 구동수단의 입력노드에는 래치수단의 출력과 제1 버퍼수단의 출력을 선택적으로 연결될수 있는 제2 스위치와 제2 제어수단이 존재하고, 제2 제어수단은 제1 버퍼수단 출력의 레이턴시를 결정하는 로직의 제어를 받으며, 제1 버퍼의 내부를 리세트할 수 있는 회로가 제1 버퍼수단에 연결됨을 특징으로 한다.
따라서, 본 발명은 메모리의 컨트롤러로부터 연속 또는 불연속적으로 들어오는 모드명령신호들을 순차적으로 저장하였다가 순차적으로 수행할 수 있도록 함으로서 메모리 내부의 동작을 더욱 효율적으로 제어함으로써 메모리의 동작주파수를 향상시킬 수 있다는 효과가 있다.에 관한 것으로서, 특히
Description
본 발명은 명령파이프라인 기능을 갖는 반도체 메모리장치에 관한 것으로서, 특히 메모리의 컨트롤러로부터 연속 또는 불연속적으로 들어오는 모드명령신호를 순차적으로 저장하였다가 순차적으로 수행할 수 있도록 함으로서 메모리 컨트롤러가 메모리를 제어하는 시간에 탄력성을 증가시켰으며, 메모리 내부의 동작을 더욱 효율적으로 제어함으로써 메모리의 동작주파수를 향상시키도록한 명령파이프라인 기능을 갖는 반도체 메모리장치에 관한 것이다.
통상적인 반도체 메모리장치에서는 제 1 도에서 보는 바와 같이, 복수개의 셀들이 배열되어 있는 메모리 셀 어레이(5)와, 메모리 컨트롤러로부터 입력되는 모드명령신호를 입력받는 입력버퍼(1)와, 상기 입력버퍼(1)에서 버퍼링된 시모스레벨의 출력을 임시 저장하는 래치(2)와, 상기 래치(2)에서 출력된 신호를 출력하는 구동부(3)와, 상기 구동부(3)에서 출력되는 모드명령신호에 의해 메모리를 제어하는 제어로직부(4)와, 상기 제어로직부(4)에서 출력된 제어신호에 응답하여 메모리 셀 어레이(5)에서 출력되는 정보를 입력으로하는 출력버퍼(6)로 구성된다.
상기 입력버퍼(1)와 래치(2)사이에는 제1 스위치(SW1)가 연결되어 외부에서 입력되는 클럭신호에 응답하여 입력버퍼(1)의 출력과 래치(2)의 입력을 선택적으로 연결하도록 구성되고, 또한 래치부(2)와 구동부(3)사이에는 제2 스위치(SW2)가 연결되어 외부에서 입력되는 클럭신호에 응답하여 래치부(2)의 출력과 구동부(3)의 입력을 선택적으로 연결하도록 구성된다.
이와 같이 구성된 종래 기술의 작용 및 효과는 다음과 같다.
열어드레스 스트로브(CAS) 레이턴시가 3이고, 버스트 길이가 2인 SDRAM으로 외부에서 입력되는 클럭신호에 동기하여 메모리 컨트롤러(도면에 미도시되어 있음)에서 로우액티브(Row Active) 모드명령신호를 입력하면 입력버퍼(1)에서는 로우액티브 모드명령신호를 시모스레벨로 버퍼링한 후 상기 클럭신호에 응답하여 제1 스위치(SW1)가 상기 입력버퍼(1)의 출력을 래치(2)의 입력으로 연결하면 래치(2)에서는 로우액티브 모드명령신호를 임시 저장한다. 그리고 클럭신호에 응답하여 제2 스위치(SW2)가 래치(2)의 출력을 구동부(3)의 입력으로 연결하면 제어로직부(4)를 통해 메모리 셀 어레이(5)의 로우워드라인을 액티브한다. 이때 첨부한 도면 제 2 도에서 보는 바와같이, 열어드레스 스트로브(CAS) 레이턴시(Latency)가 3이므로 4번째 클럭신호에 메모리 컨트롤러로부터 리드모드명령신호가 입력되면, 입력버퍼(1), 래치부(2), 구동부(3)에 의해 제어로직부(4)로 입력되고, 제어로직부(4)는 입력된 모드명령신호에 응답하여 선택된 메모리(5) 영역으로부터 지정된 2 컬럼분의 데이터(버스트의 길이가 2이므로)를 출력버퍼부(6)로 출력한다.
그리고 2 컬럼분 데이터의 마지막 컬럼 데이터가 출력될 때 로우 워드라인은 프리차아지 상태가 된다.
따라서, 통상적인 반도체 메모리장치에서 상기의 메모리장치를 이용하기 위해 유효한 시간내에 동작시키고자하는 유효한 모드명령신호를 외부에서 인가하여야 하며, 유효한 모드명령신호사이에는 스펙에서 명시한 시간이상의 간격시간이 보장되어야 한다. 이러한 문제로하여 상기 메모리 장치를 사용하여 최대 동작주파수를 얻기위해서 상기 메모리를 제어하는 컨트롤러가 스펙에서 명시한 최소 시간을 지키는 범위안에서 정확하게 유효한 시간마다 유효한 모드명령신호를 메모리에 인가해야하는 부담을 갖게 된다. 또한, 상기와 같이 메모리 컨트롤러가 메모리를 제어하더라도 메모리 내부동작은 이전의 모드명령신호를 이미 수행한 상태에서 다음의 모드명령신호를 기다리며 쉬는 시간이 발생하므로 실질적으로는 메모리의 동작주파수를 충분히 이용하지 못하는 문제점이 있었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위해 메모리가 현재 수행하고 있는 동안 다음에 수행하여 할 모드명령신호를 미리 입력받아 래치하고 있다가 현재 모드명령신호의 수행 상태에 따라 다음 모드명령신호의 액세스의 여부를 결정하므로서 메모리의 최대 동작주파수를 향상시키고, 현재 메모리의 스펙에서 명시하는 모드명령신호와 모드명령신호 사이의 간격 시간에 상관없이 메모리의 컨트롤러가 일련의 모드명령신호를 미리 메모리에 인가할 수 있도록 하므로서 메모리의 컨트롤러가 메모리를 제어하는 데 그 부담을 덜어주도록 하는 명령파이프라인 기능을 갖는 반도체 메모리장치를 제공함에 있다.
상술한 목적을 달성하기 위해 본 발명은 제어로직수단의 제어신호에 응답하여 메모리 셀 어레이에 저장된 정보를 출력버퍼수단으로 출력하는 메모리 장치에 있어서, 메모리 컨트롤러로부터 모드명령신호를 입력받는 입력버퍼수단; 상기 입력버퍼수단에서 버퍼링된 시모스 레벨의 출력을 래치하는 래치수단; 상기 입력버퍼수단을 통해 입력되는 다수개의 모드명령신호를 순차적으로 저장하고, 리드하는 제1 버퍼수단; 상기 래치수단 및 제1 버퍼수단에서 출력되는 모드명령신호를 출력하는 구동수단; 인터럽트신호, 타뱅크모드명령신호 및 메모리의 대기상태 신호를 체크하여 제1 버퍼수단에 모드명령신호를 저장할지의 여부를 제어하는 제1 제어수단; 상기 제1 제어수단에서 출력된 제1 제어신호에 응답하여 입력버퍼수단에서 출력을 래치수단 또는 제1 버퍼수단에 선택적으로 연결되도록 구동하는 제1 스위치수단; 제어로직에서 출력되는 특정 어드레스 정보를 검색하여 제1 버퍼수단의 출력신호에 소정의 레이턴시를 부여하는 레이턴시설정수단; 인터럽트신호, 타뱅크모드명령신호 및 메모리의 대기상태 신호, 상기 레이턴시설정수단에서 출력되는 소정의 레이턴시, 제어로직에서 수행되고 있는 이전 모드명령신호의 수행정도를 검색하고, 그 검색에 응답하여 제2 제어신호를 출력하는 제2 제어수단; 상기 제2 제어수단에서 출력되는 제2 제어신호에 응답하여 구동수단의 입력으로 래치수단 또는 제1 버퍼수단의 출력을 선택적으로 연결되도록 구동하는 제2 스위치수단; 및 상기 제1 버퍼수단에 저장된 모드명령신호가 리세트되도록 리세트신호를 출력하여 메모리 컨트롤러가 메모리를 제어하도록 하는 리세트신호출력수단을 구비한 것을 특징으로 한다.
도 1 은 종래의 반도체 메모리장치를 나타낸 회로도.
도 2 는 도 1 의 반도체 메모리장치가 열어드레스 스트로브(CAS) 레이턴시가 3이고, 버스트의 길이가 2인 경우의 타임도.
도 3 은 본 발명에 의한 명령파이프라인 기능을 갖는 반도체 메모리장치를 나타낸 회로도.
도 4 는 도 3 의 반도체 메모리장치가 열어드레스 스트로브 레이턴시가 3이고, 버스트의 길이가 2인 경우의 타임도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 입력버퍼.20 : 래치.
30 : 제1 버퍼.40 : 구동부.
50 : 제1 제어부.60 : 레이턴시설정부.
70 : 제2 제어부.80 : 리세트신호출력부.
90 : 제어로직부.100: 메모리 셀 어레이.
110 : 출력버퍼.SW10: 제1 스위치.
SW20: 제2 스위치.
이하, 첨부한 도면을 첨부하여 본 발명을 상세하게 설명하고자 한다.
도 3 은 본 발명에 의한 명령파이프라인 기능을 갖는 반도체 메모리장치를 나타낸 회로도이다.
메모리 컨트롤러로부터 모드명령신호를 입력받는 입력버퍼(10)와, 상기 입력버퍼(10)에서 버퍼링된 시모스 레벨의 출력을 래치하는 래치(20)와, 상기 입력버퍼(10)를 통해 입력되는 다수개의 모드명령신호를 순차적으로 저장하고, 리드하는 제1 버퍼(30)와, 상기 래치(20) 및 제1 버퍼(30)에서 출력되는 모드명령신호를 출력하는 구동부(40)와, 인터럽트신호, 타뱅크모드명령신호 및 메모리의 대기상태 신호를 체크하여 제1 버퍼(30)에 모드명령신호를 저장할지의 여부를 제어하는 제1 제어부(50)와, 상기 제1 제어부(50)에서 출력된 제1 제어신호에 응답하여 입력버퍼(10)의 출력을 래치(20) 또는 제1 버퍼(30)에 선택적으로 연결되도록 구동하는 제1 스위치(SW10)와, 제어로직부(90)에서 출력되는 특정 어드레스 정보를 검색하여 제1 버퍼(30)의 출력신호에 소정의 레이턴시를 부여하는 레이턴시설정부(60)와, 인터럽트신호, 타뱅크모드명령신호 및 메모리의 대기상태 신호, 상기 레이턴시설정부(60)에서 출력되는 소정의 레이턴시, 제어로직부(90)에서 수행되고 있는 이전 모드명령신호의 수행정도를 검색하고, 그 검색에 응답하여 제2 제어신호를 출력하는 제2 제어부(70)와, 상기 제2 제어부(70)에서 출력되는 제2 제어신호에 응답하여 구동부(40)의 입력으로 래치(20) 또는 제1 버퍼(30)의 출력을 선택적으로 연결하도록 구동하는 제2 스위치(SW20)와, 상기 제1 버퍼(30)에 저장된 모드명령신호가 리세트되도록 리세트신호를 출력하여 메모리 컨트롤러가 메모리를 제어하도록 하는 리세트신호출력부(80)로 구성된다.
미설명 도면 부호 120은 카운터이다.
상기와 같이 구성된 본 발명의 작용·효과는 다음과 같다.
본 발명을 첨부한 도면 도 3 및 도 4 를 참조하여 설명하면, 먼저 인터럽트 신호, 타뱅크모드명령신호, 메모리의 대기상태의 신호가 입력되면 제 1 제어부(50)에서 입력버퍼(10)의 출력신호가 래치(20)로 출력되도록 하는 제어 신호에 응답하여 제1 스위치(SW10)가 래치(20)로 구동되면 제2 스위치(SW20)도 제2 제어부(70)의 제어신호에 응답하여 래치(20)의 출력이 구동부(40)의 입력에 연결되도록 구동하므로서 메모리 컨트롤러로부터 입력되는 명령이 제어로직부(90)로 출력되어 메모리 셀 어레이(100)를 제어하게 된다.
다음으로 인터럽트신호, 타뱅크모드명령신호, 메모리대기상태의 신호가 입력되지 않는 경우 제1 제어부(50)의 입력되는 모드명령신호가 제1 버퍼(30)에 저장되도록 하는 제어신호에 응답하여 제1 스위치(SW20)가 입력버퍼(10)의 출력이 제1 버퍼(30)의 입력으로 연결되도록 구동하면 메모리의 컨트롤러로부터 순차적으로 입력되는 복수개의 모드명령신호를 제 4 도의 타임도에서 보는 바와같이, 순차적으로 입력받아 제1 버퍼(30)에 순차적으로 저장한다.
이때 제1 버퍼(30)에 저장된 명령을 구동부(40)로 출력하기 위해 제1 버퍼(30)의 출력을 제2 스위치(SW20)에 의해 구동부(40)의 입력으로 연결한다.
상기 제2 스위치(SW20)의 구동은 제2 제어부(70)의 제어신호에 의해 제어된다.
즉, 제어로직부(90)에서 디코딩된 특정 어드레스 정보를 입력받아 레이턴시설정부(60)에서는 제1 버퍼(30)에 저장되어 있던 모드명령신호를 제어로직부(90)로 전달하는 데 있어 그 모드명령신호에 얼마만큼의 레이턴시를 줄것인지를 결정하게 하는 레이턴시를 설정하여 제2 제어부(70)로 출력하고, 제2 제어부(70)는 상기 레이턴시와 제어로직부(90)에서 출력되는 이전 모드명령신호 수행상태를 나타내는 신호를 입력받아 제2 스위치(SW20)의 구동을 제어하는 제어신호를 출력한다. 그러므로 제2 스위치(SW20)에 의해 제1 버퍼(30)의 출력이 구동부(40)의 입력으로 연결되면 제1 버퍼(30)에 저장된 명령이 순차적으로 제어로직부(90)로 출력되어 메모리 셀 어레이(100)를 제어하게 된다.
상기 제2 제어부(70)의 제어신호는 입력되는 메모리 내부의 내부 클럭이나 외부 클럭에 동기되어 출력된다.
그리고 제1 버퍼(30)에 연결된 카운터(120)에 의해 제1 버퍼(30)로 입력되는 명령을 카운트하고 있다가 상기와 같이 저장된 모드명령신호를 출력할 경우 상기 카운터에 의해 카운트하여 입력된 명령의 개수만큼 출력되도록 하므로서, 그 이상 제1 버퍼(30)의 모드명령신호가 출력되는 것을 방지하여 무효한 제1 버퍼(30)의 출력으로 인한 메모리의 오동작을 방지할 수 있다.
그리고 저장된 모드명령신호가 모두 출력되면 리세트신호출력부(80)의 리세트신호에 의해 제1 버퍼(30)가 리세트되도록 한다.
상와 같이 동작하는 뱅크(200)가 병렬로 여러개 연결되어 다뱅크구조를 갖는다.
본발명은 메모리의 컨트롤러로부터 연속 또는 불연속적으로 들어오는 모드명령신호들을 순차적으로 저장하였다가 순차적으로 수행할 수 있도록 함으로서 메모리의 컨트롤러가 메모리를 제어하는데 효률성을 증가시켰으며, 메모리 내부의 동작을 더욱 효율적으로 제어함으로써 메모리의 동작주파수를 향상시킬 수 있다는 효과가 있다.
Claims (4)
- 제어로직수단의 제어신호에 응답하여 메모리 셀 어레이에 저장된 정보를 출력버퍼수단으로 출력하는 메모리 장치에 있어서, 메모리 컨트롤러로부터 모드명령신호를 입력받는 입력버퍼수단; 상기 입력버퍼수단에서 버퍼링된 시모스 레벨의 출력을 래치하는 래치수단; 상기 입력버퍼수단을 통해 입력되는 다수개의 모드명령신호를 순차적으로 저장하고, 리드하는 제1 버퍼수단; 상기 래치수단 및 제1 버퍼수단에서 출력되는 모드명령신호를 출력하는 구동수단; 인터럽트신호, 타뱅크모드명령신호 및 메모리의 대기상태 신호를 체크하여 제1 버퍼수단에 모드명령신호를 저장할지의 여부를 제어하는 제1 제어수단; 상기 제1 제어수단에서 출력된 제1 제어신호에 응답하여 입력버퍼수단에서 출력을 래치수단 또는 제1 버퍼수단에 선택적으로 연결되도록 구동하는 제1 스위치수단; 제어로직수단의 출력신호에 응답하여 제1 버퍼수단의 명령에 소정의 레이턴시를 부여하는 레이턴시설정수단; 인터럽트신호, 타뱅크모드명령신호 및 메모리의 대기상태 신호, 상기 레이턴시설정수단에서 출력되는 소정의 레이턴시, 제어로직에서 수행되고 있는 이전 모드명령신호의 수행상태를 나타낸 신호를 검색하여 제2 제어신호를 출력하는 제2 제어수단; 상기 제2 제어수단에서 출력되는 제2 제어신호에 응답하여 구동수단의 입력으로 래치수단 또는 제1 버퍼수단의 출력을 선택적으로 연결되도록 구동하는 제2 스위치수단; 및 상기 제1 버퍼수단에 저장된 모드명령신호가 리세트되도록 리세트신호를 출력하여 메모리 컨트롤러가 메모리를 제어하도록 하는 리세트신호출력수단을 구비하는 것을 특징으로 하는 명령파이프라인 기능을 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 레이턴시설정수단의 레이턴시는 제어로직수단에서 디코딩된 특정 어드레스 정보를 이용하여 결정하는 것을 특징으로 하는 명령파이프라인 기능을 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 제2 제어수단의 제어신호는 입력되는 메모리 내부의 내부 클럭이나 외부 클럭에 동기되어 출력되는 것을 특징으로 하는 명령파이프라인 기능을 갖는 반도체 메모리장치.
- 제 1 항에 있어서, 상기 제1 버퍼수단은 카운터를 이용하여 제1 버퍼수단에 모드명령신호가 입력된 만큼 출력되도록 카운트하는 것을 특징으로 하는 명령파이프라인 기능을 갖는 반도체 메모리장치.
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| KR1019960043966A KR100206120B1 (ko) | 1996-10-04 | 1996-10-04 | 명령파이프라인 기능을 갖는 반도체 메모리장치 |
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| KR1019960043966A KR100206120B1 (ko) | 1996-10-04 | 1996-10-04 | 명령파이프라인 기능을 갖는 반도체 메모리장치 |
Publications (2)
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| KR1019960043966A KR100206120B1 (ko) | 1996-10-04 | 1996-10-04 | 명령파이프라인 기능을 갖는 반도체 메모리장치 |
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| KR (1) | KR100206120B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040008714A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 마이크로 제어 시스템에 있어서 메모리 정보를 읽는 장치 |
-
1996
- 1996-10-04 KR KR1019960043966A patent/KR100206120B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040008714A (ko) * | 2002-07-19 | 2004-01-31 | 주식회사 하이닉스반도체 | 마이크로 제어 시스템에 있어서 메모리 정보를 읽는 장치 |
Also Published As
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| KR100206120B1 (ko) | 1999-07-01 |
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