KR19980024085A - 동적인 전압 제어 장치를 포함하는 단일 단부 정적 랜덤 액세스 메모리 셀 - Google Patents

Abstract

본 발명에서는 기억 소자, 셀에 대한 액세스를 제어하기 위한 임계 전압 제어형 액세스 장치(a threshhold voltage controlled access device), 셀에 대한 데이타 기록을 제어하기 위한 임계 전압 제어형 기록 인에이블 장치, 상기 액세스 장치 및 상기 기록 인에이블 장치에 접속되는 출력 소자, 상기 출력 소자의 출력단에 접속되어 공급 전압 변동에 대해 셀을 안정화시키기 위한 전압 유지 장치(a voltage hold device)를 포함하는 단일 단부 정적 랜덤 액세스 메모리 셀(a single end static random access memory cell)이 제공된다.

Description

동적인 전압 제어 장치를 포함하는 단일 단부 정적 랜덤 액세스 메모리 셀

본 발명은 기억 시스템과 정보 처리 시스템에 사용하기 위한 메모리 셀에 관한 것으로, 보다 상세하게는 동적 제어 장치를 갖는 정적 랜덤 액세스 메모리(SRAM)를 위한 향상된 메모리 셀에 관한 것이다.

이중 단부의 정적 RAM 셀(Double end static RAM cell)들은 종래 기술분야에서 널리 알려져 있다. 도 2는 표준 디자인을 갖는 종래의 SRAM을 도시하고 있다. 도 2에 도시된 바와 같이, 각 SRAM 셀(200)은 비트 라인(12)과 그 상보성 비트 라인(212)을 필요로 한다. 셀(200)은 비트 라인(12)과 그 상보성 비트 라인(212) 사이에서 차동적으로 동작한다. 프리챠지(precharge) 트랜지스터(220)는 비트 라인(12)을 프리챠지하고, 프리챠지 트랜지스터(208)는 상보성 비트 라인(212)을 프리챠지한다. 제어 트랜지스터(216)는 상보성 비트 라인(212)으로부터의 데이타를 교차 접속된 인버터(224와 226)로 구성된 래치(latch)로 게이팅한다(gate). 트랜지스터(230)는 인버터(224와 226)로 구성된 래치와 비트 라인(12) 사이의 접속을 제어한다. 트랜지스터(214)는 기록 인에이블 제어 트랜지스터이다. 트랜지스터(210)는 상보성 비트 라인(212)을 제어하기 위한 기록 인에이블 제어 트랜지스터이다. 셀의 출력단은 정보 처리 시스템에 의해 사용되기 위해 기억 어레이(도시안됨)로부터 표준 레벨의 데이타를 전송하기 위한 감지 증폭기에 접속된다.

전술한 종래의 SRAM은 칩상에서 소정의 스페이스(실영역)를 필요로 하며 그 제조 및 동작시에 사전결정된 양의 에너지를 사용한다.

SRAM이 보다 적은 칩 스페이스를 갖고, 제조시 보다 적은 에너지를 소모하며, 동작시 보다 적은 전력을 소모한다면, 전술한 종래의 셀(200)에 비해 향상된 면을 갖게 된다. 각 셀에 대한 스페이스가 감소됨에 따라 제조 양품률(manufacture yield)이 증가한다.

따라서, 본 발명의 목적은, 기억 소자, 셀에 대한 액세스를 제어하기 위한 임계 전압 제어형 액세스 장치(a threshhold voltage controlled access device), 셀에 대한 데이타 기록을 제어하기 위한 임계 전압 제어형 기록 인에이블 장치, 상기 액세스 장치 및 상기 기록 인에이블 장치에 접속되는 출력 소자, 상기 출력 소자의 출력단에 접속되어 공급 전압 변동에 대해 셀을 안정화시키기 위한 전압 유지 장치(a voltage hold device)를 포함하는 단일 단부 정적 랜덤 액세스 메모리 셀(a single end static random access memory cell)을 제공하는 데 있다.

본 발명에 따른 효과는, 본 발명의 정적 랜덤 액세스 메모리 셀이 종래의 정적 랜덤 액세스 메모리 셀보다 적은 부품수를 가지며, 작은 스페이스를 차지하고, 에너지 소모가 보다 적다는 것이다.

도 1은 본 발명에 따른 정적 랜덤 액세스 메모리 셀의 회로도.

도 2는 종래의 이중 단부 정적 랜덤 액세스 메모리 셀의 회로도.

도 3은 본 발명에 따른 기록 인에이블 신호와 임계 전압 제어 신호의 관계를 도시하는 타이밍도의 일부.

도 4는 백바이어스 전압 상태가 변화할 때의 액세스 장치 임계 전압의 그래프도.

도면의 주요부분에 대한 부호의 설명

10: SRAM 셀 12: 비트 라인

14: 기록 인에이블 제어 트랜지스터

36: 출력 소자

종래의 이중 단부 정적 랜덤 액세스 메모리 셀은 본 명세서의 배경기술 부분에 기술되었다. 이러한 종래의 셀은, 본 발명에 따른 향상된 단일 단부 SRAM 셀에는 불필요한 상보성 비트 라인, 액세스 트랜지스터(216), 프리챠지 트랜지스터(208)를 필요로 하고 있음에 주목해야 한다.

이제, 도 1을 참조하면, 본 발명에 따른 SRAM 셀(10)이 기술될 것이다. 기억 소자는 교차 접속된 인버터(24와 26)로 구성된다. 기억 소자와 비트 라인(12) 사이의 접속은 게이트(32)에 인가되는 액세스 제어 신호와 백바이어스 포인트(34)에 인가되는 임계 전압 제어 신호에 기초하여 액세스 트랜지스터(30)에 의해 제어된다. 비트 라인(12)은 프리챠지 신호(도시안됨)의 제어하에 트랜지스터(20)에 의해 프리챠지된다. 트랜지스터(14)는 게이트(16)상의 기록 인에이블 신호 및 백바이어스 포인트(18)에 접속되는 임계 전압 제어 신호의 제어하에, 인버터(24와 26)로 구성되는 기억 소자에 대한 데이타 기록을 제어한다. 출력 소자(36)는 비트 라인(12)에 접속되어 셀의 유용한 신호 출력을 제공한다. 셀의 출력은 또한 공급 전압의 변동이나 노이즈에 기인한 출력 오류를 방지하도록 비트 라인(12)을 안정 상태로 유지시키는 전압 홀드업(hold-up) 트랜지스터인 트랜지스터(22)의 게이트에 접속된다.

트랜지스터(30)에 대한 임계 전압 제어형 백바이어스 포인트(34)와 트랜지스터(14)에 대한 임계 전압 제어형 백바이어스 포인트(18)는 모두 임계 전압 제어 신호에 접속될 수 있다. 도 3에 도시된 바와 같이, 임계 전압 제어 신호는 기록 인에이블 제어 트랜지스터(14)의 게이트(16)에 접속되는 기록 인에이블 신호와 본질적으로 일치한다. 따라서, 기록 인에이블 신호가 상승할 때, 임계 전압 제어 신호도 또한 상승한다.

도 4로부터, 백바이어스 전압이 대략 +1V에 근접함에 따라 임계 전압이 대략 0볼트로 강하되어, 임계 제어형 트랜지스터(14와 30) 양단의 전압 강하가 효과적으로 제거될 수 있음을 알 수 있다.

판독 동작 동안, 임계 전압 제어 신호는 0볼트이거나 그 이하이며, 이에 따라 트랜지스터(14와 30)의 임계 전압은 0.5볼트 이상의 소정의 레벨에 있게 된다.

판독 모드에서의 비교적 높은 임계 전압(0.5 볼트)은 종래의 셀에서의 판독 디스터번스(read disturbance)를 감소시킨다.

기록 동작 동안, 액세스 트랜지스터(30)와 기록 인에이블 트랜지스터(14)가 매우 낮은 임계 전압을 가지므로, 트랜지스터(14와 30) 양단의 임계 전압 강하는 개선된 SRAM 셀(10)내로 데이타가 기록될 때 0으로 효과적으로 감소된다. 또한, 개선된 SRAM 셀(10)에 대한 0 또는 1의 기록 속도는 전류 구동 능력의 향상에 기인하여 매우 빨라진다. 액세스 트랜지스터(30)와 기록 인에이블 트랜지스터(14)의 전류 구동 능력은 이들 트랜지스터들 양단의 임계 전압 강하를 거의 0으로 감소시킴으로써 크게 향상된다.

트랜지스터(14와 30)에 백바이어스가 인가되지만 셀(10)내의 다른 트랜지스터들에는 백바이어스가 인가되지 않으므로, 트랜지스터(14와 30)는 회로(10)내의 다른 트랜지스터들의 정상 동작이 임계 전압의 조정에 따른 영향을 받지 않도록 나머지 회로로부터 분리되어야 한다. 이러한 분리는, 모든 장치들이 절연체상에 놓여지고 서로 분리될 수 있는 실리콘-온-절연체(silicon on-insulator) 기법을 사용하거나 혹은 인접한 상보성 PFET가 형성되는 N 웰내에 분리를 위해 NFET(14와 30)용 P 웰을 형성시킴으로써 달성될 수 있다.

본 발명의 특정 실시예는 본 발명을 설명할 목적으로 기술되었지만 본 발명의 사상 또는 영역을 벗어나지 않는 범위내에서 다양한 변경을 가할 수 있음을 이해할 수 있다. 따라서, 본 발명의 영역은 다음의 특허청구범위에 의해서만 제한된다.

본 발명의 SRAM은 보다 적은 칩 스페이스를 갖고, 제조시 보다 적은 에너지를 소모하며, 동작시 보다 적은 전력을 소모하므로, 전술한 종래의 셀(200)에 비해 향상된 면을 갖는다. 각 셀에 대한 스페이스가 감소됨에 따라 제조 양품률(manufacture yield)이 증가한다.

Claims (8)

1. 정보 처리 시스템에 사용하기 위한 메모리 셀에 있어서,

   ① 기억 소자와,

   ② 상기 기억 소자 및 데이타 입력 라인에 접속되어, 상기 셀에 대한 액세스를 제어하기 위한 제 1 임계 전압 제어형 장치와,

   ③ 기록 인에이블 신호에 의해 게이팅되어, 상기 셀에 대한 데이타 기록을 제어하기 위한 제 2 임계 전압 제어형 장치

   를 포함하는 메모리 셀.
2. 제 1 항에 있어서,

   상기 제 1 임계 전압 제어형 장치와 상기 제 2 임계 전압 제어형 장치에 대해 공통인 노드에 접속되어, 상기 셀의 출력을 제공하는 출력 소자를 더 포함하는 메모리 셀.
3. 제 1 항에 있어서,

   상기 출력 소자의 출력에 의해 게이팅되어, 공급 전압의 변동에 대해 상기 셀을 안정화시키기 위한 전압 유지 장치를 더 포함하는 메모리 셀.
4. 제 1 항에 있어서,

   상기 제 1 및 제 2 임계 전압 제어형 장치는 각 장치의 백바이어스 소자에 인가되는 제어 신호에 의해 제어되는 가변 임계 전압을 갖는 메모리 셀.
5. 제 4 항에 있어서,

   상기 임계 전압은 제어 신호에 대해 역비례하는 메모리 셀.
6. 제 5 항에 있어서,

   상기 임계 전압은 상기 백바이어스 소자에 인가되는 최소의 순방향 전압값인 메모리 셀.
7. 제 5 항에 있어서,

   상기 임계 전압은 상기 백바이어스 소자에 인가되는 최대의 역방향 전압값인 메모리 셀.
8. 제 4 항에 있어서,

   상기 제어 신호는 상기 셀에 인가되는 기록 인에이블 신호와 실질적으로 동기되는 메모리 셀.