KR19980023768A - 저전압형 모스펫(mosfet) 콘트롤링 곱셈기 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

모든 신호 처리 분야, 특히 신경망 고리 회로의 곱셈기.

2. 발명이 해결하고자 하는 기술적 과제

본 발명은 디지틀 시스팀 구현에 유리한 기존의 VLSI 기술과 새로운 아날로그 집적회로로 높은 정밀도의 곱셈 연산기능을 함께 제공하여, 새로이 요구되는 종합적 적용분야에 존재하는 종래의 문제점을 해결하고자 하며, 저전압으로 동작 가능한 저전압형 MOSFET 콘트롤링 곱셈기를 제공하고자 한다.

3. 발명의 해결 방법의 요지

MOSFET의 비선형 전류가 제거되도록 하면서, 공급전압 및 접지전압간의 전류패스 상에 MOSFET 소자를 2단으로 구현함으로써 저전압으로 동작가능하게 한다.

4. 발명의 중요한 용도

통신장치, 제어장치, 신경망 컴퓨터, 가전제품의 전기

Description

저전압형 모스펫(MOSFET) 콘트롤링 곱셈기

본 발명은 저전압형 모스펫(MOSFET) 콘트롤링(controling) 곱셈기(multiplier)에 관한 것으로, 특히 MOSFET의 비선형 전류가 제거되도록 하면서, 공급전압 및 접지전압간의 전류패스 상에 MOSFET 소자를 2단으로 구현함으로써 저전압으로 동작가능한 저전압형 MOSFET 콘트롤링 곱셈기에 관한 것이다.

최근 VLSI 기술이 발달함에 따라 디지틀 시스팀뿐만 아니라 아날로그 시스팀도 함께 집적화함이 필요하게 되었다. 이는 디지틀 기술이 더 이상 컴퓨터와 같이 국한된 장소나 용도에만 사용되는 것이 아니라, 떨어진 장소간의 통신방식이나 사용자 접속부의 인간화 혹은 신경망의 구현이라는 새로운 분야등으로 종합적 적용이 요구되기 때문이다. 이러한 배경에서 고전적인 의미의 연산이라는 측면과 실제 외부와 접속 혹은 모의 구현이라는 측면에서 기존 VLSI 기술의 주종인 디지틀 회로 혹은 시스팀의 한계가 나타나고 있다. 이는 기존의 VLSI 기술로 모든 신호처리 과정의 기본이 되는 곱셈기능 구현에 있어, 소요 칩 면적의 엄청난 증가와 동기식 동작에 따른 속도제한이라는 문제점이 생기기 때문이다. 한편, 현재까지의 아날로그 집적회로 방식은 제한된 정밀도와 설계의 난이도 때문에 일반적으로 VLSI화에 어려운 문제점이 있다.

본 발명은 디지틀 시스팀 구현에 유리한 기존의 VLSI 기술과 새로운 아날로그 집적회로로 높은 정밀도의 곱셈 연산기능을 함께 제공하여, 새로이 요구되는 종합적 적용분야에 존재하는 종래의 문제점을 해결할 수 있고, 저전압으로 동작 가능한 저전압형 MOSFET 콘트롤링 곱셈기를 제공하는데 그 목적이 있다.

본 발명의 다른 목적은 신경망 구현에 효과적인 아날로그-디지틀 혼합(Hybrid)형의 인공신경 고리(Synapse)를 제공하여 차세대 컴퓨터 구현을 가능하도록 하고, 저전압으로 동작 가능한 저전압형 MOSFET 콘트롤링 곱셈기를 제공함을 그 목적으로 한다.

도 1A는 MOSFET의 심벌,

도 1B는 MOSFET의 비포화 영역(트라이오드 영역)에서의 동가모델,

도 2는 본 발명의 기본 구조도로서,

도 3은 본 발명의 일실시예시도,

도 4는 본 발명의 다른실시에시도.

* 도면의 주요부분에 대한 부호의 설명

10, 20: 제1,제2 전류감지소자 30, 40: 제3전류패스상의 소자

50, 60: 제1, 제2 정전류 소자

본 발명의 저전압형 MOSFET 콘트롤링 곱셈기는, 고정된 전압원 V₁으로부터 병렬 접속되는 제1전류감지소자 및 제2전류감지소자; 상기 제1전류감지소자와 접지전압원 간에 접속되어 상기 제1전류감지소자와 같이 2단으로 제1전류패스를 이루며 게이트로 외부의 인가전압 V₂를 공급받는 제1 MOSFET; 상기 제2전류감지소자와 접지전압원 간에 접속되어 상기 제2전류감지소자와 같이 2단으로 제2전류패스를 이루며 게이트가 고정된 전압원 V2와 접속된 제2 MOSFET; 상기 고정된 전압원 V₁과 접지전압간에 제3 전류패스를 이루며 상기 제2 전류패스상의 소자와 전류미러를 이루는 2단의 제1 및 제2소자; 출력단을 사이에 두고 고정된 전압원 V₁과 접지전압 사이에 직렬 접속되며 상기 제1 전류감지소자 및 상기 제2 전류감지소자에 흐르는 전류와 각각 동일한 크기의 전류가 흐르는 제1 정전류소자 및 제2 정전류소자를 구비한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.

도 1A는 MOSFET의 심벌을, 도 1B는 MOSFET의 비포화 영역(트라이오드 영역)에서의 동가모델을 각기 도시하는데, 비포화영역에서 드레인 특성은 아래 수학식 1, 2로 표시된다.

여기서 μ : 다수 캐리어의 이동도, Cox : 단위면적당 게이트 개피시턴스, L : 채널의 길이, W : 채널의 폭(L에 수직방향), V_DS: 드레인 및 소스단자간의 전압, V_GS: 게이트 및 소스단자간의 전압, V_T: 문턱전압.

도 2는 본 발명의 기본 구조도로서, 공급전압원 V₁과 접지전압원 간에는 제1 전류감지소자(10)과 MOSFET M1을 경유하는 제1전류패스; 제2 전류감지소자(20)와 MOSFET M2를 경유하는 제2전류패스; 상기 제2 전류패스와 전류-미러를 이루는 소자(30, 40)를 경유하는 제3 전류패스; 및 상기 제1전류패스와 동일한 크기의 전류기 흐르는 제1정전류 소자(50)와 출력단(B) 및 상기 제3 전류패스와 동일한 크기의 전류가 흐르는 제2정전류 소자(60)를 경유하는 제4 전류패스를 갖는다. 출력단(B)과 접지전압원 사이에는 부하가 접속된다.

상기와 같은 구성을 갖는 도 2의 동작을 상세히 살펴본다.

상기 수학식 1에 의해 제1 전류패스상의 저항성 MOSFET M1에 흐르는 전류 I_1DS는 수학식 2와 같고, 제2 전류패스상의 저항성 MOSFET M2에 흐르는 전류 I_2DS는 수학식 3와 같다.

[수학식 2]

[수학식 3]

그리고, 제1 저항성 소자(10)에 흐르는 전류는 I_1DS와 크기가 동일하고, 제1정전류 소자(50)는 제1 저항성 소자(10)와 동일한 전류 크기(전류-미러를 이용)를 가지므로 제1정전류 소자(50)의 전류 I₁은 결국 I_1DS이다.

또한, 제2 저항성 소자(20)에 흐르는 전류는 I_2DS와 크기가 동일하고, 제2정전류 소자(60)는 제2 저항성 소자(20)와 동일한 전류 크기(전류-미러를 이용)를 가지므로 제2정전류 소자(60)의 전류 I₂는 결국 I_2DS이다.

따라서,이기 때문에, 최종적으로 아래 수학식 4와 같은 결과를 얻는다.

[수학식 4]

==

수학식 4에서는 오프셋 항이다.

결국, 수학식 4에서 보는 바와 같이, 최종 전류 I_O는 V₁전압과 V₃전압을 고정하고, V₂전압이 외부로부터 인가되는 경우, 최종전류 I_O는 외부 전압 V₂변화에 선형 변화함을 알 수가 있다. 즉, 상기 수학식 1에서 2차항인 V_T항이 상쇄되어 곱셈기로 이용될 수 있다. 또한, 전압 V₁과 접지전압 사이에는 2단으로 소자가 구성됨으로 전압의 손실이 적어서 저전압으로 동작하게된다.

도 3은 본 발명의 일실시예를 나타내는 것으로, 본 발명의 일실시예에서는 도 2에서의 제1 전류패스 상의 제1 전류감지소자를 드레인과 게이트가 접속되는 p-채널 MOSFET M3으로 구성하고, 제1 정전류 소자를 상기 M3의 게이트와 게이트가 접속되어 전류미러를 이루는 p-채널 MOSFET M7로 구성한다. 또한, 제2 전류패스 상의 제2 전류감지소자는 드레인과 게이트가 접속되는 p-채널 MOSFET M4로 구성하고, 제3 전류패스 상에는 상기 M4와 게이트가 공통 접속되어 전류미러를 이루는 p-채널 MOSFET M5와, 소오스와 게이트가 접속된 n-채널 MOSFET M6을 직렬 접속하였으며, 제2 정전류 소자는 상기 M6의 게이트와 게이트가 접속되어 전류미러를 이루는 n-채널 MOSFET M8로 구성하였다.

상기 구성에서 n-채널 MOSFET는 p-채널 MOSFET로 p-채널 MOSFET는 n-채널 MOSFET로 구성할 수 있으나, 상기 도 3과 같이 구성하는 것이, MOSFET의 특성상 최상의 특성을 가지게 된다.

상기 도 3의 동작 설명은 상기 도 2와 동일함으로 생략하기로 한다.

도 4 는 본 발명의 다른 실시예시도로서, 상기 도 3에서 V₁전압과 V₃전압을 고정시키고, V₂전압이 신경망의 시냅스 웨이트(synapse weight) 역할을 하도록 한 다음, 출력단(B)와 부하 사이에 게이트로 신경 상태(neural state)를 펄스 상태로 인가받는 MOSFET M9을 접속 구성하여 궤환 커패시터로 신경 상태를 축적시키는 신경망 시냅스의 기본 구조를 실현할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상술한 바와같은 본 발명은 고밀도의 곱셈연산기와 신경망 구현에 효과적인 아날로그-디지틀 혼합형의 인공신경고리를 제공하며 차세대 컴퓨터 구현을 가능케 할 수 있다.

Claims (10)

1. 고정된 전압원 V₁으로부터 병렬 접속되는 제1전류감지소자 및 제2전류감지소자;

   상기 제1전류감지소자와 접지전압원 간에 접속되어 상기 제1전류감지소자와 같이 2단으로 제1전류패스를 이루며 게이트로 외부의 인가전압 V₂를 공급받는 제1 MOSFET;

   상기 제2전류감지소자와 접지전압원 간에 접속되어 상기 제2전류감지소자와 같이 2단으로 제2전류패스를 이루며 게이트가 고정된 전압원 V₂와 접속된 제2 MOSFET;

   상기 고정된 전압원 V₁과 접지전압간에 제3전류패스를 이루며 상기 제2전류패스상의 소자와 전류미러를 이루는 2단의 제1 및 제2소자;

   출력단(B)을 사이에 두고 고정된 전압원 V₁과 접지전압 사이에 직렬 접속되며 상기 제1 전류감지소자 및 상기 제2 전류감지소자에 흐르는 전류와 각각 동일한 크기의 전류가 흐르는 제1 정전류소자 및 제2 정전류소자를 구비하는 저전압형 MOSFET 콘트롤링 곱셈기.
2. 제 1 항에 있어서,

   상기 출력단(B)와 접지전압단 간에 접속되며, 게이트로 신경상태 펄스가 입력되어 신경망 고리로 동작되도록 하는 제3 MOSFET를 더 구비하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 전류감지소자 및 제2 전류감지소자 각각은 자신의 일측단과 게이트가 서로 접속된 제4 MOSFET과 제5 MOSFET 각각를 포함하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
4. 제 3 항에 있어서,

   상기 제1 소자는 상기 제4 MOSFET과 게이트가 공통 접속된 제6 MOSFET를 포함하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
5. 제 4 항에 있어서,

   상기 제2 소자는 자신의 일측단과 게이트가 서로 접속된 제7 MOSFET을 포함하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
6. 제 5 항에 있어서,

   상기 제1 정전류소자는 상기 제4 MOSFET와 게이트가 공통접속되는 제8 MOSFET를 포함하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
7. 제 6 항에 있어서,

   상기 제2 정전류소자는 상기 제7 MOSFET와 게이트가 공통접속되는 제9 MOSFET를 포함하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
8. 제 3 항에 있어서,

   상기 출력단(B)와 접지전압간에 접속된 부하소자를 더 구비하는 것을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
9. 제 7 항에 있어서,

   상기 제1, 제2, 제7, 제9, 및 제3 MOSFET는 n-채널 MOSFET임을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.
10. 제 9 항에 있어서,

    상기 제4, 제5, 제6, 및 제8 MOSFET는 p-채널 MOSFET임을 특징으로 하는 저전압형 MOSFET 콘트롤링 곱셈기.