KR19980020322A - Bias Circuit of Multi-Channel Digital Analog Converter - Google Patents

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Abstract

본 발명은 디지털 아날로그변환기(D/A: Digital to Analog 변환기)의 바이어스 회로에 관한 것으로서, 특히 서로 다른 비트수를 갖는 디지털 신호들을 아날로그로 신호로 변환시키는 다채널 D/A 변환기의 바이어스 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit of a digital to analog converter (D / A), and more particularly to a bias circuit of a multichannel D / A converter for converting digital signals having different number of bits into analog signals. will be.

본 발명에 따른 다채널 디지털 아날로그 변환기의 바이어스회로는 OP앰프(10)의 정단자에 기준전압을 유입하고 상기 OP앰프(10)의 부단자에 접지와 연결된 저항(16)을 접속하고 OP 앰프(10)의 출력단자는 복수의 NMOS 트랜지스터부(14, 21)의 게이트에 접속되고 상기 복수의 NMOS 트랜지스터부(14, 21)의 소스는 OP앰프(10)의 부단자에 접속되며, 상기 복수의 NMOS 트랜지스터부(14, 21)의 각각의 드레인에는 다른 분해능의 비트수를 갖는 복수의 디지털 아날로그 변환부를 갖는 전류미러부(1, 2)가 접속됨을 특징으로 한다.In the bias circuit of the multi-channel digital analog converter according to the present invention, a reference voltage is introduced into the positive terminal of the OP amplifier 10 and the resistor 16 connected to the ground is connected to the negative terminal of the OP amplifier 10, and the OP amplifier ( The output terminal 10 is connected to the gates of the plurality of NMOS transistor units 14 and 21, and the sources of the plurality of NMOS transistor units 14 and 21 are connected to the negative terminals of the OP amplifier 10. Each of the drains of the transistor sections 14, 21 is characterized in that current mirror sections 1, 2 having a plurality of digital analog converter sections having different resolution bit numbers are connected.

상술한 바와 같이 다채널 디지털 아날로그 변환기의 바이어스회로는 총전류량의 변화없이 종래의 다채널 디지털 아날로그 변환기의 바이어스회로보다 칩사이즈를 감소시키며, 각 채널에 해당하는 별도의 해상도를 갖는 디지털 아날로그 변환기 간의 간섭효과를 줄인다.As described above, the bias circuit of the multi-channel digital analog converter reduces the chip size than the bias circuit of the conventional multi-channel digital analog converter without changing the total amount of current, and the interference between the digital analog converters having a separate resolution corresponding to each channel. Reduce the effect

Description

다채널 디지털 아날로그 변환기의 바이어스회로Bias Circuit of Multi-Channel Digital Analog Converter

본 발명은 디지털 아날로그변환기(D/A: Digital to Analog 변환기)의 바이어스 회로에 관한 것으로서, 특히 서로 다른 비트수를 갖는 디지털 신호들을 아날로그로 신호로 변환시키는 다채널 D/A 변환기의 바이어스 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit of a digital to analog converter (D / A), and more particularly to a bias circuit of a multichannel D / A converter for converting digital signals having different number of bits into analog signals. will be.

도 1은 종래의 다채널 D/A 변환기의 바이어스 회로도이다.1 is a bias circuit diagram of a conventional multichannel D / A converter.

도 1에 도시된 회로도에서, PMOS 트랜지스터부(13)는 채널폭이 61 m이고 채널길이가 31 m이고 병렬로 접속된 264개인 MOS TR을 나타내며, NMOS 트랜지스터부(14)는 채널폭이 51 m이고 채널길이가 11 m이고 병렬로 접속된 264개인 MOS TR을 나타낸다. 또한, 트랜지스터부(15)는 채널폭이 61 m이고 채널길이가 31 m이고 병렬로 접속된 1023개인 PMOS TR을 나타내며, 10비트 D/A(디지털 아날로그) 변환기를 단순하게 도시한 것이다. 트랜지스터부(16)는 채널폭이 121 m이고 채널길이가 31 m이고 병렬로 접속된 511개인 PMOS TR을 나타내며, 9비트 D/A 변환기를 단순하게 도시한 것이다.In the circuit diagram shown in FIG. 1, the PMOS transistor section 13 has a channel width of 61. m and channel length is 31 m and 264 TRs connected in parallel, and the NMOS transistor section 14 has a channel width of 51. m and the channel length is 11 m and 264 MOS TRs connected in parallel. In addition, the transistor unit 15 has a channel width of 61. m and channel length is 31 m and 1023 PMOS TRs connected in parallel, showing a simple 10-bit D / A (digital-analog) converter. Transistor section 16 has a channel width of 121 m and channel length is 31 m and 511 PMOS TRs connected in parallel, showing a simple 9-bit D / A converter.

도 1에서, OP 앰프(10)의 정단자인 VREF에 1.235V의 기준전압이 인가되며, OP 앰프(10)의 출력은 NMOS 트랜지스터부(14)의 게이트에 접속되고 NMOS 트랜지스터부(14)의 각 소스단자들은 OP 앰프(10)의 부입력단자인 IREF와 칩외부에 부착된 저항(17)에 접속되고 저항(17)을 통하여 접지에 접속된다. 따라서 OP 앰프(10)와 NMOS 트랜지스터부(14)와는 부궤환으로 접속된다. 이때, OP 앰프(10)의 게인이 충분히 크면 OP앰프(10) 정단자 VREF의 전압과 부단자 IREF의 전압은 동일한 값을 유지하게 되고 NMOS 트랜지스터부(14)에 흐르는 전류(I1)는 1.235V/저항(17)의 값이 된다.In Fig. 1, a reference voltage of 1.235 V is applied to VREF, the positive terminal of the OP amplifier 10, and the output of the OP amplifier 10 is connected to the gate of the NMOS transistor portion 14 and the NMOS transistor portion 14 Each source terminal is connected to IREF, which is a negative input terminal of the OP amplifier 10, and a resistor 17 attached to the outside of the chip, and is connected to ground through the resistor 17. Therefore, the OP amplifier 10 and the NMOS transistor portion 14 are connected in negative feedback. At this time, if the gain of the OP amplifier 10 is sufficiently large, the voltage of the positive terminal VREF of the OP amplifier 10 and the voltage of the negative terminal IREF maintain the same value, and the current I1 flowing through the NMOS transistor unit 14 is 1.235V. It becomes the value of / resistance 17.

상기 전류(I1)의 값은 264개의 병렬로 연결된 PMOS 트랜지스터부(13)와 PMOS 트랜지스터부(15), PMOS 트랜지스터부(16)의 게이트들에 공통으로 인가되며, 또한, COMP단자의 전압이 공통으로 인가되어 트랜지스터부(13, 15, 16)는 전류미러로 동작된다.The value of the current I1 is commonly applied to the gates of the PMOS transistor unit 13, the PMOS transistor unit 15, and the PMOS transistor unit 16 connected in parallel, and the voltage of the COMP terminal is common. The transistor units 13, 15, and 16 are operated as current mirrors.

여기서 전원전압(VDD)에 접속된 PMOS 트랜지스터부(13)와 PMOS 트랜지스터부(15)는 MOS 채널폭이 61 m, 길이가 31 m으로 동일한 반면, 트랜지스터(TR)수가 264개와 1023개로 차이가 있으므로 PMOS 트랜지스터부(15)에 흐르는 전류(I10)는 I1*1023/264의 값을 이룬다. 여기서, PMOS 트랜지스터부(15)에서 출력되는 총전류(I10)에서 각각의 전류는 미도시된 각각의 스위치에 의해 디지털 데이터의 값이 1이면 OUT10단자에 스위칭하고 데이터의 값이 0이면 접지에 스위칭하여 디지털 값에 따라 변환된 아날로그 전류를 출력10단자에 출력한다.Here, the PMOS transistor section 13 and the PMOS transistor section 15 connected to the power supply voltage VDD have a MOS channel width of 61. m, length 31 While the same as m, the number of transistors TR differs from 264 to 1023, so that the current I10 flowing through the PMOS transistor section 15 has a value of I1 * 1023/264. Here, each current in the total current I10 output from the PMOS transistor unit 15 is switched to the OUT10 terminal when the value of the digital data is 1 by each switch not shown, and to the ground when the value of the data is 0. The analog current converted according to the digital value is output to the output 10 terminal.

또한 PMOS 트랜지스터부(16)는 PMOS 트랜지스터부(13)에 비하여 MOS 채널길이는 31 m로 동일하지만 채널폭이 2배가되고 TR수가 각 511개와 264개로 차이가 있으므로 트랜지스터부(16)에 흐르는 전류(I9)는 (2배폭)*I1*511/264의 값을 이룬다.In addition, the PMOS transistor unit 16 has a MOS channel length of 31 compared to that of the PMOS transistor unit 13. Although the same as m, but the channel width is doubled and the number of TRs is different from each of 511 and 264, the current I9 flowing through the transistor section 16 has a value of (double width) * I1 * 511/264.

따라서 전류(I9)와 전류(I10)는 거의 같은 값을 이루게 된다.Therefore, the current I9 and the current I10 have almost the same value.

여기서, PMOS 트랜지스터부(16)에서 출력되는 총전류(I9)에서 각각의 전류는 미도시된 각각의 스위치에 의해 디지털 데이터의 값이 1이면 OUT9단자에 스위칭하고 데이터의 값이 0이면 접지에 스위칭하여 디지털 값에 따라 변환된 아날로그 전류를 OUT9단자에 출력한다.Here, in the total current I9 output from the PMOS transistor unit 16, each current is switched to the OUT9 terminal when the value of the digital data is 1 by each switch not shown, and to the ground when the value of the data is 0. Output analog current converted to digital value to OUT9 terminal.

전류(I9)와 전류(I10)를 같은 값으로 유지하기 위하여 PMOS 트랜지스터부(16)의 폭을 PMOS 트랜지스터부(15)에 비해 2배로 하였기 때문에 트랜지스터의 개수가 차이가 나더라도 동일한 면적을 차지하여 칩의 면적이 커지는 문제점이 있었다. 또한 PMOS 트랜지스터부(15, 16)의 게이트전압을 노드 COMP전압으로 공통접속시킴으로써 PMOS 트랜지스터부(15)의 스위칭노이즈가 PMOS 트랜지스터부(16)에 영향을 주게 되어 특성을 저하시켰다.In order to keep the current I9 and the current I10 at the same value, the width of the PMOS transistor portion 16 is doubled compared to that of the PMOS transistor portion 15, so that even if the number of transistors is different, the same area is occupied. There was a problem that the area of the chip is large. In addition, by switching the gate voltages of the PMOS transistor units 15 and 16 to the node COMP voltage in common, the switching noise of the PMOS transistor unit 15 affects the PMOS transistor unit 16, thereby degrading its characteristics.

본 발명은 상기 문제점을 해결하고자 창안한 것으로서, 서로 다른 해상도를 갖는 D/A 변환기의 전류를 각각 동일한 양의 전류를 흘려주며 인접한 D/A 변환기에 의한 간섭효과 없이 칩면적이 감소된 다채널 D/A 변환기의 바이어스회로를 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the multi-channel D reduces the chip area without the interference effect of adjacent D / A converters by flowing the same amount of current through the current of the D / A converters having different resolutions. The purpose is to provide a bias circuit for the / A converter.

도 1은 종래의 다채널 D/A 변환기의 바이어스 회로도이다.1 is a bias circuit diagram of a conventional multichannel D / A converter.

도 2는 본 발명에 따른 다채널 D/A 변환기의 바이어스회로를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a bias circuit of a multi-channel D / A converter according to the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 다채널 디지털 아날로그 변환기의 바이어스회로에 있어서, OP앰프(10)의 정단자에 기준전압을 유입하고 상기 OP앰프(10)의 부단자에 접지와 연결된 저항(16)을 접속하고 OP 앰프(10)의 출력단자는 복수의 NMOS 트랜지스터부(14, 21)의 게이트에 접속되고 상기 복수의 NMOS 트랜지스터부(14, 21)의 소스는 OP앰프(10)의 부단자에 접속되며, 상기 복수의 NMOS 트랜지스터부(14, 21)의 각각의 드레인에는 다른 해상도의 비트수를 갖는 복수의 디지털 아날로그 변환부를 갖는 전류미러부(1, 2)가 접속됨이 바람직하다.In the bias circuit of the multi-channel digital analog converter according to the present invention for achieving the above object, a resistance voltage is introduced into the positive terminal of the OP amplifier 10 and grounded to the negative terminal of the OP amplifier 10 ( 16) and the output terminal of the OP amplifier 10 is connected to the gates of the plurality of NMOS transistor units 14 and 21, and the source of the plurality of NMOS transistor units 14 and 21 is the negative terminal of the OP amplifier 10. It is preferable that the current mirrors 1, 2 having a plurality of digital analog converters connected to the drains of the plurality of NMOS transistors 14, 21 having a different number of bits of different resolutions are connected to the drains.

이하 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 다채널 D/A 변환기의 바이어스회로를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a bias circuit of a multi-channel D / A converter according to the present invention.

도 2에 도시된 회로도에서 참조번호 10 내지 16의 회로소자들의 특성과 동작은 도 1에서 설명된 것과 동일하다. 여기서는 PMOS 트랜지스터부(13, 15, 20, 22)로 구성된 전류미러부(1, 2)의 게이트에는 COMP1과 COMP2 2개의 별도 전압이 인가되고 OP앰프(10)의 출력신호(OPA)는 NMOS 트랜지스터부(14, 21)의 게이트에 접속되며, NMOS 트랜지스터부(14, 21)의 소스는 저항(16)을 거쳐 접지에 접속된다.In the circuit diagram shown in FIG. 2, the characteristics and operations of the circuit elements 10 to 16 are the same as those described in FIG. 1. Here, two separate voltages of COMP1 and COMP2 are applied to the gates of the current mirror parts 1 and 2 including the PMOS transistor parts 13, 15, 20, and 22, and the output signal OPA of the OP amplifier 10 is an NMOS transistor. It is connected to the gates of the parts 14 and 21, and the source of the NMOS transistor parts 14 and 21 is connected to the ground via the resistor 16.

PMOS 트랜지스터부(20)는 폭이 61 m이고 길이가 31 m인 132개의 PMOS TR로 구성되어 있고 9비트 D/A 변환기인 PMOS 트랜지스터부(22)는 폭이 61 m이고 길이가 31 m인 511개의 PMOS TR들로 구성되어 있다. 또한 NMOS 트랜지스터부(21)는 폭이 51 m이고 길이가 11 m인 264개의 NMOS 트랜지스터로 구성되어 각 트랜지스터부(20 및 22)는 서로 전류미러로서 동작한다.The PMOS transistor section 20 has a width of 61 m and length 31 The PMOS transistor section 22, which is composed of 132 PMOS TRs of m and is a 9-bit D / A converter, has a width of 61. m and length 31 It consists of 511 PMOS TRs which are m. In addition, the NMOS transistor section 21 has a width of 51. m and length 11 Comprising m of 264 NMOS transistors, each of the transistor parts 20 and 22 operates as a current mirror.

NMOS 트랜지스터부(14)에서 출력되는 전류(I2)는 NMOS 트랜지스터부(21)에서 출력되는 전류(I3)의 값과 같다. 즉 PMOS 트랜지스터부(13)가 PMOS 트랜지스터부(20)의 사이즈보다 2배이기 때문에 각 게이트에 인가되는 전압 COMP1을 COMP2보다 높게 유지함으로써 전류 I2와 I3의 값이 같아 진다.The current I2 output from the NMOS transistor section 14 is equal to the value of the current I3 output from the NMOS transistor section 21. That is, since the PMOS transistor portion 13 is twice the size of the PMOS transistor portion 20, the values of the currents I2 and I3 become equal by keeping the voltage COMP1 applied to each gate higher than COMP2.

따라서, 전류(I10)는 전류(I2)의 값에 따라 I10 = I2*1023/264 = I3*511/132가 되어 I10은 I9와 동일한 전류값을 이룬다. 여기서 1023은 PMOS 트랜지스터부(15)의 TR수이며, 264는 PMOS 트랜지스터부(13)의 TR수이고, 511은 PMOS 트랜지스터부(22)의 TR수, 132는 PMOS 트랜지스터부(20)의 TR수이다.Accordingly, the current I10 becomes I10 = I2 * 1023/264 = I3 * 511/132 according to the value of the current I2, and I10 achieves the same current value as I9. Here, 1023 is the TR number of the PMOS transistor unit 15, 264 is the TR number of the PMOS transistor unit 13, 511 is the TR number of the PMOS transistor unit 22, and 132 is the TR number of the PMOS transistor unit 20. to be.

PMOS 트랜지스터부(20)와 NMOS 트랜지스터부(21)가 도 1에 도시된 회로에서 추가되었으나, PMOS 트랜지스터부(22) 폭의 사이즈가 절반으로 축소되어 전반적으로 집적된 회로의 크기가 작아지게 된다.Although the PMOS transistor section 20 and the NMOS transistor section 21 have been added in the circuit shown in FIG. 1, the width of the PMOS transistor section 22 is reduced in half, resulting in a smaller overall integrated circuit.

또한, PMOS 트랜지스터부(15, 22)의 게이트 노드에 인가되는 전압(COMP1, COMP2)이 각각 별도로 인가됨으로써 NMOS 트랜지스터부(14)의 스위칭 노이즈가 PMOS 트랜지스터부(22)에 미치는 영향을 최대한 줄일 수 있다. 여기서, 트랜지스터부(20, 21, 22)를 계속하여 병렬로 접속하면 서로 다른 해상도의 비트수를 갖는 D/A변환기를 쉽게 구현할 수 있다.In addition, since the voltages COMP1 and COMP2 applied to the gate nodes of the PMOS transistor units 15 and 22 are separately applied, the effect of switching noise of the NMOS transistor unit 14 on the PMOS transistor unit 22 can be minimized. have. Here, by continuously connecting the transistor units 20, 21, and 22 in parallel, a D / A converter having bits of different resolutions can be easily implemented.

상술한 바와 같이 본 발명에 따른 다채널 디지털 아날로그 변환기의 바이어스회로는 총전류량의 변화없이 종래의 다채널 디지털 아날로그 변환기의 바이어스회로보다 칩사이즈를 감소시키며, 각 채널에 해당하는 별도의 해상도를 갖는 디지털 아날로그 변환기 간의 간섭효과를 줄인다.As described above, the bias circuit of the multi-channel digital analog converter according to the present invention reduces the chip size compared to the bias circuit of the conventional multi-channel digital analog converter without changing the total amount of current, and has a digital having a separate resolution corresponding to each channel. Reduce the effects of interference between analog converters.

Claims (3)

OP앰프(10)의 정단자에 기준전압을 유입하고 상기 OP앰프(10)의 부단자에 접지와 연결된 저항(16)을 접속하고 OP 앰프(10)의 출력단자는 복수의 NMOS 트랜지스터부(14, 21)의 게이트에 접속되고 상기 복수의 NMOS 트랜지스터부(14, 21)의 소스는 OP앰프(10)의 부단자에 접속되며, 상기 복수의 NMOS 트랜지스터부(14, 21)의 각각의 드레인에는 다른 해상도 비트수를 갖는 복수의 디지털 아날로그 변환부를 갖는 전류미러부(1, 2)가 접속됨을 특징으로 하는 다채널 디지털 아날로그 변환기의 바이어스회로.A reference voltage is introduced into the positive terminal of the OP amplifier 10, and a resistor 16 connected to ground is connected to the negative terminal of the OP amplifier 10, and the output terminal of the OP amplifier 10 includes a plurality of NMOS transistors 14, 21 is connected to a gate of the plurality of NMOS transistor units 14 and 21, and a source of the plurality of NMOS transistor units 14 and 21 is connected to a negative terminal of the OP amplifier 10, and a drain of each of the plurality of NMOS transistor units 14 and 21 is different. A bias circuit of a multi-channel digital analog converter, characterized in that current mirrors (1, 2) having a plurality of digital analog converters having a resolution bit number are connected. 제1항에 있어서, 상기 복수의 전류미러부(1, 2)에는 각각 별도의 게이트 전압(COMP1, COMP2)을 인가함을 특징으로 하는 다채널 디지털 아날로그 변환기의 바이어스회로.2. A bias circuit according to claim 1, wherein separate gate voltages (COMP1, COMP2) are applied to the plurality of current mirror parts (1, 2), respectively. 제1항에 있어서, 상기 복수의 전류미러부(1, 2)는 서로 동일한 양의 전류를 출력함을 특징으로 하는 다채널 디지털 아날로그 변환기의 바이어스회로.2. A bias circuit according to claim 1, wherein the plurality of current mirror parts (1, 2) output the same amount of current.
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