KR100207554B1 - Digital analog converter bias circuit for multi-channel - Google Patents

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Abstract

본 발명은 디지털 아날로그변환기(D/A: Digital to Analog 변환기)의 바이어스 회로에 관한 것으로서, 특히 서로 다른 비트수를 갖는 디지털 신호들을 아날로그로 신호로 변환시키는 다채널 D/A 변환기의 바이어스 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit of a digital-to-analog (D / A) converter, and more particularly to a bias circuit of a multi-channel D / A converter for converting digital signals having different bit numbers into analog signals. will be.

본 발명에 따른 다채널 디지털 아날로그 변환기의 바이어스회로는 OP앰프(10)의 정단자에 기준전압을 유입하고 상기 OP앰프(10)의 부단자에 접지와 연결된 저항(16)을 접속하고 OP 앰프(10)의 출력단자는 복수의 NMOS 트랜지스터부(14, 21)의 게이트에 접속되고 상기 복수의 NMOS 트랜지스터부(14, 21)의 소스는 OP앰프(10)의 부단자에 접속되며, 상기 복수의 NMOS 트랜지스터부(14, 21)의 각각의 드레인에는 다른 분해능의 비트수를 갖는 복수의 디지털 아날로그 변환부를 갖는 전류미러부(1, 2)가 접속됨을 특징으로 한다.The bias circuit of the multichannel digital-to-analog converter according to the present invention includes a bias circuit for inputting a reference voltage to the positive terminal of the OP amplifier 10, connecting a resistor 16 connected to the ground to the negative terminal of the OP amplifier 10, 10 are connected to the gates of the plurality of NMOS transistor units 14 and 21 and the sources of the plurality of NMOS transistor units 14 and 21 are connected to the negative terminal of the OP amplifier 10, Current mirror portions 1 and 2 having a plurality of digital-analog converting portions each having a different number of bits of resolution are connected to the respective drains of the transistor portions 14 and 21. [

상술한 바와 같이 다채널 디지털 아날로그 변환기의 바이어스회로는 총전류량의 변화없이 종래의 다채널 디지털 아날로그 변환기의 바이어스회로보다 칩사이즈를 감소시키며, 각 채널에 해당하는 별도의 해상도를 갖는 디지털 아날로그 변환기 간의 간섭효과를 줄인다.As described above, the bias circuit of the multichannel digital-to-analog converter reduces the chip size of the bias circuit of the conventional multichannel digital-to-analog converter without changing the total amount of current, and the interference between the digital- Reduce the effect.

Description

다채널 디지털 아날로그 변환기의 바이어스회로{Digital analog converter bias circuit for multi-channel}[0001] The present invention relates to a bias circuit for a multi-channel digital-to-

본 발명은 디지털 아날로그변환기(D/A: Digital to Analog 변환기)의 바이어스 회로에 관한 것으로서, 특히 서로 다른 비트수를 갖는 디지털 신호들을 아날로그로 신호로 변환시키는 다채널 D/A 변환기의 바이어스 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bias circuit of a digital-to-analog (D / A) converter, and more particularly to a bias circuit of a multi-channel D / A converter for converting digital signals having different bit numbers into analog signals. will be.

도 1은 종래의 다채널 D/A 변환기의 바이어스 회로도이다.1 is a bias circuit diagram of a conventional multi-channel D / A converter.

도 1에 도시된 회로도에서, PMOS 트랜지스터부(13)는 채널폭이 6??m이고 채널길이가 3??m이고 병렬로 접속된 264개인 MOS TR을 나타내며, NMOS 트랜지스터부(14)는 채널폭이 5??m이고 채널길이가 1??m이고 병렬로 접속된 264개인 MOS TR을 나타낸다. 또한, 트랜지스터부(15)는 채널폭이 6??m이고 채널길이가 3??m이고 병렬로 접속된 1023개인 PMOS TR을 나타내며, 10비트 D/A(디지털 아날로그) 변환기를 단순하게 도시한 것이다. 트랜지스터부(16)는 채널폭이 12??m이고 채널길이가 3??m이고 병렬로 접속된 511개인 PMOS TR을 나타내며, 9비트 D/A 변환기를 단순하게 도시한 것이다.1, the PMOS transistor portion 13 represents 264 individual MOS TRs having a channel width of 6 ?? m and a channel length of 3 ?? m and connected in parallel, and the NMOS transistor portion 14 is connected to the channel It represents 264 individual MOS TR with a width of 5 ?? m and a channel length of 1 ?? m and connected in parallel. In addition, the transistor unit 15 represents 1023 PMOS TRs having a channel width of 6 ?? m and a channel length of 3 ?? m and connected in parallel, and shows a 10-bit D / A (digital analog) will be. The transistor portion 16 represents a 511-bit PMOS TR having a channel width of 12 ?? m and a channel length of 3 ?? m and connected in parallel, and is merely a 9-bit D / A converter.

도 1에서, OP 앰프(10)의 정단자인 VREF에 1.235V의 기준전압이 인가되며, OP 앰프(10)의 출력은 NMOS 트랜지스터부(14)의 게이트에 접속되고 NMOS 트랜지스터부(14)의 각 소스단자들은 OP 앰프(10)의 부입력단자인 IREF와 칩외부에 부착된 저항(17)에 접속되고 저항(17)을 통하여 접지에 접속된다. 따라서 OP 앰프(10)와 NMOS 트랜지스터부(14)와는 부궤환으로 접속된다. 이때, OP 앰프(10)의 게인이 충분히 크면 OP앰프(10) 정단자 VREF의 전압과 부단자 IREF의 전압은 동일한 값을 유지하게 되고 NMOS 트랜지스터부(14)에 흐르는 전류(I1)는 1.235V/저항(17)의 값이 된다.1, a reference voltage of 1.235 V is applied to the positive terminal VREF of the operational amplifier 10 and the output of the operational amplifier 10 is connected to the gate of the NMOS transistor unit 14, Each source terminal is connected to IREF, which is a negative input terminal of the OP amp 10, and a resistor 17, which is attached to the outside of the chip, and is connected to ground through a resistor 17. Therefore, the OP amplifier 10 and the NMOS transistor unit 14 are connected with negative feedback. At this time, if the gain of the OP amp 10 is sufficiently large, the voltage of the positive terminal VREF of the OP amplifier 10 and the voltage of the negative terminal IREF are maintained to be the same value, and the current I1 flowing to the NMOS transistor unit 14 is 1.235 V / Resistance (17).

상기 전류(I1)의 값은 264개의 병렬로 연결된 PMOS 트랜지스터부(13)와 PMOS 트랜지스터부(15), PMOS 트랜지스터부(16)의 게이트들에 공통으로 인가되며, 또한, COMP단자의 전압이 공통으로 인가되어 트랜지스터부(13, 15, 16)는 전류미러로 동작된다.The value of the current I1 is commonly applied to 264 gates of the PMOS transistor unit 13, the PMOS transistor unit 15 and the PMOS transistor unit 16 connected in parallel and the voltage of the COMP terminal is common And the transistor units 13, 15, and 16 are operated as current mirrors.

여기서 전원전압(VDD)에 접속된 PMOS 트랜지스터부(13)와 PMOS 트랜지스터부(15)는 MOS 채널폭이 6??m, 길이가 3??m으로 동일한 반면, 트랜지스터(TR)수가 264개와 1023개로 차이가 있으므로 PMOS 트랜지스터부(15)에 흐르는 전류(I10)는 I1*1023/264의 값을 이룬다. 여기서, PMOS 트랜지스터부(15)에서 출력되는 총전류(I10)에서 각각의 전류는 미도시된 각각의 스위치에 의해 디지털 데이터의 값이 1이면 OUT10단자에 스위칭하고 데이터의 값이 0이면 접지에 스위칭하여 디지털 값에 따라 변환된 아날로그 전류를 출력10단자에 출력한다.Here, the PMOS transistor portion 13 and the PMOS transistor portion 15 connected to the power supply voltage VDD have the MOS channel width of 6 ?? m and the length of 3 ?? m, while the number of the transistors TR is 264 and 1023 The current I10 flowing through the PMOS transistor unit 15 has a value of I1 * 1023/264. Here, each current in the total current I10 output from the PMOS transistor unit 15 is switched to the OUT10 terminal when the value of the digital data is 1 by each of the switches not shown. When the data value is 0, And outputs the analog current converted according to the digital value to the output terminal 10.

또한 PMOS 트랜지스터부(16)는 PMOS 트랜지스터부(13)에 비하여 MOS 채널길이는 3??m로 동일하지만 채널폭이 2배가되고 TR수가 각 511개와 264개로 차이가 있으므로 트랜지스터부(16)에 흐르는 전류(I9)는 (2배폭)*I1*511/264의 값을 이룬다.In addition, the PMOS transistor unit 16 has the same MOS channel length as the PMOS transistor unit 13, but the channel width is doubled, and the TR number is 511 and 264, respectively. Therefore, The current I9 has a value of (2 times the width) * I1 * 511/264.

따라서 전류(I9)와 전류(I10)는 거의 같은 값을 이루게 된다.Therefore, the current I9 and the current I10 are almost equal to each other.

여기서, PMOS 트랜지스터부(16)에서 출력되는 총전류(I9)에서 각각의 전류는 미도시된 각각의 스위치에 의해 디지털 데이터의 값이 1이면 OUT9단자에 스위칭하고 데이터의 값이 0이면 접지에 스위칭하여 디지털 값에 따라 변환된 아날로그 전류를 OUT9단자에 출력한다.Here, each current in the total current I9 output from the PMOS transistor unit 16 is switched to the OUT9 terminal when the value of the digital data is 1 by each of the switches not shown. When the data value is 0, And outputs the analog current converted according to the digital value to the OUT9 terminal.

전류(I9)와 전류(I10)를 같은 값으로 유지하기 위하여 PMOS 트랜지스터부(16)의 폭을 PMOS 트랜지스터부(15)에 비해 2배로 하였기 때문에 트랜지스터의 개수가 차이가 나더라도 동일한 면적을 차지하여 칩의 면적이 커지는 문제점이 있었다. 또한 PMOS 트랜지스터부(15, 16)의 게이트전압을 노드 COMP전압으로 공통접속시킴으로써 PMOS 트랜지스터부(15)의 스위칭노이즈가 PMOS 트랜지스터부(16)에 영향을 주게 되어 특성을 저하시켰다.Since the width of the PMOS transistor portion 16 is doubled in comparison with that of the PMOS transistor portion 15 in order to maintain the current I9 and the current I10 at the same value, even if the number of transistors is different, The area of the chip is increased. In addition, by commonly connecting the gate voltages of the PMOS transistor sections 15 and 16 to the node COMP voltage, the switching noise of the PMOS transistor section 15 affects the PMOS transistor section 16, thereby deteriorating the characteristics.

본 발명은 상기 문제점을 해결하고자 창안한 것으로서, 서로 다른 해상도를 갖는 D/A 변환기의 전류를 각각 동일한 양의 전류를 흘려주며 인접한 D/A 변환기에 의한 간섭효과 없이 칩면적이 감소된 다채널 D/A 변환기의 바이어스회로를 제공하는 데 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and it is an object of the present invention to provide a D / A converter having a plurality of D / A converters, each of which has a reduced chip area without interfering with an adjacent D / A converter, / A < / RTI >

도 1은 종래의 다채널 D/A 변환기의 바이어스 회로도이다.1 is a bias circuit diagram of a conventional multi-channel D / A converter.

도 2는 본 발명에 따른 다채널 D/A 변환기의 바이어스회로를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a bias circuit of a multi-channel D / A converter according to the present invention.

상기 목적을 달성하기 위한 본 발명에 따른 다채널 디지털 아날로그 변환기의 바이어스회로에 있어서, OP앰프(10)의 정단자에 기준전압을 유입하고 상기 OP앰프(10)의 부단자에 접지와 연결된 저항(16)을 접속하고 OP 앰프(10)의 출력단자는 복수의 NMOS 트랜지스터부(14, 21)의 게이트에 접속되고 상기 복수의 NMOS 트랜지스터부(14, 21)의 소스는 OP앰프(10)의 부단자에 접속되며, 상기 복수의 NMOS 트랜지스터부(14, 21)의 각각의 드레인에는 다른 해상도의 비트수를 갖는 복수의 디지털 아날로그 변환부를 갖는 전류미러부(1, 2)가 접속됨이 바람직하다.In order to achieve the above object, the present invention provides a bias circuit for a multi-channel digital-to-analog converter, comprising: a reference voltage input terminal for inputting a reference voltage to a positive terminal of an operational amplifier, The output terminals of the OP amplifier 10 are connected to the gates of the plurality of NMOS transistor units 14 and 21 and the sources of the plurality of NMOS transistor units 14 and 21 are connected to the negative terminal of the OP amplifier 10, And current mirror portions 1 and 2 having a plurality of digital-analog conversion portions each having a bit number different in resolution are preferably connected to the respective drains of the plurality of NMOS transistor portions (14 and 21).

이하 첨부 도면을 참조하여 본 발명을 상세히 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will now be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 다채널 D/A 변환기의 바이어스회로를 설명하기 위한 회로도이다.2 is a circuit diagram illustrating a bias circuit of a multi-channel D / A converter according to the present invention.

도 2에 도시된 회로도에서 참조번호 10 내지 16의 회로소자들의 특성과 동작은 도 1에서 설명된 것과 동일하다. 여기서는 PMOS 트랜지스터부(13, 15, 20, 22)로 구성된 전류미러부(1, 2)의 게이트에는 COMP1과 COMP2 2개의 별도 전압이 인가되고 OP앰프(10)의 출력신호(OPA)는 NMOS 트랜지스터부(14, 21)의 게이트에 접속되며, NMOS 트랜지스터부(14, 21)의 소스는 저항(16)을 거쳐 접지에 접속된다.The characteristics and operation of the circuit elements 10 to 16 in the circuit diagram shown in Fig. 2 are the same as those described in Fig. Here, two separate voltages of COMP1 and COMP2 are applied to the gates of the current mirror portions 1 and 2 composed of the PMOS transistor portions 13, 15, 20 and 22 and the output signal OPA of the OP amp 10 is applied to the NMOS transistors & And the sources of the NMOS transistor sections 14 and 21 are connected to the ground via the resistor 16. [

PMOS 트랜지스터부(20)는 폭이 6??m이고 길이가 3??m인 132개의 PMOS TR로 구성되어 있고 9비트 D/A 변환기인 PMOS 트랜지스터부(22)는 폭이 6??m이고 길이가 3??m인 511개의 PMOS TR들로 구성되어 있다. 또한 NMOS 트랜지스터부(21)는 폭이 5??m이고 길이가 1??m인 264개의 NMOS 트랜지스터로 구성되어 각 트랜지스터부(20 및 22)는 서로 전류미러로서 동작한다.The PMOS transistor unit 20 is composed of 132 PMOS transistors having a width of 6 ?? m and a length of 3 ?? m and a PMOS transistor unit 22 of 9 bit D / A converter has a width of 6 ?? m And 511 PMOS transistors whose length is 3 ?? m. The NMOS transistor unit 21 is composed of 264 NMOS transistors each having a width of 5 m and a length of 1 m, and each of the transistor units 20 and 22 operates as a current mirror.

NMOS 트랜지스터부(14)에서 출력되는 전류(I2)는 NMOS 트랜지스터부(21)에서 출력되는 전류(I3)의 값과 같다. 즉 PMOS 트랜지스터부(13)가 PMOS 트랜지스터부(20)의 사이즈보다 2배이기 때문에 각 게이트에 인가되는 전압 COMP1을 COMP2보다 높게 유지함으로써 전류 I2와 I3의 값이 같아 진다.The current I2 output from the NMOS transistor unit 14 is equal to the value of the current I3 output from the NMOS transistor unit 21. [ That is, since the PMOS transistor portion 13 is twice the size of the PMOS transistor portion 20, the values of the currents I2 and I3 become equal by keeping the voltage COMP1 applied to each gate higher than COMP2.

따라서, 전류(I10)는 전류(I2)의 값에 따라 I10 = I2*1023/264 = I3*511/132가 되어 I10은 I9와 동일한 전류값을 이룬다. 여기서 1023은 PMOS 트랜지스터부(15)의 TR수이며, 264는 PMOS 트랜지스터부(13)의 TR수이고, 511은 PMOS 트랜지스터부(22)의 TR수, 132는 PMOS 트랜지스터부(20)의 TR수이다.Therefore, the current I10 becomes I10 = I2 * 1023/264 = I3 * 511/132 according to the value of the current I2, so that I10 has the same current value as I9. Here, reference numeral 1023 denotes the number of TR of the PMOS transistor unit 15, 264 denotes the number of TR of the PMOS transistor unit 13, 511 denotes the number of TR of the PMOS transistor unit 22, 132 denotes the TR number of the PMOS transistor unit 20 to be.

PMOS 트랜지스터부(20)와 NMOS 트랜지스터부(21)가 도 1에 도시된 회로에서 추가되었으나, PMOS 트랜지스터부(22) 폭의 사이즈가 절반으로 축소되어 전반적으로 집적된 회로의 크기가 작아지게 된다.Although the PMOS transistor unit 20 and the NMOS transistor unit 21 are added in the circuit shown in FIG. 1, the width of the PMOS transistor unit 22 is reduced to half, so that the size of the overall integrated circuit is reduced.

또한, PMOS 트랜지스터부(15, 22)의 게이트 노드에 인가되는 전압(COMP1, COMP2)이 각각 별도로 인가됨으로써 NMOS 트랜지스터부(14)의 스위칭 노이즈가 PMOS 트랜지스터부(22)에 미치는 영향을 최대한 줄일 수 있다. 여기서, 트랜지스터부(20, 21, 22)를 계속하여 병렬로 접속하면 서로 다른 해상도의 비트수를 갖는 D/A변환기를 쉽게 구현할 수 있다.In addition, since the voltages COMP1 and COMP2 applied to the gate nodes of the PMOS transistor units 15 and 22 are separately applied, the influence of the switching noise of the NMOS transistor unit 14 on the PMOS transistor unit 22 can be minimized have. Here, if the transistor units 20, 21, 22 are continuously connected in parallel, a D / A converter having bit numbers of different resolutions can be easily implemented.

상술한 바와 같이 본 발명에 따른 다채널 디지털 아날로그 변환기의 바이어스회로는 총전류량의 변화없이 종래의 다채널 디지털 아날로그 변환기의 바이어스회로보다 칩사이즈를 감소시키며, 각 채널에 해당하는 별도의 해상도를 갖는 디지털 아날로그 변환기 간의 간섭효과를 줄인다.As described above, the bias circuit of the multichannel digital-to-analog converter according to the present invention reduces the chip size of the bias circuit of the conventional multichannel digital-to-analog converter without changing the total amount of current, To-analog converters.

Claims (3)

OP앰프(10)의 정단자에 기준전압이 인가되고 상기 OP앰프(10)의 부단자에는 접지와 연결된 저항(16)이 접속되며, OP 앰프(10)의 출력단자는 복수의 트랜지스터로 구성된 NMOS 트랜지스터부(14, 21)의 게이트에 접속되고, 상기 NMOS 트랜지스터부(14, 21)의 소스는 OP앰프(10)의 부단자에 접속되며, 상기 NMOS 트랜지스터부(14)의 드레인은 게이트전압(COMP1)과 접속됨과 동시에 동일한 채널폭으로 서로 다른 수량의 트랜지스터들로 구성된 PMOS 트랜지스터부(13, 15)의 게이트와 접속되며, 상기 PMOS 트랜지스터부(13)의 드레인은 NMOS 트랜지스터부(14)의 드레인과 접속되고, 상기 NMOS 트랜지스터부(21)의 드레인은 게이트전압(COMP2)과 접속됨과 동시에 동일한 채널폭을 가지며 서로 다른 수량의 트랜지스터들로 구성된 PMOS 트랜지스터부(20, 22)의 게이트와 접속되며, 상기 PMOS 트랜지스터부(20)의 드레인은 NMOS 트랜지스터부(14)의 드레인과 접속되며, 상기 PMOS 트랜지스터부(13, 15, 20, 22)의 소스는 전원(VDD)에 접속됨을 특징으로 하는 다채널 디지털 아날로그 변환기의 바이어스회로.A reference voltage is applied to the positive terminal of the OP amplifier 10 and a resistor 16 connected to the ground is connected to the negative terminal of the OP amplifier 10. The output terminal of the OP amplifier 10 is connected to an NMOS transistor The source of the NMOS transistor unit 14 is connected to the negative terminal of the operational amplifier 10 and the drain of the NMOS transistor unit 14 is connected to the gate of the OP amplifier 10 via the gate voltage COMP1 And the gates of the PMOS transistor units 13 and 15, which are connected to the PMOS transistor units 13 and 15 of the same channel width, and the drain of the PMOS transistor unit 13 is connected to the drain of the NMOS transistor unit 14 The drain of the NMOS transistor unit 21 is connected to the gate of the PMOS transistor unit 20 or 22 having the same channel width and connected to the gate voltage COMP2 and composed of different numbers of transistors, PMOS transistor Channel MOS transistor unit 13 is connected to the drain of the NMOS transistor unit 14 and the sources of the PMOS transistor units 13, 15, 20 and 22 are connected to the power supply VDD. The bias circuit of the transducer. 제1항에 있어서, 상기 PMOS 트랜지스터부(20, 21, 22)는 계속하여 추가되어 병렬로 접속될 수 있음을 특징으로 하는 다채널 디지털 아날로그 변환기의 바이어스회로.2. The bias circuit of claim 1, wherein the PMOS transistor units (20, 21, 22) are continuously added and connected in parallel. 제1항에 있어서, 상기 게이트전압(COMP1, COMP2)과 상기 PMOS 트랜지스터부 (13, 15, 20, 22)를 각각 구성하는 트랜지스터 수량은 상기 PMOS 트랜지스터부(15, 22)의 드레인전류가 서로 동일한 값을 갖도록 설정됨을 특징으로 하는 다채널 디지털 아날로그 변환기의 바이어스회로.The semiconductor device according to claim 1, wherein the number of transistors constituting the gate voltages (COMP1, COMP2) and the PMOS transistor sections (13, 15, 20, 22) Channel digital-to-analog converter.
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