KR19980017636A - Clock Synchronization Method for IIC Bus - Google Patents
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Abstract
본 발명은 IIC 버스의 클럭동기화방법에 관한 것이다. 특히 IIC 버스의 클럭 동기화방법은 제1타이머에 클럭의 로우기간에 해당하는 타이머값을 설정해 주고, 제2타이머에 클럭의 하이기간에 해당하는 타이머값을 설정해 주는 제1단계와; IIC 버스의 클럭 라인이 로우인지를 제2병렬포트를 통해 판단하여 로우이면 상기 제1타이머의 값을 그 값이 0이 될때까지 감소시키는 제2단계와; 제1타이머의 값이 0으로 되었음이 인터럽트발생부를 통해 감지되면 제1병렬포트를 통해 IIC 버스의 데이타라인을 1의 상태로 만드는 제3단계와; 상기 데이타라인을 1의 상태로 만든 후, 상기 제2타이머의 값을 그 값이 0이 될때까지 감소시키는 제4단계와; 제2타이머의 값이 0으로 되었음이 상기 인터럽트발생부를 통해 감지되면 제2병렬포트를 통해 IIC 버스의 클럭라인을 0의 상태로 만드는 제5단계를 포함하고 있다.The present invention relates to a clock synchronization method of an IIC bus. In particular, the clock synchronization method of the IIC bus includes a first step of setting a timer value corresponding to a low period of a clock in a first timer and a timer value corresponding to a high period of a clock in a second timer; Determining whether the clock line of the IIC bus is low through the second parallel port, and if the value is low, decreasing the value of the first timer until the value becomes 0; A third step of bringing the data line of the IIC bus to a state of 1 through the first parallel port if it is detected that the value of the first timer has become 0; Making a fourth value of the data line, and then decreasing the value of the second timer until the value becomes zero; And a fifth step of setting the clock line of the IIC bus to zero through the second parallel port when it is detected that the value of the second timer becomes zero through the interrupt generator.
Description
본 발명은 IIC(Inter-IC) 버스의 클럭동기화방법에 관한 것으로, 특히 IIC 버스상에서 통신을 가능하게 해 주는 별도의 IIC 버스 콘트롤러를 갖추고 있지 않는 기기들도 IIC 버스를 통해 통신할 수 있도록 해 주는 IIC 버스의 클럭동기화방법에 관한 것이다.The present invention relates to a clock synchronization method of an IIC (Inter-IC) bus, and in particular, devices that do not have a separate IIC bus controller that enables communication on the IIC bus to communicate over the IIC bus The present invention relates to a clock synchronization method of an IIC bus.
IIC 버스는 하드웨어 개발시에 각종 기기들(마이크로콘트롤러, 메모리, I/O등)이 이용할 수 있는 데이타라인으로서, 직렬전송을 통해 면적의 관점에서 볼 때 이득을 보기 위해서 네델란드의 필립스사에서 개발한 버스의 한 형태이다. 이러한 IIC 버스의 특징으로는, (1) 2개의 라인, 즉 데이타라인(SDA:Serial Data Line)과 클럭라인(SCL:Serial Clock Line)만으로 통신이 가능하고, (2) IIC 버스에 연결된 기기는 소프트웨어적인 방법으로 접근이 가능하며, (3) 복수의 마스터(master)들이 IIC 버스상에 동시에 존재할 수 있고, (4) 100Kbps에서 400Kbps까지 데이타 전송이 가능하며, (5) 커패시스턴스가 400pF를 초과하지 않는 범위내에서 IIC 버스에 연결될 수 있는 기기의 개수에 제한이 없다는 점 등을 들 수 있다.The IIC bus is a data line that can be used by various devices (microcontroller, memory, I / O, etc.) during hardware development. The IIC bus was developed by Philips, the Netherlands, in order to gain benefits in terms of area through serial transmission. Is a form of. The characteristics of the IIC bus include (1) communication using only two lines, namely, a serial data line (SDA) and a clock line (SCL), and (2) a device connected to the IIC bus. It can be accessed in a software way, (3) multiple masters can exist simultaneously on the IIC bus, (4) transfer data from 100Kbps to 400Kbps, and (5) the capacitance is 400pF. There is no limit to the number of devices that can be connected to the IIC bus without exceeding it.
IIC 버스에 연결되어 있는 기기들은 마스터(master)나 슬레이브(slave)중 어느 하나가 될 수 있다. 마스터란 IIC 버스에 연결되어 있는 기기들중에서 IIC 버스의 데이타리인과 클럭라인을 통해 데이타를 전송하고 전송을 끝내는 기기를 말하며, 슬레이브란 그러한 마스터에 의해 주소지정(addressing)되어 데이타를 전송받는 기기를 말한다. IIC 버스의 제어는 경합하는 마스터들이 보내는 어드레스와 데이타에 의해서만 결정되므로, IIC 버스상에서는 중앙 마스터도 없고 그리고 각각의 기기들간에는 아무런 우선순위도 존재하지 않는다.Devices connected to the IIC bus can be either masters or slaves. A master is a device connected to the IIC bus that transmits data and finishes transmission through the data line and clock line of the IIC bus. A slave is a device that is addressed by such a master and receives data. Say. Since the control of the IIC bus is determined only by the addresses and data sent by the competing masters, there is no central master on the IIC bus and there is no priority between the individual devices.
모든 마스터는 IIC 버스를 통해 슬레이브에게로 데이타(메시지)를 전송해 주기 위해 IIC 버스의 상기 클럭라인에 자신들의 클럭을 발생시켜 준다. 데이타는 이와같이 각각의 기기에서 발생된 클럭들이 모두 하이인 기간동안에만 유효하다.All masters generate their clocks on the clock line of the IIC bus to transfer data (messages) to the slaves via the IIC bus. The data is only valid for as long as the clocks generated by each device are all high.
종래에는 IIC 버스의 호환을 위해, 각각의 기기내에 별도의 IIC 버스 콘트롤러 및 이를 위한 부가회로를 설치해 주어야 한다. 따라서, IIC 버스 콘트롤러가 장착되지 않은 기기는 IIC 버스상에서는 다른 기기와 통신을 할 수 없다. 즉, IIC 버스 콘트롤러없이는 통신을 할 수 없다.Conventionally, for compatibility of the IIC bus, a separate IIC bus controller and an additional circuit for the same must be installed in each device. Therefore, a device that is not equipped with an IIC bus controller cannot communicate with other devices on the IIC bus. In other words, communication is not possible without the IIC bus controller.
본 발명은 이러한 종래의 문제점을 감안하여 창안된 것이다.The present invention has been devised in view of these conventional problems.
본 발명의 목적은, 별도의 IIC 버스 콘트롤러 없이도 IIC 버스에 연결되어 있는 각각의 기기에 이미 갖추어져 있는 몇몇 장치들만을 이용하여 IIC 버스상에서 통신이 가능하도록 한 IIC 버스의 클럭동기화방법을 제공함에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a clock synchronization method of an IIC bus that enables communication on an IIC bus using only a few devices already provided in respective devices connected to the IIC bus without a separate IIC bus controller.
도 1은 본 발명 IIC 버스의 클럭동기화방법에 따른 블록도.1 is a block diagram of a clock synchronization method of an IIC bus according to the present invention;
도 2는 도1의 동작흐름도.2 is an operational flow diagram of FIG.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10:롬20:마이크로콘트롤러10: Rom 20: Microcontroller
30:인터럽트 발생부40:제1타이머30: interrupt generation unit 40: the first timer
50:제2타이머60:제1병렬포트50: second timer 60: first parallel port
70:제2병렬포트SDA:데이터라인70: second parallel port SDA: data line
SCL:클럭라인SCL: Clock Line
상기 목적을 달성하기 위한 본 발명 IIC의 클럭동기화방법은 제1타이머에 클럭의 로우기간에 해당하는 타이머값을 설정해 주고, 제2타이머에 클럭의 하이기간에 해당하는 타이머값을 설정해 주는 제1단계와; IIC 버스의 클럭라인이 로우인지를 제2병렬포트를 통해 판단하여 로우이면 상기 제1타이머의 값을 그 값이 0될때까지 감소시키는 제2단계와; 제1타이머의 값이 0으로 되었음이 인터럽트발생부를 통해 감지되면 제1병렬포트를 통해 IIC 버스의 데이타라인을 1의 상태로 만드는 제3단계와; 상기 데이타라인을 1의 상태로 만든 후, 상기 제2타이머의 값을 그 값이 0이 될때까지 감소시키는 제4단계와; 제2타이머의 값이 0으로 되었음이 상기 인터럽트발생부를 통해 감지되면 제2병렬포트를 통해 IIC 버스의 클럭라인을 0의 상태로 만드는 제5단계를 포함하고 있다.A clock synchronization method according to the present invention for achieving the above object is a first step of setting a timer value corresponding to a low period of a clock in a first timer and a timer value corresponding to a high period of a clock in a second timer. Wow; Determining whether the clock line of the IIC bus is low through a second parallel port, and if the value is low, decreasing the value of the first timer until the value becomes 0; A third step of bringing the data line of the IIC bus to a state of 1 through the first parallel port if it is detected that the value of the first timer has become 0; Making a fourth value of the data line, and then decreasing the value of the second timer until the value becomes zero; And a fifth step of setting the clock line of the IIC bus to zero through the second parallel port when it is detected that the value of the second timer becomes zero through the interrupt generator.
IIC 버스를 통해 통신을 하기 위해서는 IIC 버스에 연결되어 있는 각각의 기기들간의 클럭을 동기화시켜 주는 과정이 필요하다. IIC 버스상에 있는 모든 기기들은 통신을 위해 자신들의 클럭을 발생시킨다.In order to communicate over the IIC bus, a clock synchronization process between the devices connected to the IIC bus is required. All devices on the IIC bus generate their own clocks for communication.
IIC 버스에서의 클럭동기화는 와이어드 앤드(wired-AND) 연결에 의해 행해진다. 이는 IIC 버스의 클럭라인이 하이에서 로우로 천이되면, 기기들은 자신들의 로우기간을 카운트하기 시작하며, 나중에 클럭이 하이로 천이될 때까지 상기 IIC 버스의 클럭라인을 로우로 유지시킴을 의미한다.Clock synchronization on the IIC bus is done by a wired-AND connection. This means that when the clock line of the IIC bus transitions from high to low, the devices start counting their low duration and keep the clock line of the IIC bus low until later the clock transitions high.
따라서, 임의의 기기의 클럭이 로우에서 하이로 천이되더라도 다른 기기들이 로우의 클럭을 발생하고 있으면, 상기 와이어드 앤드연결에 의해, IIC 버스의 클럭라인의 상태는 로우상태를 유지한다. 즉, 하이로 천이되지 않는다. 그러므로 IIC 버스의 클럭라인은 로우기간이 가장 긴 기기에 의해 로우상태로 유지된다. 자신들의 클럭의 로우기간이 보다 짧은 기기들은 이 기간동안에 클럭을 하이로 천이한 상태로 대기하게 된다.Thus, even if the clock of any device transitions from low to high, if other devices are generating a low clock, by the wired and connected, the state of the clock line of the IIC bus remains low. That is, it does not transition to high. Therefore, the clock line of the IIC bus is kept low by the longest device. Devices with shorter periods of their clocks wait for the clock to transition high.
IIC 버스에 연결되어 있는 모든 기기들이 자신들의 클럭의 로우기간에 대한 카운트를 완료하게 되면, 즉 모든 기기에서 하이클럭이 발생되며, IIC 버스의 클럭라인은 로우에서 하이로 천이된다. IIC 버스의 클럭라인이 하이상태로 천이되었으므로, 이제는 IIC 버스에 연결되어 있는 모든 기기들의 클럭과 IIC 버스의 클럭라인은 그 논리상태에 있어서 아무런 차이가 없게 되는데, 이제는 상기 모든 기기들은 자신들의 클럭의 하이기간을 카운트하기 시작한다. IIC 버스에 연결되어 있는 기기들중에서 하이기간에 대한 카운트를 맨 먼저 완료한 기기가 앞서 언급한 바 있는 와이어 앤드논리에 의해 다시 IIC 버스의 클럭라인을 로우로 천이시킬 것이다.When all devices connected to the IIC bus have completed counting the low duration of their clocks, that is, high clocks are generated on all devices, and the clock lines on the IIC bus transition from low to high. Since the clock line of the IIC bus has transitioned to a high state, now the clocks of all devices connected to the IIC bus and the clock lines of the IIC bus are no different in their logic states. Start counting high periods. Among the devices connected to the IIC bus, the device that first completed the count for the high period will transition the clock line of the IIC bus low again by the wire and logic mentioned earlier.
이러한 방법으로, 클럭라인의 클럭동기화가 달성된다. 즉, IIC 버스의 클럭라인의 클럭의 로우기간은 IIC 버스에 연결되어 있는 기기들중에서 클럭의 로우기간이 가장 긴 기기에 의해서 결정되며, 클럭라인의 클럭의 하이기간은 상기 기들중에서 클럭의 하이기간이 가장 짧은 기기에 의해서 결정된다.In this way, clock synchronization of the clock lines is achieved. That is, the low period of the clock of the clock line of the IIC bus is determined by the device having the longest low period of the clock among the devices connected to the IIC bus, and the high period of the clock of the clock line is the high period of the clock among the devices. This is determined by the shortest device.
도 1에는 본 발명 IIC 버스의 클럭동기화방법에 따른 블록도가 도시되어 있다. 이에 도시된 바와같이, 마이크로콘트롤러(20)는 제1병렬포트(60)를 통해 IIC 버스의 데이타라인(SDA)에 연결되어 있고, 그리고 제2병렬포트(70)를 통해 IIC 버스의 클럭라인(SCL)에 연결되어 있다. 또한, 마이크로콘트롤러(20)는 제1 및 제2타이머(40)(50)의 각각에 연결되어, 이들의 타이머값을 소정치로 설정해 주고, 그리고 그 값을 감소시키는 역할을 한다.1 is a block diagram illustrating a clock synchronization method of an IIC bus according to the present invention. As shown therein, the microcontroller 20 is connected to the data line SDA of the IIC bus through the first parallel port 60 and the clock line of the IIC bus through the second parallel port 70. SCL). In addition, the microcontroller 20 is connected to each of the first and second timers 40 and 50 to set their timer value to a predetermined value and serve to reduce the value.
제1 및 제2타이머(40,50)는 인터럽트발생부(30)의 입력측에 연결되어 있고, 그리고 인터럽트발생부(30)의 출력측은 상기 마이크로콘트롤러(20)에 연결되어 있다.The first and second timers 40 and 50 are connected to the input side of the interrupt generator 30, and the output side of the interrupt generator 30 is connected to the microcontroller 20.
도 2에는 이러한 구성에 대한 동작흐름도가 도시되어 있다.2 shows an operation flow chart for this configuration.
마이크로콘트롤러(20)는 먼저 초기화시에 8비트의 데이타리인(a)을 통해 제1타이머(40)와 제2타이머(50)의 각각의 타이머값을 설정해 두는데, 로우상태가 지속되는 기간에 해당하는 타이머값을 상기 제1타이머(40)에 설정해 두고, 하이상태가 지속되는 기간에 해당하는 타이머값을 상기 제2타이머(50)에 설정해 둔다(ST1). 이와같은 설정에 의해, 클럭동기화과정에서 로우(0)와 하이(1)에 머무르는 시간이 결정된다. 이들 타이머값은 필요에 따라 변경가능하다.The microcontroller 20 first sets the timer values of the first timer 40 and the second timer 50 through an 8-bit data line (a) at the time of initialization. A corresponding timer value is set in the first timer 40, and a timer value corresponding to a period in which the high state is maintained is set in the second timer 50 (ST1). By this setting, the time of staying at low (0) and high (1) in the clock synchronization process is determined. These timer values can be changed as necessary.
이와같이 제1타이머(40)와 제2타이머(50)의 각각의 타이머값을 상기 소정치로 설정해 둔 후, 마이크로콘트롤러(20)는 제2병렬포트(70)를 통해 IIC 버스의 클럭라인(SCL)의 논리상태를 감지하여 이 클럭라인(SCL)이 0인지를 체크한다(ST2). 이때, 클럭라인(SCL)의 논리상태가 0이면 마이크로콘트롤러(20)는 제1제어라인(a)을 통해 제1타이머(40)의 타이머값(T1)을 앞서 설정해 둔 값으로부터 감소시킨다.In this manner, after setting the timer values of the first timer 40 and the second timer 50 to the predetermined values, the microcontroller 20 transmits the clock line SCL of the IIC bus through the second parallel port 70. In step S2, the clock line SCL is detected by detecting the logic state of the circuit. At this time, if the logic state of the clock line SCL is 0, the microcontroller 20 decreases the timer value T1 of the first timer 40 from the previously set value through the first control line a.
이러한 감소에 의해, 제1타이머(40)의 타이머값(T1)이 최종적으로 0으로 되면, 타이머값이 0으로 되었음이 제1타이머(40)에 연결되어 있는 인터럽트발생부(30)에 의해 감지되며, 결과적으로 인터럽트발생부(30)는 마이크로콘트롤러(20)에 제1타이머(40)의 타이머값이 0으로 되었음을 알리게 된다.By this decrease, when the timer value T1 of the first timer 40 finally becomes 0, it is sensed by the interrupt generator 30 connected to the first timer 40 that the timer value becomes zero. As a result, the interrupt generator 30 notifies the microcontroller 20 that the timer value of the first timer 40 is zero.
마이크로콘트롤러(20)는 제1병렬포트(60)를 통해 IIC 버스의 데이타라인(SDA)의 논리상태를 1로 만들어 IIC 버스에 연결된 다른 모든 기기가 1를 출력할 때 데이타라인(SDA)의 상태가 1이 될 수 있도록 한다(ST5).The microcontroller 20 sets the logic state of the data line SDA of the IIC bus to 1 through the first parallel port 60, so that all other devices connected to the IIC bus output 1 to the state of the data line SDA. Is 1 (ST5).
마이크로콘트롤러(20)는 데이타리인(SDA)의 논리상태를 1로 만든 후, 이번에는 제2제어라인(C)을 통해 제2타이머(50)의 타이머값(T2)을 감소시킨다(ST6).The microcontroller 20 sets the logic state of the data line SDA to 1, and then decreases the timer value T2 of the second timer 50 through the second control line C (ST6).
제2타이머(50)의 값이 0으로 되면, 인터럽트발생부(30)는 이를 감시하여 인터럽트를 발생함으로써 제2타이머(50)의 타이머값(T2)이 0으로 되었음을 마이크로콘트롤러(20)에게 알린다.When the value of the second timer 50 becomes zero, the interrupt generator 30 monitors this and generates an interrupt to notify the microcontroller 20 that the timer value T2 of the second timer 50 has become zero. .
마이크로콘트롤러(20)는 ST7에서 상기 제2타이머(50)의 타이머값(T2)이 0으로 되었는지를 판단하는데, 여기서 0으로 된 것으로 판단되면, IIC 버스의 클럭라인(SCL)의 논리상태를 0으로 만든다(ST8).The microcontroller 20 determines whether the timer value T2 of the second timer 50 has become zero in ST7. If it is determined that this is zero, the microcontroller 20 resets the logic state of the clock line SCL of the IIC bus to zero. (ST8)
이와같이 본 발명은 IIC 버스에 연결되어 있는 기기들이 각각 갖추고 있는 타이머 등을 이용하여 상기 기기들간의 클럭 동기화를 실현하므로, IIC 버스 콘트롤러 없이도 기기들간의 통신이 가능하게 된다.As described above, the present invention realizes clock synchronization between the devices by using timers and the like, which are connected to devices connected to the IIC bus, thereby enabling communication between devices without the IIC bus controller.
지금까지 본 발명을 첨부한 도면을 참조하여 설명해 왔지만, 이는 본 발명을 그것에 한정하는 것이 아님은 당업자에게 명백한 사실이며, 이에따라 첨부된 특허청구의 범위내에서 여러 가지의 수정예 및 변형예가 가능하다.Although the present invention has been described with reference to the accompanying drawings, it is apparent to those skilled in the art that the present invention is not limited thereto, and various modifications and variations are possible within the scope of the appended claims.
이상에서 상세히 설명한 바와같이, 종래에는 IIC 버스 콘트롤러가 장착되지 않은 기기는 IIC 버스상에서 다른 기기와 통신을 할 수 없었다. 즉, IIC 버스 콘트롤러없이는 통신을 할 수 없었다. 본 발명에서는 IIC 버스에 연결되어 있는 각각의 기기에 이미 갖추어져 있는 몇몇 장치들(병렬포트, 타이머)만을 이용함으로써 그러한 별도의 IIC 버스 콘트롤러 없이도 IIC 버스상에서 통신이 가능하게 된다.As described in detail above, conventionally, a device without an IIC bus controller cannot communicate with another device on the IIC bus. In other words, it could not communicate without the IIC bus controller. In the present invention, by using only a few devices (parallel ports, timers) already provided in each device connected to the IIC bus, communication on the IIC bus is possible without such a separate IIC bus controller.
Claims (2)
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| KR1019960037429A KR100202489B1 (en) | 1996-08-31 | 1996-08-31 | Method for synchronizing clock of iic bus |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR1019960037429A KR100202489B1 (en) | 1996-08-31 | 1996-08-31 | Method for synchronizing clock of iic bus |
Publications (2)
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Family Applications (1)
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