KR19980017432A - Internal voltage converter control circuit - Google Patents
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Abstract
본 발명은 내부 전압 변환기 제어 회로를 제공한다. 본 발명은 RASB 버퍼와, 센스 증폭기 인에이블 신호인 PSE에 직렬로 연결된 다수개의 홀수로 구성된 인버터들 및 상기 인버터들의 출력과 RASB 버퍼의 출력을 입력으로 하여 내부 변환기 제어 신호를 출력으로 하는 낸드 게이트를 구비함으로써 불필요한 전력 소모를 방지할 수 있다.The present invention provides an internal voltage converter control circuit. The present invention provides a RASB buffer, a plurality of odd-numbered inverters connected in series to the PSE which is a sense amplifier enable signal, and a NAND gate having an output of an internal converter control signal as an input of an output of the inverters and an output of the RASB buffer. By providing it, unnecessary power consumption can be prevented.
Description
본 발명은 내부 전압 변환기 제어 회로에 관한 것으로서, 특히 반도체 메모리 장치의 메모리 셀 어레이용 내부 전압 변환기의 제어 회로에 관한 것이다.The present invention relates to an internal voltage converter control circuit, and more particularly, to a control circuit of an internal voltage converter for a memory cell array of a semiconductor memory device.
메모리 용량이 증가하여 집적도가 높아지고 또한 반도체 칩의 크기가 커지면서 외부에서 공급되는 전압은 내부 회로에 도달하는 과정에서 여러 가지 소자들에 의하여 손실이 발생하므로 원하는 전압을 얻을 수가 없게 되었다. 그래서 내부에서 전압을 승압시킬 수 있는 여러 가지 회로가 개발되었다. 그 중에서 고집적 메모리 장치에서 고전압을 얻기 위하여 주로 이용되는 것이 내부 전압 변환기(Internal Voltage Contoller)이고, 내부 전압 변환기 중에서도 메모리 셀 어레이에 고전압을 인가하는데 이용되는 회로가 VINTA 발생 회로이다.As the memory capacity increases, the degree of integration increases, and the size of the semiconductor chip increases, the externally supplied voltage is lost by various devices in the process of reaching the internal circuit, and thus the desired voltage cannot be obtained. Thus, several circuits have been developed that can boost voltages internally. Among them, an internal voltage converter mainly used to obtain a high voltage in a high density memory device is a circuit used to apply a high voltage to a memory cell array among the internal voltage converters.
도 1은 일반적인 메모리 셀 어레이용 VINTA 발생 회로도이다. 도 1은 공지된 내부 전압 변환기 회로이기 때문에 그에 대한 구성 및 자세한 설명은 생략하고 본 발명에 필요한 동작에 대해 간략히 설명하기로 한다. 도 1의 동작으로서 내부 전압 변환기 제어 신호인 PVINTAEB 신호가 인에이블되면 즉, 논리 하이(high) 레벨이 되면 고전압인 VINTA가 출력되고, PVNITAEB가 디세이블되면 즉, 논리 로우(low) 레벨이 되면 VNITA는 0볼트가 된다.1 is a circuit diagram of a VINTA generation for a general memory cell array. 1 is a well-known internal voltage converter circuit, so the configuration and detailed description thereof will be omitted, and the operation required for the present invention will be briefly described. As shown in FIG. 1, when the PVINTAEB signal, which is an internal voltage converter control signal, is enabled, that is, when the logic high level is reached, the high voltage VINTA is output, and when PVNITAEB is disabled, that is, when the logic low level is reached, VNITA. Is zero volts.
도 2는 일반적인 메모리 셀 및 센스 증폭기의 회로도이다. 어드레스 신호에 의해 메모리 셀의 워드라인(WL)이 인에이블되면 메모리 셀(21)의 전하가 비트라인(BL)으로 분배되고 센스 증폭기(23)는 상기 비트라인(BL)의 전압을 감지하면 비트라인(BL)의 전압은 VINTA로 승압되고 상보 비트라인(BLB)의 전압은 0볼트로 강하된다. 상기 센스 증폭기(23)가 비트라인(BL)의 전압을 감지하고 증폭하여 증폭된 전압 VINTA를 출력시킬 때까지의 시간을 센스 증폭기(23)의 감지 시간 즉 tSENSING이라 한다.2 is a circuit diagram of a typical memory cell and sense amplifier. When the word line WL of the memory cell is enabled by the address signal, the charge of the memory cell 21 is distributed to the bit line BL, and the sense amplifier 23 detects the voltage of the bit line BL. The voltage of the line BL is boosted to VINTA and the voltage of the complementary bit line BLB is dropped to zero volts. The time until the sense amplifier 23 senses and amplifies the voltage of the bit line BL and outputs the amplified voltage VINTA is called a sensing time of the sense amplifier 23, that is, tSENSING.
도 3은 종래의 내부 전압 변환기 제어 회로이다. 동도의 구조는 RASB 신호를 버퍼링(bufering)하는 RASB 버퍼(31)와, 상기 RASB 버퍼(31)에서 출력되는 PR 신호를 인버팅(inverting)하여 내부 전압 변환기를 제어하는 PVNITAEB 신호를 출력하는 인버터(33)로 이루어져있다.3 is a conventional internal voltage converter control circuit. The structure of the diagram is an inverter that outputs a PVNITAEB signal for controlling an internal voltage converter by inverting a RASB buffer 31 buffering a RASB signal and an PR signal output from the RASB buffer 31. 33).
도 4는 상기 도 3의 신호들의 타이밍도이다. RASB 신호가 인에이블되면 즉, 논리 하이 레벨에서 논리 로우 레벨로 변환되면 PR 신호가 논리 로우 레벨에서 논리 하이 레벨로 인에이블된다. 상기 PR이 인버팅되어 PVINTAEB 신호로 출력된다. 그러다가 RASB 신호가 디세이블되면 즉 논리 로우 레벨에서 논리 하이 레벨로 변환되면 PR과 PVINTAEB 신호는 디세이블된다. 상기 PVINTAEB가 인에이블된 시간 즉 논리 로우 레벨인 시간동안 센스 증폭기(도 2의 23)는 메모리 셀(도 2의 21)의 데이터를 감지하게 된다.4 is a timing diagram of the signals of FIG. 3. When the RASB signal is enabled, that is, transitioned from the logic high level to the logic low level, the PR signal is enabled from the logic low level to the logic high level. The PR is inverted and output as a PVINTAEB signal. The PR and PVINTAEB signals are then disabled when the RASB signal is disabled (that is, transitioning from a logic low level to a logic high level). During the time when the PVINTAEB is enabled, that is, at a logic low level, the sense amplifier (23 of FIG. 2) senses data of the memory cell (21 of FIG. 2).
내부 전압 변환기(도 1)는 메모리 셀(도 2의 21)의 데이터를 정확하게 감지하기 위하여 비트라인(도 2의 BL)의 전압을 승압시키는데 필요한 VINTA 전압을 제공하기 위하여 사용된다. 그런데 센스 증폭기(도 2의 23)는 도 4의 tSENSING 동안에 메모리 셀(도 2의 21)의 데이터를 감지하는 것을 완료하고 t1시간에는 아무 동작도 하지않는다. 하지만 내부 전압 변환기(도 1)는 t1시간동안에도 계속해서 VINTA를 발생하기 때문에 불필요한 전류가 흘러서 전력을 소모하게 된다.The internal voltage converter (FIG. 1) is used to provide the VINTA voltage required to boost the voltage on the bit line (BL in FIG. 2) in order to accurately sense data in the memory cell (21 in FIG. 2). However, the sense amplifier (23 of FIG. 2) completes sensing the data of the memory cell (21 of FIG. 2) during tSENSING of FIG. 4 and does nothing at t1 time. However, since the internal voltage converter (FIG. 1) generates VINTA continuously for t1 hours, unnecessary current flows and consumes power.
상술한 바와 같이 메모리 셀의 데이터를 감지하고 난 후애도 내부 전압 변환기는 일정 시간동안 VINAT를 발생시켜서 불필요하게 전력의 소모를 가져온다.As described above, even after sensing the data of the memory cell, the internal voltage converter generates VINAT for a predetermined time, which leads to unnecessary power consumption.
본 발명이 이루고자 하는 기술적 과제는 센스 증폭기가 메모리 셀의 데이터를 감지하는 동안에만 VINTA를 발생시키게 하는 내부 전압 변환기 제어 회로를 제공하는데 있다.It is an object of the present invention to provide an internal voltage converter control circuit that generates a VINTA only while the sense amplifier senses data in a memory cell.
도 1은 일반적인 메모리 셀 어레이용 내부 전압 변환기의 회로도.1 is a circuit diagram of an internal voltage converter for a typical memory cell array.
도 2는 일반적인 메모리 셀 및 센스 증폭기 회로도.2 is a circuit diagram of a typical memory cell and sense amplifier.
도 3은 종래의 메모리 셀 어레이용 내부 전압 변환기 제어 회로도.3 is an internal voltage converter control circuit diagram for a conventional memory cell array.
도 4는 상기 도 3의 신호들의 타이밍도.4 is a timing diagram of the signals of FIG. 3;
도 5는 본 발명의 메모리 셀 어레이용 내부 전압 변환기 제어 회로도.5 is an internal voltage converter control circuit diagram for a memory cell array of the present invention.
도 6은 상기 도 5의 신호들의 타이밍도.6 is a timing diagram of the signals of FIG. 5;
상기 과제를 달성하기 위하여 본 발명은, RASB 신호를 입력으로 하는 RASB 버퍼와, 상기 RASB 버퍼에서 출력된 신호에 내부 전압 변환기 제어 신호를 발생시키는 내부 전압 변환기 제어부를 갖는 내부 전압 변환기 제어 회로에 있어서, 상기 내부 전압 변환기 제어부는 상기 내부 전압 변환기 제어 신호를 인에이블시켜서 센스 증폭기로 하여금 메모리 셀의 데이터를 감지하게하고 메모리 셀이 액티브 리스토아(Acitive Restore)를 완료하는 시점에 내부 전압 변환기 제어 신호를 디세이블시키는 내부 전업 변환기 제어 회로를 제공한다.In order to achieve the above object, the present invention, in the internal voltage converter control circuit having a RASB buffer for inputting a RASB signal, and an internal voltage converter control unit for generating an internal voltage converter control signal to the signal output from the RASB buffer, The internal voltage converter control unit enables the internal voltage converter control signal to cause a sense amplifier to sense data in the memory cell and decode the internal voltage converter control signal at the time when the memory cell completes an active restore. It provides an internal full-time converter control circuit that enables it.
상기 과제를 달성하기 위하여 본 발명은 또한, RASB 버퍼와, 센스 증폭기 인에이블 신호인 PSE에 직렬로 연결된 다수개의 홀수로 구성된 인버터들과, 상기 인버터들의 출력과 RASB 버퍼의 출력을 입력으로 하여 내부 변환기 제어 신호를 출력으로 하는 낸드 게이트를 구비하는 내부 전압 변환기 제어 회로를 제공한다.In order to achieve the above object, the present invention also provides a RASB buffer and a plurality of odd-numbered inverters connected in series to a PSE, which is a sense amplifier enable signal, an output of the inverters and an output of the RASB buffer as inputs. An internal voltage converter control circuit having a NAND gate for outputting a control signal is provided.
이하. 실시예를 통하여 본 발명을 상세히 설명하기로 한다.Below. The present invention will be described in detail by way of examples.
도 5는 본 발명의 메모리 셀 어레이용 내부 전압 변환기 제어 회로도이다. 동도의 구조는 RASB 신호를 입력으로 하는 RASB 버퍼(51)와, 상기 RASB 버퍼(51)의 출력 신호인 PR과 센스 증폭기(도 2의 23)의 동작을 인에이블시키는 신호인 PSE를 입력으로하고 내부 전압 변환기(도 1)를 제어하는 PVINTAEB 신호를 출력으로 하는 내부 전압 변환기 제어부(53)로 구성되어있다.5 is an internal voltage converter control circuit diagram for a memory cell array of the present invention. The structure of the diagram is the input of the RASB buffer 51 which inputs the RASB signal, PR which is the output signal of the RASB buffer 51, and PSE which is the signal which enables the operation of the sense amplifier (23 of FIG. 2). It consists of the internal voltage converter control part 53 which outputs the PVINTAEB signal which controls an internal voltage converter (FIG. 1).
상기 내부 전압 변환기 제어부(53)는 제1인버터(61)와, 제1인버터(61)의 출력단에 연결된 제2인버터(63)와, 제2인버터(63)의 출력단에 연결된 제3인버터(65)와, 제3인버터(65)에 연결된 제4인버터(67)와, 제4인버터(67)의 출력단에 연결된 제5인버터(69) 및 제5인버터(69)의 출력단과 RASB 버퍼(51)의 출력단에 연결된 낸드 게이트(55)로 구성되어있다. 상기 제5인버터(69)의 출력으로 PSE신호가 반전된 PSEB 신호가 출력된다. 그리고 상기 인버터들(61,63,65,67,69)의 수를 조합함으로써 PSEB의 지연 시간을 조정할 수 있다.The internal voltage converter controller 53 may include a first inverter 61, a second inverter 63 connected to an output terminal of the first inverter 61, and a third inverter 65 connected to an output terminal of the second inverter 63. ), A fourth inverter 67 connected to the third inverter 65, an output terminal of the fifth inverter 69 and the fifth inverter 69 connected to the output terminal of the fourth inverter 67, and the RASB buffer 51. NAND gate 55 is connected to the output terminal of the. The PSEB signal in which the PSE signal is inverted is output to the output of the fifth inverter 69. The delay time of the PSEB can be adjusted by combining the numbers of the inverters 61, 63, 65, 67, and 69.
도 6은 상기 도 5의 신호들의 타이밍도이다. RASB 신호가 인에이블 즉, 논리 하이 레벨에서 논리 로우 레벨로 변환되면 PR 신호가 논리 로우 레벨에서 논리 하이 레벨로 인에이블된다. 상기 PR이 인에이블되자마자 PVINTAEB와 PSE 신호가 인에이블 된다. 상기 PSE가 t2만큼 지연된 후에 PSEB가 논리 하이 레벨에서 논리 로우 레벨로 변환된다. 상기 PSEB가 논리 로우 레벨이 됨에 따라 인에이블되어있던 PVINTAEB가 논리 로우 레벨로 디세이블된다.6 is a timing diagram of the signals of FIG. 5. When the RASB signal is enabled, that is, transitioned from a logic high level to a logic low level, the PR signal is enabled from a logic low level to a logic high level. As soon as the PR is enabled, the PVINTAEB and PSE signals are enabled. After the PSE is delayed by t2, the PSEB is converted from the logic high level to the logic low level. As the PSEB is at a logic low level, PVINTAEB, which has been enabled, is disabled at a logic low level.
상기 PVINTAEB가 인에블되어있는 동안 즉 tSENSING 동안에 센스 증폭기(도 2의 23)는 메모리 셀(도 2의 21)의 데이터를 감지하고 증폭하여 출력시킨다. tSENSING이 지나면 PVINTAEB는 디세이블되어 내부 전압 변환기(도 1)도 디세이블되고 따라서 VINTA는 0볼트로 다운되어 내부 전압 변환기(도 1)에는 전류가 흐르지않게 된다. 그러므로 센스 증폭기(도 2의 23)가 메모리 셀(도 2의 21)의 데이터의 감지를 완료한 후에는 불필요한 전력이 소모되지않는다.While the PVINTAEB is enabled, that is, during tSENSING, a sense amplifier (23 of FIG. 2) senses, amplifies and outputs data of the memory cell (21 of FIG. 2). After tSENSING, PVINTAEB is disabled so that the internal voltage converter (Figure 1) is also disabled, so that VINTA is down to zero volts so that no current flows in the internal voltage converter (Figure 1). Therefore, unnecessary power is not consumed after the sense amplifier (23 of FIG. 2) completes sensing the data of the memory cell (21 of FIG. 2).
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명에 따르면 센스 증폭기가 메모리 셀의 데이터를 감지하는 동안에만 내부 전압 변환기 제어 회로에 의해 내부 전압 변환기로부터 VINTA가 발생되고 감지가 완료되면 VINTA는 발생하지않게되어 불필요한 전력 소모를 방지할 수 있다.As described above, according to the present invention, VINTA is generated from the internal voltage converter by the internal voltage converter control circuit only while the sense amplifier senses data of the memory cell, and when the detection is completed, VINTA is not generated to prevent unnecessary power consumption. can do.
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- 1996-08-30 KR KR1019960037212A patent/KR100234386B1/en not_active IP Right Cessation
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