KR19980014990A - A column path circuit diagram using a secondary sense amplifier of a semiconductor memory device - Google Patents
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Abstract
본 발명은 반도체 메모리 장치의 컬럼 패스 회로도에 관한 것으로 컬럼 동작시 데이타의 액세스 시간이 길어지는 것을 보완하기 위한 컬럼 패스 회로 설계에 관한 것으로 상기 목적을 달성을 위하여 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블럭 회로수단과, 상기 각각의 블럭 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며, 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더 수단과, 상기 비트라인으로 출력된 데이타를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프 수단과, 상기 1차 센스 앰프에 의해 증폭된 데이타를 중간 데이타 라인으로 전달시키기 위한 1차 전달 트랜지스터 수단과, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 회로 수단과, 상기 1차 전달 트랜지스터부의 제1NMOS형 트랜지스터 및 제2NMOS형 트랜지스터와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3NMOS형 트랜지스터 및 제4NMOS형 트랜지스터와 2차 센스 앰프(21-1)에 접속된 중간 데이타 라인과, 상기 중간 데이타 라인과 2차 전달 트랜지스터 사이에 접속되어 제1블럭 회로 및 제2블럭 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이타 신호를 저장할 수 있는 2차 센스 앰프 수단과, 게이트로 컬럼 선택 신호가 인가되고 상기 2차 센스 앰프와 메인 데이타 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이타를 상기 메인 데이타 라인으로 전달시키기 위한 2차 전달 트랜지스터 수단과, 상기 2차 전달 트랜지스터부와 데이타 출력 버퍼를 연결시켜 주기 위한 메인 데이타 라인과, 상기 메인 데이타 라인과 데이타 출력단자 사이에 접속되어 소자 내부의 데이타 신호를 소자 외부로 출력하는 데이타 출력 버퍼 수단과, 상기 컬럼 선택 신호를 발생시키기 위한 컬럼 디코더 수단과, 상기 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택 신호 수단을 구비한다.The present invention relates to a column path circuit diagram of a semiconductor memory device. More particularly, the present invention relates to a column path circuit design for compensating for an increase in access time of data during a column operation. In order to achieve the above object, Wherein each of the block circuit means comprises a memory cell array arranged in a matrix form, and the memory cell array comprises a word line and a bit line, wherein one transistor and one capacitor are connected in series, Unit cells having a structure connected to a word line, one terminal of the transistor being connected to a bit line and the other terminal of the capacitor being connected to a ground terminal, row decoder means for generating a signal for selecting the word line And data output on the bit line A primary transfer transistor means for transferring the data amplified by the primary sense amplifier to an intermediate data line and a secondary transfer transistor means for transferring the amplified data to the intermediate data line at the same time The first NMOS transistor and the second NMOS transistor of the first transfer transistor unit, the second sense amplifier 21 of the first transfer transistor unit, the third NMOS transistor of the first transfer transistor unit, An intermediate data line connected to the fourth NMOS transistor and the secondary sense amplifier 21-1, and an intermediate data line connected between the intermediate data line and the secondary transfer transistor to operate in operation of the first block circuit and the second block circuit A secondary sense amplifier means capable of storing the data signal of the primary sense amplifier; A secondary transfer transistor connected between the primary sense amplifier and the main data line for transferring the data stored in the secondary sense amp to the main data line, and a secondary transfer transistor connected between the secondary transfer transistor and the data output buffer A data output buffer means connected between the main data line and a data output terminal for outputting a data signal inside the device to the outside of the device; column decoder means for generating the column select signal; And a column selection signal means connected to the respective gates of the column decoder and the secondary transfer transistor.
Description
제1도는 종래기술에 따른 컬럼 패스 회로도.FIG. 1 is a column path circuit diagram according to the prior art; FIG.
제2도는 본 발명의 일실시예에 따른 컬럼 패스 회로도.FIG. 2 is a column path circuit diagram according to an embodiment of the present invention. FIG.
제3도는 제2도에 도시된 본 발명의 일실시예에 따른 제1센스 앰프와 제1전달 트랜지스터의 상세 회로도.FIG. 3 is a detailed circuit diagram of a first sense amplifier and a first transfer transistor according to an embodiment of the present invention shown in FIG. 2; FIG.
제4도는 제2도에 도시된 본 발명의 일실시예에 따른 제2센스 앰프에 관한 상세 회로도.FIG. 4 is a detailed circuit diagram of a second sense amplifier according to an embodiment of the present invention shown in FIG. 2; FIG.
*도면의 주요 부분에 대한 부호의 설명*Description of the Related Art [0002]
10:제1블럭 회로부20:제2블럭 회로부10: first block circuit part 20: second block circuit part
10-1,20-1:메모리 셀 어레이10-1, 20-1: a memory cell array
10-2,20-2:로우 디코더부10-2, 20-2: a row decoder section
10-3,10-3-1,10-3-2,10-3-3,20-3,20-3-1:1차 센스 앰프10-3, 10-3-1, 10-3-2, 10-3-3, 20-3, 20-3-1: Primary sense amplifier
21,21-1:2차 센스 앰프21,21-1: Secondary sense amplifier
10-4,20-4:1차 전달 트랜지스터 제어신호 발생 회로부10-4, 20-4: primary transfer transistor control signal generating circuit section
10-5,10-5-1,20-5:1차 전달 트랜지스터부10-5, 10-5-1, 20-5: primary transfer transistor section
B10,/B10,B20,/B20,B10-1,/B10-1,B20-1,/B20-1:비트라인B10, / B10, B20, / B20, B10-1, / B10-1, B20-1,
WL10,WL20:워드라인WL10, WL20: Word line
22,22-1,22-2,22-3:2차 전달 트랜지스터부22, 22-1, 22-2, 22-3: the secondary transfer transistor section
11,11-1:중간 데이타 라인11, 11-1: intermediate data line
23:메인 데이타 라인23: main data line
24:컬럼 디코더부24: Column decoder unit
24-1,24-2:컬럼 선택라인24-1, 24-2: column select line
25:글로발 데이타 출력 버퍼25: Global data output buffer
26:데이타 출력 단자26: Data output terminal
MN:NMOS형 트랜지스터MN: NMOS type transistor
A,B:2차 센스 앰프 내의 전달장치부A, B: Transmission unit in the secondary sense amplifier
21-2:전달장치(A,B) 및 기억장치(C,D)를 제어하기 위한 제어신호 발생 회로부21-2: a control signal generating circuit section for controlling the transfer devices (A, B) and the storage devices (C, D)
C,D:데이타 기억장치부C, D: Data storage unit
MP:PMOS형 트랜지스터MP: PMOS transistor
본 발명은 반도체 메모리 장치의 컬럼 패스 회로도에 관한 것으로, 특히 한개의 트랜지스터와 한개의 캐패시터로 이루어진 셀을 가지고 있는 디램의 회로 설계에 있어서 컬럼 액세스(Column Access) 동작시 동작속도를 빠르게 하기 위한 컬럼 패스 회로도에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a column path circuit diagram of a semiconductor memory device, and in particular, to a circuit design of a DRAM having a cell including a transistor and a capacitor, Circuit diagram.
제1도는 종래기술에 따른 컬럼 패스 회로도로서, 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블럭 회로도(1,1-1)로 구성된다.FIG. 1 is a column path circuit diagram according to the prior art, and is composed of two or more block circuit diagrams (1, 1 - 1) distinguishable by a row address signal.
상기 각각의 블럭 회로도는 로우 디코더에 의해 선택되는 워드라인과, 해당 워드라인에 연결된 단위 셀들에 저장된 데이타들을 센스 앰프로 연결시켜 주는 비트 라인 쌍과, 상기 워드라인과 상기 비트 라인 쌍이 만나는 곳에 행렬 형태로 구성된 메모리 셀 어레이(2)와, 상기 워드라인을 선택하기 위한 로우 디코더(3)와, 상기 데이타들을 증폭시켜 출력시키기 위한 각각의 비트 라인 쌍에 연결된 센스 앰프(4)와, 게이트로 컬럼 디코더의 컬럼 선택 신호가 인가되고 상기 각각의 센스 앰프와 각 블럭의 데이타 버스 라인 사이에 접속되어 상기 센스 앰프에 의해 증폭된 데이타들을 상기 각 블럭의 데이타 버스 라인으로 전달시키기 위한 전달 트랜지스터들과, 상기 각 블럭의 데이타 버스 라인과 데이타 전송 라인 사이에 접속된 블럭 데이타 입출력 버퍼(6)와, 상기 블럭 데이타 입출력 버퍼와 글로발 데이타 출력 버퍼 사이에 접속된 글로발 데이타 전송 라인(7)과, 상기 글로발 데이타 전송 라인과 데이타 출력단자 사이에 접속되어 소자 내부의 데이타 신호를 소자 외부로 출력하는 글로발 데이타 출력 버퍼(8)와, 컬럼 선택 신호를 출력하기 위한 컬럼 디코더(9)와, 상기 컬럼 디코더에 의해 출력된 컬럼 선택 신호에 의해 선택되어 상기 전달 트랜지스터들의 게이트와 접속된 컬럼 선택 라인들(10)로 구성된다.Each of the block circuit diagrams includes a word line selected by the row decoder, a bit line pair for connecting the data stored in the unit cells connected to the word line to the sense amplifier, and a matrix form where the word line and the bit line pair meet A row decoder 3 for selecting the word line, a sense amplifier 4 connected to each pair of bit lines for amplifying and outputting the data, Transfer transistors for transferring the data amplified by the sense amplifier to the data bus line of each block, which are connected between the respective sense amplifiers and the data bus lines of the respective blocks, A block data input / output buffer 6 connected between the data bus line and the data transmission line of the block A global data transmission line 7 connected between the block data input / output buffer and the global data output buffer, a global data transmission line 7 connected between the global data transmission line and the data output terminal, An output buffer 8, a column decoder 9 for outputting a column select signal, and column select lines 10 selected by the column select signal outputted by the column decoder and connected to the gates of the transfer transistors, .
이하, 상기 구성에 따른 동작을 제1도에 도시된 첨부도면을 참조하여 설명하기로 한다.Hereinafter, the operation according to the above configuration will be described with reference to the accompanying drawings shown in FIG.
먼저, 로우 패스 동작시 외부에서 입력되거나 또는 내부에서 발생된 어드레스 신호를 이용하여 워드라인이 선택되면 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위 셀들에 저장된 데이타들이 턴-온된 상기 트랜지스터를 통해 비트 라인에 출력되고 상기 각각의 센스 앰프로 입력되어 증폭되는 일련의 과정을 진행하게 된다.First, when a word line is selected using an address signal input from the outside or generated internally in a low pass operation, data stored in unit cells composed of one transistor and one capacitor is applied to the bit line through the turned- And the amplified signals are input to the respective sense amplifiers and then amplified.
이후 컬럼 패스 동작을 하는데 리드(Read) 동작시 외부에서 입력되거나 또는 내부에서 발생된 해당 컬럼 선택 신호에 의해 상기 해당 전달 트랜지스터들이 턴-온되어 상기 해당 센스 앰프에 의해 증폭된 데이타가 상기 전달 트랜지스터를 통해 상기 각 블럭 데이타 버스 라인으로 전달되고 상기 블럭 데이타 입출력 버퍼를 통해 상기 글로발 데이타 전송 라인으로 출력되며 결국 글로발 데이타 출력 버퍼를 통해 데이타가 출력된다.The corresponding transfer transistors are turned on by a corresponding column selection signal input from the outside or generated internally in a read operation, so that data amplified by the corresponding sense amplifier is transferred to the transfer transistor And is output to the global data transmission line through the block data input / output buffer, and finally, the data is output through the global data output buffer.
그런데, 이상에서 설명한 종래기술에 있어서, 로우 패스가 동작을 하여 센스 앰프가 동작을 하고 난 이후에 컬럼 패스가 동작을 하는 경로를 보면 컬럼 디코더에 의해 출력된 컬럼 선택 신호가 상기 컬럼라인을 통해 상기 전달 트랜지스터들의 게이트로 인가되는데 상기 컬럼라인이 너무 긴 경우에는 지연 시간이 길어져 컬럼 패스 동작이 늦어지게 된다. 또한 전달 트랜지스터가 턴-온되고 난 후 데이타 경로를 보면 각 블럭의 데이타 버스 라인, 블럭 데이타 입출력 버퍼, 그리고 글로발 데이타 전송 라인을 거쳐 글로발 데이타 출력 버퍼로 입력되는 일련의 과정을 거치게 되는데 상기한 각 블럭의 데이타 버스 라인 또는 글로발 데이타 전송 라인이 길어지게 되면 데이타가 출력되는데 많은 시간이 걸리게 된다. 즉, 종래의 컬럼 패스 회로도에 있어서는 칩(Chip)의 전영역에서 데이타를 액세스(Access)하기 때문에 시간이 많이 걸리게 되는 문제점이 있었다.However, in the above-described conventional technique, when a row path is operated and a sense amplifier is operated and then the column path operates, the column select signal outputted by the column decoder is outputted through the column line If the column line is too long, the delay time becomes long and the operation of the column path is delayed. After the transfer transistor is turned on, a data path is input to the global data output buffer through a data bus line, a block data input / output buffer, and a global data transmission line of each block. The data bus line or the global data transmission line is long, it takes a long time to output the data. That is, in the conventional column path circuit diagram, since data is accessed in the entire region of the chip, there is a problem that it takes much time.
따라서, 본 발명은 칩의 구석구석에서 데이타를 하나씩 가져다가 출력하는 종래의 방식을 탈피하여 로우 동작시 워드라인이 동작하고 센싱 동작을 하고 난 후 그 워드라인에 매달린 셀들의 데이타를 컬럼 디코더 또는 데이타 출력장치의 가까운 곳으로 전부 옮겨 두었다가 컬럼 동작시 이들 데이타를 액세스하도록 하여 빠른 동작이 가능하도록 하기 위한 컬럼 패스 회로도를 제공함에 그 목적이 있다.Therefore, the present invention differs from the conventional method of fetching and outputting data one by one at every corner of the chip, and after the word line is operated and the sensing operation is performed in the row operation, the data of the cells suspended in the word line is stored in the column decoder or data The present invention provides a column path circuit for transferring all of the data to a near place of an output device and allowing the data to be accessed during a column operation so that a fast operation is possible.
상기 목적 달성을 위한 본 발명의 컬럼 패스 회로도는 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블럭 회로수단과, 상기 각각의 블럭 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며, 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더 수단과, 상기 비트라인으로 출력된 데이타를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프 수단과, 상기 1차 센스 앰프에 의해 증폭된 데이타를 중간 데이타 라인으로 전달시키기 위한 1차 전달 트랜지스터 수단과, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 회로 수단과, 상기 1차 전달 트랜지스터부의 제1NMOS형 트랜지스터 및 제2NMOS형 트랜지스터와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3NMOS형 트랜지스터 및 제4NMOS형 트랜지스터와 2차 센스 앰프(21-1)에 접속된 중간 데이타 라인과, 상기 중간 데이타 라인과 2차 전달 트랜지스터 사이에 접속되어 제1블럭 회로 및 제2블럭 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이타 신호를 저장할 수 있는 2차 센스 앰프 수단과, 게이트로 컬럼 선택 신호가 인가되고 상기 2차 센스 앰프와 메인 데이타 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이타를 상기 메인 데이타 라인으로 전달시키기 위한 2차 전달 트랜지스터 수단과, 상기 2차 전달 트랜지스터부와 데이타 출력 버퍼를 연결시켜 주기 위한 메인 데이타 라인과, 상기 메인 데이타 라인과 데이타 출력단자 사이에 접속되어 소자 내부의 데이타 신호를 소자 외부로 출력하는 데이타 출력 버퍼와, 상기 컬럼 선택 신호를 발생시키기 위한 컬럼 디코더 수단과, 상기 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택 라인을 포함하는 것을 특징으로 한다.In order to achieve the above object, the column path circuit of the present invention comprises two or more block circuit means distinguishable by a row address signal, each of the block circuit means being arranged in a matrix form, And a bit line, wherein one transistor and one capacitor are connected in series, the gate of the transistor is connected to the word line, the other terminal of the transistor is connected to the bit line, and the other terminal of the capacitor is connected to the ground terminal A first sense amplifier means for amplifying the data output from the bit line to a power supply potential and a ground potential; The data amplified by the secondary sense amplifier is transferred to the intermediate data line A first transfer transistor control signal generating circuit means for simultaneously turning on a transistor of the primary transfer transistor portion and a first transfer transistor control signal generating circuit means for connecting the first NMOS transistor and the second NMOS transistor of the primary transfer transistor portion to the An intermediate data line connected to the primary sense amplifier 21-1, a third NMOS transistor of the primary transfer transistor unit and the fourth NMOS transistor and the secondary sense amplifier 21-1, and an intermediate data line connected between the intermediate data line and the secondary transfer transistor A second sense amplifier connected to the first sense amplifier and the second sense amplifier and operable in operation of the first block circuit and the second block circuit to store a data signal of the first sense amplifier; A second sense amplifier connected between the main data lines for transmitting data stored in the second sense amplifier to the main data line, A main data line for connecting the secondary transfer transistor unit and the data output buffer, and a data output connected between the main data line and the data output terminal for outputting a data signal inside the device to the outside of the device A column decoder means for generating the column select signal, and a column select line connected to a gate of each of the column decoder and the secondary transfer transistor.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.The above and other objects, features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings.
이하, 첨부도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
제2도는 본 발명의 일실시예에 따른 컬럼 패스 회로도로서, 로우 어드레스 신호에 의해 구별 가능한 2개 이상의 블럭 회로부(10,20)와, 상기 각각의 블럭 회로 수단은 행렬 형태로 구성된 메모리 셀 어레이(10-1,20-1)와, 상기 메모리 셀 어레이는 워드라인과 비트라인으로 구성되며, 1개의 트랜지스터와 1개의 캐패시터가 직렬접속되어 상기 트랜지스터의 게이트가 워드라인에 연결되고 상기 트랜지스터의 나머지 한 단자가 비트라인에 연결되며 상기 캐패시터의 나머지 한 단자는 접지단에 연결된 구조를 갖는 단위 셀들과, 상기 워드라인을 선택하는 신호를 발생시키기 위한 로우 디코더부(10-2,20-2)와, 상기 비트라인으로 출력된 데이타를 전원전위와 접지전위로 증폭시키기 위한 1차 센스 앰프(10-3,20-3,10-3-1,20-3-1)와, 상기 1차 센스 앰프에 의해 증폭된 데이타를 중간 데이타 라인으로 전달시키기 위한 1차 전달 트랜지스터부(10-5,20-5)와, 상기 1차 전달 트랜지스터부의 트랜지스터를 동시에 턴-온시키기 위한 1차 전달 트랜지스터 제어신호 발생 회로부(10-4,20-4)와, 상기 1차 전달 트랜지스터부의 제1NMOS형 트랜지스터(MN1), 제2NMOS형 트랜지스터(MN2), 제5NMOS형 트랜지스터(MN5), 제6NMOS형 트랜지스터(MN6)와 2차 센스 앰프(21), 상기 1차 전달 트랜지스터부의 제3NMOS형 트랜지스터(MN3), 제4NMOS형 트랜지스터(MN4), 제7NMOS형 트랜지스터(MN7), 제8NMOS형 트랜지스터(MN8)와 2차 센스 앰프(21-1)에 접속된 중간 데이타 라인(11,11-1)과, 상기 중간 데이타 라인과 2차 전달 트랜지스터 사이에 접속되어 제1블럭 회로 및 제2블럭 회로의 동작시 동작하여 상기 1차 센스 앰프의 데이타 신호를 저장할 수 있는 2차 센스 앰프(21,21-1)와, 게이트로 컬럼 선택 신호가 인가되고 상기 2차 센스 앰프와 메인 데이타 라인 사이에 접속되어 상기 2차 센스 앰프에 저장된 데이타를 상기 메인 데이타 라인으로 전달시키기 위한 2차 전달 트랜지스터부(22,22-1)와, 상기 2차 전달 트랜지스터부와 데이타 출력 버퍼를 연결시켜 주기 위한 메인 데이타 라인(23)과, 상기 메인 데이타 라인과 데이타 출력단자 사이에 접속되어 소자 내부의 데이타 신호를 소자 외부로 출력하는 데이타 출력 버퍼(25)와, 상기 컬럼 선택 신호를 발생시키기 위한 컬럼 디코더부(24)와, 상기 컬럼 디코더와 상기 2차 전달 트랜지스터의 각각의 게이트로 연결되는 컬럼 선택라인(24-1,24-2)으로 구성된다.FIG. 2 is a column path circuit diagram according to an embodiment of the present invention. The column path circuit includes two or more block circuit sections 10 and 20 distinguishable by a row address signal, and each of the block circuit sections includes a memory cell array The memory cell array includes a word line and a bit line. One transistor and one capacitor are connected in series. The gate of the transistor is connected to a word line. The other one of the transistors (10-2, 20-2) for generating a signal for selecting the word line, a second decoder unit (10-2, 20-2) for generating a signal for selecting the word line, Primary sense amplifiers (10-3, 20-3, 10-3-1, 20-3-1) for amplifying data output to the bit line to a power supply potential and a ground potential, Data amplified by A primary transfer transistor control signal generating circuit unit 10-4 for turning on the transistors of the primary transfer transistor unit at the same time, The second NMOS transistor MN2, the fifth NMOS transistor MN5 and the sixth NMOS transistor MN6 of the primary transfer transistor unit and the second sense amplifier 21 ), The third NMOS transistor MN3, the fourth NMOS transistor MN7, the seventh NMOS transistor MN7, the eighth NMOS transistor MN8 and the second sense amplifier 21-1 of the primary transfer transistor portion And a second block circuit connected between the intermediate data line and the secondary transfer transistor for operating the first block circuit and the second block circuit to output a data signal of the primary sense amplifier A secondary sense amplifier 21, 21-1 capable of storing data, A secondary transfer transistor unit (22, 22-1) connected between the secondary sense amplifier and the main data line for transferring data stored in the secondary sense amplifier to the main data line, A main data line 23 for connecting the secondary transfer transistor unit to the data output buffer and a data output buffer 25 connected between the main data line and the data output terminal for outputting a data signal inside the device to the outside of the device A column decoder 24 for generating the column select signal, and column select lines 24-1 and 24-2 connected to gates of the column decoder and the secondary transfer transistor, respectively .
이하, 상기 구성에 따른 동작을 제2도에 도시된 첨부도면을 참조하여 설명하기로 한다.Hereinafter, the operation according to the above configuration will be described with reference to the accompanying drawings shown in FIG.
예를 들어 로우 어드레스 신호 중에서 블럭 선택 어드레스 신호에 의하여 제1블럭 회로부(10)가 선택되었다고 하면 상기 제1블럭 회로부(10)의 메모리 셀 어레이(10-1)에는 많은 워드라인이 있는데 이들중에서 하나의 워드라인이 선택되면(대개의 경우 셀 트랜지스터는 NMOS형이고 워드라인은 대기 상태에서 저전위로 있고 선택상태에서 선택신호는 전원전위 이상의 고전위이다.) 각 단위 셀들의 데이타들이 해당 비트 라인에 실리게 된다. 그 이후 각 해당 1차 센스 앰프들(10-3,10-3-1)이 동작을 하여 각 비트 라인의 데이타들이 전원 전위와 접지전위로 증폭되게 된다. 이 이후 각 1차 센스 앰프들의 데이타들은 1차 전달 트랜지스터 제어신호 발생 회로부(10-4)의 출력신호에 의해 동시에 턴-온된 1차 전달 트랜지스터부(10-5)의 해당 트랜지스터를 통해 중간 데이타 라인(11,11-1)으로 전달되고 계속해서 2차 센스 앰프(21,21-1)로 입력되어 상기 2차 센스 앰프에 저장되게 된다. 이 이후 컬럼 디코더(24)에 의해 출력된 컬럼라인 선택 신호에 의해 턴-온된 2차 전달 트랜지스터(22,22-1)를 통해 상기 2차 센스 앰프에 저장된 데이타들은 순차적으로 메인 데이타 라인(23)으로 전달된다. 이상에서 설명한 바와 같이, 본 발명의 컬럼 패스 회로에 있어서는 컬럼 선택라인의 길이가 아주 작아지는 관게로 컬럼 선택 신호는 아주 빠르게 동작을 하므로 동작 속도가 빨라지고 종래의 글로발 데이타 전송 라인이 없어지고 전체적인 데이타 라인의 길이도 짧아지므로 데이타들의 전송에 걸리는 시간도 아주 작아지는 것을 알 수 있다.For example, if the first block circuit portion 10 is selected by the block selection address signal among the row address signals, there are many word lines in the memory cell array 10-1 of the first block circuit portion 10, (Usually the cell transistor is of the NMOS type and the word line is low in the standby state and the selection signal in the selected state is higher than the power source potential). When the data of each unit cell is transferred to the corresponding bit line . Thereafter, the corresponding primary sense amplifiers 10-3 and 10-3-1 operate to amplify the data of each bit line to the power supply potential and the ground potential. The data of the respective primary sense amplifiers are then transmitted to the intermediate data line 10-4 through the corresponding transistor of the primary transfer transistor unit 10-5 turned on at the same time by the output signal of the primary transfer transistor control signal generating circuit unit 10-4. (11, 11-1) and then input to the secondary sense amplifiers (21, 21-1) and stored in the secondary sense amplifier. The data stored in the secondary sense amplifier through the secondary transfer transistors 22 and 22-1 turned on by the column line select signal outputted by the column decoder 24 are sequentially output to the main data line 23, . As described above, in the column path circuit according to the present invention, since the length of the column select line becomes very small, the column select signal operates at a very high speed, so that the operation speed is increased, the conventional global data transmission line is eliminated, The length of time required for data transmission becomes very small.
제3도는 제2도에 도시된 본 발명의 일실시예에 따른 제1센스 앰프와 제1전달 트랜지스터의 상세 회로도로서, 실제적인 회로에 있어서 비트 라인의 수만큼 중간 데이타 라인을 구성하는데는 제조 공정상의 어려움이 있게 된다. 따라서, 이런 경우에 한 쌍의 중간 데이타 라인을 통하여 2개 이상의 데이타를 전달하는 방식을 사용하고자 한 경우이다.FIG. 3 is a detailed circuit diagram of a first sense amplifier and a first transfer transistor according to an embodiment of the present invention shown in FIG. 2. In an actual circuit, an intermediate data line is formed by the number of bit lines, There is a difficulty in the above. Therefore, in such a case, a case where two or more data are transmitted through a pair of intermediate data lines is used.
상기한 제3도의 구성을 보면 서로 다른 비트 라인과 연결된 2개 이상의 1차 센스 앰프(10-3,10-3-1,10-3-2,10-3-3)와, 상기 각각의 1차 센스 앰프에 연결되고 서로 다른 제어 신호로 구별 가능한 1차 전달 트랜지스터들(10-5,10-5-1)과, 상기 2개 이상의 1차 전달 트랜지스터들이 선택적으로 연결되는 중간 데이타 라인과, 상기 2개 이상의 1차 전달 트랜지스터들을 제어하는 신호를 순차적으로 만들어내기 위한 1차 전달 트랜지스터 제어신호 발생 회로도로 구성된다.3, two or more primary sense amplifiers 10-3, 10-3-1, 10-3-2, 10-3-3 connected to different bit lines, Primary transfer transistors (10-5, 10-5-1) connected to the primary sense amplifier and distinguishable by different control signals, an intermediate data line to which the two or more primary transfer transistors are selectively connected, And a primary transfer transistor control signal generating circuit for sequentially generating signals for controlling two or more primary transfer transistors.
상기 구성에 따른 동작을 보면 1차 센스 앰프가 동작을 하고 그 이후 각각의 센스 앰프와 연결된 상기 1차 전달 트랜지스터가 순차적으로 턴-온되어 중간 데이타 라인으로 순차적인 데이타 신호가 전달된다. 따라서, 이런 경우는 비트 라인의 수보다 적은 중간 데이타 라인 만으로도 데이타의 전송이 가능하게 된다.In the operation according to the above configuration, the primary sense amplifier operates, and then the primary transfer transistors connected to the respective sense amplifiers are sequentially turned on to transfer sequential data signals to the intermediate data lines. Therefore, in this case, the data can be transferred only by the intermediate data line smaller than the number of bit lines.
제4도는 제2도에 도시된 본 발명의 일실시예에 따른 제2센스 앰프에 관한 상세 회로도로서, 하나의 중간 데이타 라인을 이용하여 순차적으로 데이타를 전송하는 경우에 2차 센스 앰프의 구성을 나타낸 것으로 그 구성을 보면 하나의 중간 데이타 라인에 대하여 상기 중간 데이타 라인과 연결되고 서로 다른 제어 신호에 의하여 선택적으로 동작하는 2개 이상의 2차 센스 앰프 내의 전달장치(A,B)와, 상기 2차 센스 앰프 내의 전달장치에 각각 연결된 2개 이상의 데이타 기억장치(C,D)와, 상기 2차 센스 앰프 내의 전달장치와 데이타 기억 장치를 제어하는 신호를 만들어내는 전달장치 및 기억장치를 제어하기 위한 제어신호 발생 회로부(21-2)와, 상기 2차 센스 앰프와 데이타 버스 라인 사이에 구성되고 컬럼 디코더의 컬럼 선택 신호에 의해 제어되는 2차 전달 트랜지스터부(22-2,22-3)와, 상기 컬럼 선택 신호를 출력하기 위한 컬럼 디코더부(24)로 구성된다.FIG. 4 is a detailed circuit diagram of a second sense amplifier according to an embodiment of the present invention shown in FIG. 2, in which a structure of a secondary sense amplifier is sequentially transmitted when one intermediate data line is used (A, B) in two or more secondary sense amplifiers connected to the intermediate data line for one intermediate data line and selectively operated by different control signals, At least two data storage devices (C, D) connected to a transfer device in a sense amplifier, a transfer device for producing a signal for controlling the transfer device and the data storage device in the secondary sense amplifier, and a control device for controlling the storage device A signal generation circuit section 21-2 for generating a column selection signal and a secondary transfer gate connected between the secondary sense amplifier and the data bus line, It consists of a register unit (22-2,22-3), a column decoder portion 24 for outputting the column selection signal.
상기 구성에 따른 동작을 보면 연속적으로 전달되는 데이타 신호를 2개 이상의 기억장치로 구성된 상기 2차 센스 앰프 각각에 순차적으로 저장이 가능하고 이들 저장된 신호를 컬럼 선택 신호에 의해 데이타 라인으로 전송이 가능한 동작을 한다.In the operation according to the above configuration, the data signal continuously transmitted can be sequentially stored in each of the secondary sense amplifiers composed of two or more storage devices, and the stored signals can be transferred to the data line by the column selection signal .
이상에서 설명한 바와 같이, 본 발명의 컬럼 패스 회로도를 반도체 메모리 장치에 구현하게 되면 전체적인 데이타의 출력속도가 향상되는 효과가 있다.As described above, when the column path circuit diagram of the present invention is implemented in a semiconductor memory device, the overall data output speed is improved.
본 발명의 바람직한 실시예들은 예시의 목적을 위한 것으로 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.The preferred embodiments of the present invention are for the purpose of illustration and various modifications, alterations, substitutions and additions can be made by those skilled in the art through the spirit and scope of the present invention as set forth in the appended claims.
Claims (3)
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