KR100613462B1 - Sense amplifier of semiconductor device - Google Patents

Sense amplifier of semiconductor device Download PDF

Info

Publication number
KR100613462B1
KR100613462B1 KR1020050057392A KR20050057392A KR100613462B1 KR 100613462 B1 KR100613462 B1 KR 100613462B1 KR 1020050057392 A KR1020050057392 A KR 1020050057392A KR 20050057392 A KR20050057392 A KR 20050057392A KR 100613462 B1 KR100613462 B1 KR 100613462B1
Authority
KR
South Korea
Prior art keywords
sense amplifier
bit line
pmos
nmos
gate
Prior art date
Application number
KR1020050057392A
Other languages
Korean (ko)
Inventor
박효식
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050057392A priority Critical patent/KR100613462B1/en
Application granted granted Critical
Publication of KR100613462B1 publication Critical patent/KR100613462B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

본 발명은 각 소스가 공통접속된 제 1 PMOS 및 제 2 PMOS와 각 소스가 공통접속된 제 1 NMOS 및 제 2 NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 상기 제 1 PMOS의 게이트와 제 1 NMOS의 게이트에 공통접속되는 제 1 접속노드와 상기 상보 비트라인 간에 설치되는 제 1 스위치와; 상기 제 2 PMOS의 게이트와 제 2 NMOS의 게이트에 공통접속되는 제 2 접속노드와 상기 비트라인 간에 설치되는 제 2 스위치를 포함하여 구성되는 반도체 장치의 센스앰프에 관한 것이다.The present invention includes a sense amplifier for sensing and amplifying a potential difference between a bit line and a complementary bit line, including a first PMOS and a second PMOS having a common source connected to each source, and a first NMOS and a second NMOS having a common source connected to each source. A first switch provided between the first connection node and the complementary bit line commonly connected to the gate of the first PMOS and the gate of the first NMOS; The present invention relates to a sense amplifier of a semiconductor device including a second switch provided between a second connection node commonly connected to a gate of the second PMOS and a gate of a second NMOS, and a bit line.

센스 앰프 Sense amplifier

Description

반도체 장치의 센스앰프{Sense Amplifier of Semiconductor Device} Sense amplifier of semiconductor device

도 1 은 종래 기술에 의한 반도체 장치의 센스 앰프의 구성을 도시한 것이다.1 shows a configuration of a sense amplifier of a semiconductor device according to the prior art.

도 2는 본 발명에 의한 일 실시예에 따른 반도체 장치의 센스앰프의 구성을 도시한 것이다.2 illustrates a configuration of a sense amplifier of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 장치의 센스앰프에 관한 것으로, 더욱 구체적으로는 센스앰프 구동 전에 센스앰프를 구성하는 트랜지스터 소자가 노이즈에 영향을 받음으로 말미암아 누설전류가 발생하는 것을 방지하고, 센스앰프 구동시 데이터의 정상적인 감지동작이 가능하도록 하는 반도체 장치의 센스앰프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a sense amplifier of a semiconductor device, and more particularly, to prevent leakage current from occurring due to the influence of noise of the transistor elements constituting the sense amplifier before driving the sense amplifier, The present invention relates to a sense amplifier of a semiconductor device that enables a normal sensing operation.

컴퓨터 시스템이나 전자통신분야 등의 기술 진보에 따라 정보의 저장을 위해 사용되는 휘발성 반도체 메모리 칩은 점차로 저가격화, 소형화 및 대용량화되어 가 는 추세에 있다. 특히, 메모리 칩의 크기에 대한 소형화는 대용량화를 실현하기 위한 기술의 기반을 제공한다. BACKGROUND ART According to technological advances in computer systems and electronic communication fields, volatile semiconductor memory chips used for storing information are gradually becoming cheaper, smaller, and larger. In particular, the miniaturization of the size of a memory chip provides a basis for a technology for realizing a large capacity.

일반적으로, 디램(DRAM) 소자의 데이터를 저장하는 셀 블럭(cell block)은 그물 모양으로 연결되어 있는 워드라인과 비트라인에 하나의 NMOS 트랜지스터와 커패시터(capacitor)로 구성된 많은 셀들이 각각 접속되어 있는 구조이다.In general, a cell block that stores data of a DRAM device includes a plurality of cells each composed of one NMOS transistor and a capacitor connected to word lines and bit lines connected in a mesh shape. Structure.

일반적인 디램 소자의 동작을 간단히 살펴보기로 한다.The operation of a typical DRAM device will be briefly described.

먼저, 디램소자를 동작시키는 주 신호인 라스(/RAS) 신호가 액티브 상태(로우)로 변하면서 로우 어드레스 버퍼(row address buffer)로 입력되는 어드레스 신호가 입력되고, 이 때에 입력된 로우 어드레스 신호들을 디코딩하여 셀 블럭의 워드라인 중에서 하나를 선택하는 로우 디코딩(row decoding) 동작이 이루어진다. First, an address signal input to a row address buffer is input while a ras (/ RAS) signal, which is a main signal for operating a DRAM device, changes to an active state (low), and the row address signals input at this time are inputted. A row decoding operation of decoding and selecting one of the word lines of the cell block is performed.

이 때 선택된 워드라인에 연결되어 있는 셀들의 데이터가 비트라인 및 상보 비트라인으로 된 비트라인쌍(BL,/BL)에 실리게 되면, 센스 앰프의 동작시점을 알리는 신호가 인에이블되어 로우 어드레스에 의하여 선택된 셀 블럭의 센스앰프 구동회로를 구동시키게 된다. 그리고 센스앰프 구동회로에 의해 센스 앰프 바이어스 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 천이되어 센스앰프를 구동시키게 된다. 상기 센스앰프가 동작을 시작하면 미세한 전위차를 유지하고 있던 비트 라인쌍(BL,/BL)이 큰 전위차로 천이되고, 그 이후에 컬럼 어드레스에 의하여 선택된 컬럼 디코더는 비트 라인의 데이터를 데이터 버스 라인으로 전달하여 주는 컬럼 전달 트랜지스터를 턴-온시킴으로써, 비트라인쌍(BL,/BL)에 전달되어 있던 데이터는 데이터 버스 라인(DB,/DB)으로 전달되어 소자 외부로 출력된다.At this time, if the data of cells connected to the selected word line is loaded on the bit line pair BL, / BL consisting of the bit line and the complementary bit line, a signal indicating the operation time of the sense amplifier is enabled and is applied to the row address. As a result, the sense amplifier driving circuit of the selected cell block is driven. The sense amplifier bias potential is shifted to the core potential Vcore and the ground potential Vss by the sense amplifier driving circuit to drive the sense amplifier. When the sense amplifier starts to operate, the bit line pairs BL and / BL, which have maintained a small potential difference, are shifted to a large potential difference. Then, the column decoder selected by the column address converts the data of the bit line into the data bus line. By turning on the transferred column transfer transistor, the data transferred to the bit line pair BL // BL is transferred to the data bus lines DB and / DB and outputted to the outside of the device.

즉, 이러한 동작에서 비트라인쌍(BL,/BL)은 반도체 메모리 소자가 동작을 시작하기 전의 대기 모드시에는 1/2Vcore로 프리차지되어 있다가 소자가 동작되면 셀의 데이터가 전달되어 미세한 전위차를 갖는 다른 전위로 변하게 된다. 그리고, 이 상태에서 센스 앰프가 동작을 시작하게 되면 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하게 된다. 이렇게 증폭된 비트 라인의 데이터가 컬럼 디코더 출력신호(yi)에 의해 데이터 버스라인(DB,/DB)으로 전달되게 되는 것이다.That is, in this operation, the bit line pairs BL and / BL are precharged at 1 / 2Vcore in the standby mode before the semiconductor memory device starts to operate, and when the device is operated, data of the cell is transferred to provide a minute potential difference. Has different potentials. When the sense amplifier starts to operate in this state, the potentials of the bit line pairs BL and / BL which have maintained the minute potential difference are changed to the core potential Vcore and the ground potential Vss, respectively. The data of the amplified bit lines are transferred to the data bus lines DB and / DB by the column decoder output signal yi.

그런데, 종래 반도체 장치의 센스앰프에서는, 센스앰프 구동 전에는 센스앰프를 구성하는 트랜지스터 소자가 노이즈에 영향을 받음으로 말미암아 누설전류가 발생하고, 센스앰프 구동시에는 데이터의 감지동작에 오류가 발생하는 문제점이 있었다. 이를 도 1을 참조하여 보다 구체적으로 살펴 보면 다음과 같다.However, in the sense amplifier of the conventional semiconductor device, before the sense amplifier is driven, the transistor element constituting the sense amplifier is affected by noise, so that a leakage current occurs, and an error occurs in the data sensing operation when the sense amplifier is driven. There was this. This will be described in more detail with reference to FIG. 1 as follows.

도 1에 도시된 바와 같이, 종래 센스앰프에서는 PMOS(P11)와 NMOS(N11)의 게이트에 상보 비트라인(/BL)이 공통접속되는 동시에 PMOS(P12)와 NMOS(N12)의 게이트에 비트라인(BL)이 공통접속되도록 되어 있었다. 이에 따라, 센스앰프가 동작을 시작하기 이전 단계에서 상기 비트라인(BL)과 상보비트라인(/BL)의 전위(Vcore/2)가 상기 센스앰프를 구성하는 트랜지스터들의 게이트에 직접 인가되도록 되어 있었다. As shown in FIG. 1, in the conventional sense amplifier, the complementary bit line / BL is commonly connected to the gates of the PMOS P11 and the NMOS N11, and at the same time, the bit line is connected to the gates of the PMOS P12 and the NMOS N12. (BL) was to be connected in common. Accordingly, before the sense amplifier starts to operate, the potential Vcore / 2 of the bit line BL and the complementary bit line / BL is directly applied to gates of the transistors constituting the sense amplifier. .

그런데, 이 때 상기 비트라인쌍에 노이즈가 발생하게 되면 센스앰프를 구성하는 상기 트랜지스터들은 이에 영향을 받아 오동작을 수행하게 된다. 즉, 센스앰프가 구동하기 이전 단계에서는 센스앰프를 구성하는 상기 트랜지스터들은 턴-오프 되어 있어야 함에도 불구하고, 종래에는 상기 트랜지스터들이 상기 노이즈에 영향을 받아 턴-온되는 현상이 발생하여 누설전류가 발생하게 되는 문제점이 있었다. 또한, 이에 따라 종래에는 센스앰프가 동작을 시작하는 시점에서는 센스앰프가 비트라인쌍에 실린 데이터를 감지하는 동작에 있어 오류가 발생하는 문제점도 있었다. 상기와 같은 종래 센스앰프의 문제점은 반도체 소자의 소형화 및 집적화가 심화될수록 더욱 큰 문제로 대두되고 있다.However, when noise occurs in the pair of bit lines, the transistors constituting the sense amplifier are affected by this and cause a malfunction. That is, although the transistors constituting the sense amplifier must be turned off in a step before the sense amplifier is driven, the transistors turn on due to the noise, and thus a leakage current occurs. There was a problem. In addition, according to the related art, there is a problem in that an error occurs in the operation of sensing the data carried in the bit line pair at the time when the sense amplifier starts to operate. The problem of the conventional sense amplifier as described above has become a bigger problem as the miniaturization and integration of the semiconductor device is intensified.

따라서, 본 발명이 이루고자 하는 기술적 과제 중의 하나는 센스앰프 구동 전에 센스앰프를 구성하는 트랜지스터 소자가 노이즈에 영향을 받음으로 말미암아 누설전류가 발생하는 것을 방지하고, 센스앰프 구동시 데이터의 정상적인 감지동작이 가능하도록 하는 반도체 장치의 센스앰프를 제공하는 것이다.Accordingly, one of the technical problems to be achieved by the present invention is to prevent the leakage current from occurring because the transistor elements constituting the sense amplifier are influenced by noise before driving the sense amplifier, and the normal sensing operation of the data when the sense amplifier is driven is prevented. It is to provide a sense amplifier of a semiconductor device that makes it possible.

상기 기술적 과제를 달성하기 위하여, 본 발명은 각 소스가 공통접속된 제 1 PMOS 및 제 2 PMOS와 각 소스가 공통접속된 제 1 NMOS 및 제 2 NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 상기 제 1 PMOS의 게이트와 제 1 NMOS의 게이트에 공통접속되는 제 1 접속노드와 상기 상보 비트라인 간에 설치되는 제 1 스위치와; 상기 제 2 PMOS의 게이트와 제 2 NMOS의 게이트에 공통접속되는 제 2 접속노드와 상기 비트라인 간에 설치되는 제 2 스위치를 포함하여 구성되는 센스앰프를 제공한다.In order to achieve the above technical problem, the present invention includes a first PMOS and a second PMOS each source is commonly connected, and a first NMOS and a second NMOS each source is commonly connected, the potential difference between the bit line and the complementary bit line A sense amplifier for sensing and amplifying a sense amplifier, comprising: a first switch provided between a first connection node commonly connected to a gate of the first PMOS and a gate of a first NMOS, and the complementary bit line; A second amplifier connected to the gate of the second PMOS and the gate of the second NMOS and a second switch provided between the bit line is provided.

본 발명에서, 상기 제 1 스위치와 제 2 스위치는 상기 비트라인과 상보 비트라인을 동등 준위로 연결시키기 위한 동등준위 트랜지스터가 턴-오프될 때 턴-온되는 것을 특징으로 한다.In the present invention, the first switch and the second switch is characterized in that is turned on when the equal-level transistor for connecting the bit line and the complementary bit line to the equal level is turned off.

본 발명에서, 상기 제 1 스위치와 제 2 스위치는 상기 동등준위 트랜지스터를 구동하는 게이트 전압에 응답하여 동작하는 것이 바람직하다.In the present invention, it is preferable that the first switch and the second switch operate in response to a gate voltage for driving the equal-level transistor.

본 발명에서, 상기 제 1 스위치와 제 2 스위치는 PMOS인 것이 바람직하다.In the present invention, the first switch and the second switch is preferably a PMOS.

이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.Hereinafter, the present invention will be described in more detail with reference to Examples. These examples are only for illustrating the present invention, and the scope of protection of the present invention is not limited by these examples.

도 2는 본 발명에 의한 일 실시예에 따른 반도체 장치의 센스앰프의 구성을 도시한 것이다.2 illustrates a configuration of a sense amplifier of a semiconductor device according to an embodiment of the present invention.

도 2에 도시된 바와 같이, 본 실시예에 따른 반도체 장치의 센스앰프는 각 소스가 공통접속된 PMOS(P11) 및 PMOS(P12)와 각 소스가 공통접속된 NMOS(N11) 및 NMOS(N12)를 포함하며, 비트라인(BL)과 상보비트라인(/BL) 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서, 상기 PMOS(P11)의 게이트와 NMOS(N11)의 게이트에 공통접속되는 접속노드(A)와 상기 상보 비트라인(/BL) 간에 설치되는 PMOS(P21)와; 상기 PMOS(P12)의 게이트와 NMOS(N12)의 게이트에 공통접속되는 접속노드(B)와 상 기 비트라인(BL) 간에 설치되는 PMOS(P22)를 포함하여 구성된다. As shown in FIG. 2, the sense amplifier of the semiconductor device according to the present exemplary embodiment includes a PMOS P11 and a PMOS P12 to which each source is commonly connected, and an NMOS N11 and NMOS to which each source is commonly connected. And a sense amplifier for sensing and amplifying a potential difference between the bit line BL and the complementary bit line / BL, the connection node being commonly connected to the gate of the PMOS P11 and the gate of the NMOS N11. A PMOS (P21) provided between A) and the complementary bit line (/ BL); And a PMOS P22 provided between the connection node B commonly connected to the gate of the PMOS P12 and the gate of the NMOS N12 and the bit line BL.

이와 같이 구성된 본 실시예의 동작을 도 2를 참조하여 보다 구체적으로 설명한다.The operation of this embodiment configured as described above will be described in more detail with reference to FIG.

우선, 센스앰프가 감지동작을 시작하기 이전의 대기 모드에서는 비트라인(BL)과 상보 비트라인(/BL)은 1/2Vcore로 프리차지되어 있어야 한다. 이를 위하여 상기 비트라인(BL)과 상보 비트라인(/BL)을 동등 준위로 연결시키기 위한 동등준위 트랜지스터인 NMOS(N15)는 턴-온되어 있어야 하므로, 구동 제어신호(BLP)는 센스앰프 동작 이전 단계에서는 하이레벨의 상태로 입력된다. First, in the standby mode before the sense amplifier starts the sensing operation, the bit line BL and the complementary bit line / BL should be precharged to 1 / 2Vcore. To this end, since the NMOS N15, which is an equal-level transistor for connecting the bit line BL and the complementary bit line / BL to the same level, must be turned on, the driving control signal BLP before the sense amplifier operation is performed. In the step, it is input at a high level.

따라서, 노드(A)와 상보비트라인(/BL) 간에 설치된 PMOS(P21)와, 노드(B)와 비트라인(BL) 간에 설치된 PMOS(P22)는 구동제어신호(BLP)에 응답하여 턴-오프된다. 이와 같이, 센스앰프가 감지동작을 시작하기 이전의 대기 모드에서는 상기 PMOS(P21)와 PMOS(P22)가 턴-오프됨으로써, 센스앰프를 구성하는 트랜지스터 소자인 PMOS(P11), PMOS(P12), NMOS(N11) 및 NMOS(N12)도 턴-오프되므로, 비트라인쌍에 노이즈가 발생한다 하더라도 센스앰프는 턴-오프되어 있어 불필요한 누설전류는 발생하지 않게 된다.Therefore, the PMOS P21 provided between the node A and the complementary bit line / BL and the PMOS P22 provided between the node B and the bit line BL are turned on in response to the drive control signal BLP. Is off. As described above, in the standby mode before the sense amplifier starts the sensing operation, the PMOS P21 and the PMOS P22 are turned off, so that the transistors constituting the sense amplifier are PMOS P11, PMOS P12, Since the NMOS N11 and the NMOS N12 are also turned off, even if noise occurs in the pair of bit lines, the sense amplifier is turned off so that unnecessary leakage current is not generated.

다음으로, 반도체 장치가 센스앰프 감지동작 모드에 진입하면, 비트라인(BL)과 상보 비트라인(/BL)은 셀의 데이터를 전달받아 미세한 전위차를 갖는 다른 전위로 변하게 되고, 이 상태에서 센스 앰프가 동작을 하여 미세한 전위차를 유지하고 있던 비트라인쌍(BL,/BL)의 전위는 각각 코어전위(Vcore)와 접지전위(Vss)로 변하 게 된다. 이를 위하여 상기 비트라인(BL)과 상보 비트라인(/BL)을 동등 준위로 연결시키기 위한 동등준위 트랜지스터인 NMOS(N15)는 턴-오프되어야 하므로, 구동 제어신호(BLP)는 센스앰프가 동작을 시작하게 되면 로우레벨로 천이된다. Next, when the semiconductor device enters the sense amplifier sensing operation mode, the bit line BL and the complementary bit line / BL are transferred to another potential having a small potential difference by receiving the data of the cell, and in this state, the sense amplifier The operation of the bit line pairs BL and / BL, which maintains a small potential difference, changes to the core potential Vcore and the ground potential Vss, respectively. To this end, the NMOS N15, which is an equal level transistor for connecting the bit line BL and the complementary bit line / BL to the same level, needs to be turned off, so that the driving control signal BLP generates a sense amplifier. When started, it transitions to the low level.

이에 따라, 노드(A)와 상보비트라인(/BL) 간에 설치된 PMOS(P21)와 노드(B)와 비트라인(BL) 간에 설치된 PMOS(P22)는 로우레벨의 구동제어신호(BLP)에 응답하여 턴-온된다. 즉, 반도체 장치가 센스앰프 감지동작 모드에 진입하면, 비트라인(BL)과 상보비트라인(/BL)이 분리됨과 동시에 PMOS(P21)와 PMOS(P22)가 턴-온되어 센스앰프는 감지 증폭 동작을 수행할 수 있게 된다.Accordingly, the PMOS P21 provided between the node A and the complementary bit line / BL and the PMOS P22 provided between the node B and the bit line BL respond to the low level drive control signal BLP. Is turned on. That is, when the semiconductor device enters the sense amplifier sensing operation mode, the bit line BL and the complementary bit line / BL are separated, and at the same time, the PMOS P21 and the PMOS P22 are turned on so that the sense amplifier senses and amplifies. You can perform the operation.

이와 같이, 센스앰프 감지동작 모드에 진입하면 PMOS(P21)와 PMOS(P22)가 턴-온됨으로써, 센스앰프를 구성하는 트랜지스터 소자인 PMOS(P11), PMOS(P12), NMOS(N11) 및 NMOS(N12)는 비트라인쌍의 전위를 게이트로 인가받아 동작을 수행하며, 이 때 센스앰프는 감지동작 이전의 노이즈에 영향을 전혀 받지 않으므로 정상적인 데이터 감지동작을 수행할 수 있게 된다.As such, when the sensing amplifier sensing operation mode is entered, the PMOS P21 and the PMOS P22 are turned on so that the transistor elements constituting the sense amplifier are PMOS P11, PMOS P12, NMOS N11, and NMOS. N12 receives an electric potential of the bit line pair as a gate to perform an operation. In this case, the sense amplifier is not affected by the noise before the detection operation, thereby performing a normal data sensing operation.

이상과 같이, 본 실시예에 따른 센스앰프는 센스앰프를 구성하는 트랜지스터 소자에서 노이즈가 발생하여 누설전류가 발생하는 것을 방지할 수 있고 센스앰프 구동시 데이터의 정상적인 감지동작을 수행할 수 있다.As described above, the sense amplifier according to the present exemplary embodiment may prevent noise from occurring in the transistor elements constituting the sense amplifier and prevent leakage current, and perform normal sensing operation of data when driving the sense amplifier.

한편, 본 실시예에서는 비트라인쌍과 센스앰프를 구성하는 트랜지스터 간에 설치된 스위치로서 PMOS소자를 사용하였으나, 발명의 실시형태에 따라서는 NMOS소자 또는 그외 어떠한 종류의 스위치 소자도 사용 가능하다.In the present embodiment, a PMOS device is used as a switch provided between a pair of bit lines and a transistor constituting the sense amplifier. However, according to the embodiment of the present invention, an NMOS device or any other type of switch device may be used.

이상 설명한 바와 같이, 본 발명에 따르면 센스앰프 구동 전에 센스앰프를 구성하는 트랜지스터 소자가 노이즈에 영향을 받음으로 말미암아 누설전류가 발생하는 것을 방지하고 센스앰프 구동시 데이터의 정상적인 감지동작을 수행하도록 할 수 있다.As described above, according to the present invention, since the transistor elements constituting the sense amplifier are affected by noise before driving the sense amplifier, leakage current can be prevented from occurring and the normal sensing operation of data can be performed when the sense amplifier is driven. have.

Claims (4)

각 소스가 공통접속된 제 1 PMOS 및 제 2 PMOS와 각 소스가 공통접속된 제 1 NMOS 및 제 2 NMOS를 포함하며, 비트라인과 상보비트라인 간의 전위차를 감지하여 증폭하는 센스앰프에 있어서,A sense amplifier comprising a first PMOS and a second PMOS having a common source connected to each source, and a first NMOS and a second NMOS having a common source connected thereto, and sensing and amplifying a potential difference between a bit line and a complementary bit line. 상기 제 1 PMOS의 게이트와 제 1 NMOS의 게이트에 공통접속되는 제 1 접속노드와 상기 상보 비트라인 간에 설치되는 제 1 스위치와;A first switch disposed between the complementary bit line and the first connection node commonly connected to the gate of the first PMOS and the gate of the first NMOS; 상기 제 2 PMOS의 게이트와 제 2 NMOS의 게이트에 공통접속되는 제 2 접속노드와 상기 비트라인 간에 설치되는 제 2 스위치를 포함하여 구성되는 센스앰프.And a second switch provided between the second connection node commonly connected to the gate of the second PMOS and the gate of the second NMOS, and the bit line. 제 1 항에 있어서,The method of claim 1, 상기 제 1 스위치와 제 2 스위치는 상기 비트라인과 상보 비트라인을 동등 준위로 연결시키기 위한 동등준위 트랜지스터가 턴-오프될 때 턴-온되는 것을 특징으로 하는 센스앰프.And the first switch and the second switch are turned on when the level transistor for turning the bit line and the complementary bit line to the same level is turned off. 제 2항에 있어서,The method of claim 2, 상기 제 1 스위치와 제 2 스위치는 상기 동등준위 트랜지스터를 구동하는 게이트 전압에 응답하여 동작하는 센스앰프.And the first switch and the second switch operate in response to a gate voltage driving the equal level transistor. 제 3항에 있어서,The method of claim 3, wherein 상기 제 1 스위치와 제 2 스위치는 PMOS인 센스앰프.And the first switch and the second switch are PMOS.
KR1020050057392A 2005-06-29 2005-06-29 Sense amplifier of semiconductor device KR100613462B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050057392A KR100613462B1 (en) 2005-06-29 2005-06-29 Sense amplifier of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050057392A KR100613462B1 (en) 2005-06-29 2005-06-29 Sense amplifier of semiconductor device

Publications (1)

Publication Number Publication Date
KR100613462B1 true KR100613462B1 (en) 2006-08-17

Family

ID=37602762

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050057392A KR100613462B1 (en) 2005-06-29 2005-06-29 Sense amplifier of semiconductor device

Country Status (1)

Country Link
KR (1) KR100613462B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831678B1 (en) 2006-11-24 2008-05-22 주식회사 하이닉스반도체 Sense amplifier of semiconductor device

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020085952A (en) * 2001-05-10 2002-11-18 주식회사 하이닉스반도체 Latched sense amplifier
KR20030056465A (en) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 Bit line sense amplifier of a semiconductor memory device
KR20050018290A (en) * 2003-08-16 2005-02-23 학교법인고려중앙학원 Bit line sense amplifier

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020085952A (en) * 2001-05-10 2002-11-18 주식회사 하이닉스반도체 Latched sense amplifier
KR20030056465A (en) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 Bit line sense amplifier of a semiconductor memory device
KR20050018290A (en) * 2003-08-16 2005-02-23 학교법인고려중앙학원 Bit line sense amplifier

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100831678B1 (en) 2006-11-24 2008-05-22 주식회사 하이닉스반도체 Sense amplifier of semiconductor device
US7525859B2 (en) 2006-11-24 2009-04-28 Hynix Semiconductor Inc. Sense amplifier of semiconductor memory device

Similar Documents

Publication Publication Date Title
US7656732B2 (en) Semiconductor storage device
JP2001084799A (en) Semiconductor memory
KR20170143125A (en) Memory device including memory cell for generating reference voltage
US6049493A (en) Semiconductor memory device having a precharge device
KR100586557B1 (en) Sense amplifier overdriving circuit and semiconductor device
KR0129790B1 (en) Amplifier circuit and semiconductor memory device employing the same
JP5415672B2 (en) Semiconductor device
US6466501B2 (en) Semiconductor memory device having sense amplifier and method for driving sense amplifier
US6504784B1 (en) Semiconductor memory device with reduced standby current
EP1554731A2 (en) Cascode sense amp and column select circuit and method of operation
US6411559B1 (en) Semiconductor memory device including a sense amplifier
US5619674A (en) Multiport cache memory having read-only parts and read-write parts
JP2004111031A (en) Semiconductor memory device equipped with active load circuit, and its related method
KR100613462B1 (en) Sense amplifier of semiconductor device
US6243314B1 (en) Apparatus for sensing a current direction of an input signal and amplifying the sensed input signal in semiconductor memory device
JP2786420B2 (en) Data read / write method and device therefor
US6188630B1 (en) Semiconductor memory device
US7525859B2 (en) Sense amplifier of semiconductor memory device
KR20080047157A (en) Power supply circuit for sense amplifier of semiconductor memory device
KR100598167B1 (en) Semi-conductor Memory Device and Connecting Method of Sense Amp.
US6847539B2 (en) Ferroelectric memory and method of reading data in the same
US5369613A (en) Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines
KR100203142B1 (en) Dram
KR100732287B1 (en) A semiconductor memory device driver by a packet command
KR101052928B1 (en) Semiconductor memory device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee