KR19980014966A - Flash memory cell and manufacturing method thereof - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀 및 그 제조 방법에 관한 것으로, 채널 길이의 감소에 따른 쇼트 채널 효과(Short Channel Effect)를 방지하기 위하여 실리콘 기판의 소정 깊이에 산화층을 형성한 후 상기 산화층 상부에 접합영역을 형성하므로써 소자의 동작 특성 및 집적도가 향상될 수 있도록 한 플래쉬 메모리 셀 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory cell and a method of manufacturing the same. In order to prevent a short channel effect due to a decrease in channel length, an oxide layer is formed at a predetermined depth of a silicon substrate, The present invention relates to a flash memory cell and a method of manufacturing the same.
Description
본 발명은 플래쉬 메모리 셀 및 그 제조 방법에 관한 것으로, 특히 채널 길이의 감소에 따른 쇼트 채널 효과를 방지할 수 있도록 한 플래쉬 메모리 셀 및 그 제조 방법에 관한 것이다.The present invention relates to a flash memory cell and a method of manufacturing the same, and more particularly, to a flash memory cell and a method of manufacturing the same that can prevent a short channel effect due to a decrease in channel length.
일반적으로 플래쉬 메모리 셀은 전기적인 프로그램(Program) 및 소거(Erasure) 기능을 가진다. 메모리 셀에 정보를 저장하기 위한 프로그램 동작은 플로팅 게이트(Floating Gate)로 핫 일렉트론(Hot Electron)이 주입(Injection)되도록 하는 것에 의해 이루어지며 상기 저장된 정보를 지우기 위한 소거 동작은 F-N 터널링(Tunneling)에 의해 상기 플로팅 게이트에 주입된 전자가 방전(Discharge)되도록 하는 것에 의해 이루어진다. 또한 이와 같은 기능을 갖는 메모리 셀은 게이트 전극의 형태에 따라 적층형(Stack type)과 스프리트형(Split type)으로 나누어지는데, 그러면 종래의 적층형 플래쉬 메모리 셀을 도 1을 통해 설명하면 다음과 같다.Generally, a flash memory cell has an electric program and an erasure function. A program operation for storing information in a memory cell is performed by causing a hot electron to be injected into a floating gate and an erase operation for erasing the stored information is performed by FN tunneling And the electrons injected into the floating gate are discharged. The memory cell having such a function is divided into a stack type and a split type according to the shape of the gate electrode. The conventional stacked type flash memory cell will now be described with reference to FIG.
그러면 종래의 적층형 플래쉬 메모리 셀을 도 1을 통해 설명하면 다음과 같다.A conventional stacked flash memory cell will now be described with reference to FIG.
종래의 플래쉬 메모리 셀은 도 1에 도시된 바와 같이 실리콘 기판(1)상에 터널 산화막(2), 플로팅 게이트(3), 유전체막(4) 및 콘트롤 게이트(5)가 순차적으로 적층된 게이트 전극이 형성되고 상기 게이트 전극 양측부의 상기 실리콘 기판(1)에 예를들어 N형의 고농도 불순물 이온이 주입된 소오스 영역( 6A) 및 드레인 영역(6B)이 각각 형성된다. 또한 상기 드레인 영역(6B) 측부의 상기 실리콘 기판(1)에는 예를들어 P형의 고농도 불순물 이온이 주입된 제 1 불순물 주입영역(7)이 형성되고, 상기 소오스 영역(6A) 측부의 상기 실리콘 기판(1)에는 예를들어 N형의 저농도 불순물 이온이 주입된 제 2 불순물 주입영역(8)이 형성된다.1, a conventional flash memory cell has a structure in which a tunnel oxide film 2, a floating gate 3, a dielectric film 4 and a control gate 5 are sequentially stacked on a silicon substrate 1, And a source region 6A and a drain region 6B in which, for example, N-type high-concentration impurity ions are implanted into the silicon substrate 1 on both sides of the gate electrode are formed. The silicon substrate 1 on the side of the drain region 6B is formed with a first impurity implantation region 7 into which a high concentration impurity ion of, for example, P type is implanted, The substrate 1 is provided with a second impurity implantation region 8 into which, for example, N-type low-concentration impurity ions are implanted.
그런데 메모리 소자의 고집적화에 따른 소자의 크기 감소로 인하여 상기 게이트 전극의 폭이 감소되고, 이에 따른 채널 길이의 감소로 인하여 쇼트 채널 효과가 심각한 문제로 대두된다. 이러한 문제를 해소하기 위해서는 얕은(Shallow) 깊이를 갖는 접합영역의 형성이 필요한데, 상기 메모리 셀의 접합 깊이(A)는 0.2 내지 0.4㎛ 정도가 되기 때문에 소자의 고집적화를 이루기 어렵다.However, since the width of the gate electrode is reduced due to the reduction of the size of the device due to the high integration of the memory device, the short channel effect becomes a serious problem due to the reduction of the channel length. In order to solve this problem, it is necessary to form a junction region having a shallow depth. Since the junction depth A of the memory cell is about 0.2 to 0.4 mu m, it is difficult to achieve high integration of the device.
따라서 본 발명은 실리콘 기판의 소정 깊이에 산화층을 형성한 후 상기 산화층 상부에 접합영역을 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀 및 그 제조 방법을 제공하는 데 그 목적이 있다.Accordingly, it is an object of the present invention to provide a flash memory cell and a method of manufacturing the same that can solve the above-mentioned disadvantages by forming an oxide layer at a predetermined depth of a silicon substrate and then forming a junction region on the oxide layer.
상기한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀은 소오스 및 드레인 영역이 각각 형성되고 상기 소오스 및 드레인 영역의 하부에는 산화층이 각각 형성되며 상기 드레인 영역의 측부에는 제 1 불순물 주입영역이 형성되고 상기 소오스 영역의 측부에는 제 2 불순물 주입영역이 형성된 실리콘 기판과, 상기 소오스 및 드레인 영역 사이의 상기 실리콘 기판상에 형성되며 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 게이트 전극으로 이루어지는 것을 특징으로 하며, 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 실리콘 기판상에 터널 산화막, 플로팅 게이트, 유전체막 및 콘트롤 게이트가 순차적으로 적층된 게이트 전극을 형성하는 단계와, 상기 단계로부터 상기 게이트 전극 양측부의 상기 실리콘 기판의 소정 깊이에 산화층을 각각 형성하는 단계와, 상기 단계로부터 1차 열처리를 실시한 후 상기 산화층 상부의 상기 실리콘 기판에 소오스 영역 및 드레인 영역을 각각 형성하는 단계와, 상기 단계로부터 상기 드레인 영역 측부의 상기 실리콘 기판에 제 1 불순물 주입영역을 형성하는 단계와, 상기 단계로부터 상기 소오스 영역 측부의 상기 실리콘 기판에 제 2 불순물 주입영역을 형성하는 단계와, 상기 단계로부터 2차 열처리를 실시하는 단계로 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a flash memory cell including a source region and a drain region, an oxide layer formed under the source and drain regions, a first impurity implantation region formed at a side of the drain region, And a gate electrode formed on the silicon substrate between the source and drain regions and having a tunnel oxide film, a floating gate, a dielectric film, and a control gate sequentially stacked on the silicon substrate, the silicon substrate having a second impurity implantation region formed on the side of the source region, A method of manufacturing a flash memory cell according to the present invention includes the steps of forming a gate electrode on which a tunnel oxide film, a floating gate, a dielectric film, and a control gate are sequentially laminated on a silicon substrate; The silicon substrate Forming a source region and a drain region in the silicon substrate above the oxide layer after the first heat treatment is performed from the step of forming the source region and the drain region, Forming a first impurity implantation region on a silicon substrate; forming a second impurity implantation region in the silicon substrate on the side of the source region from the step; and performing a second heat treatment from the step .
도 1은 종래의 플래쉬 메모리 셀을 설명하기 위한 소자의 단면도.1 is a cross-sectional view of a conventional flash memory cell.
도 2A 내지 도 2F는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.2A to 2F are cross-sectional views of a device for explaining a method of manufacturing a flash memory cell according to the present invention.
* 도면의 주요부분에 대한 기호설명 ** Symbol Description for Major Parts of Drawings *
1 및 11 : 실리콘 기판2 및 12 : 터널 산화막1 and 11: silicon substrate 2 and 12: tunnel oxide film
3 및 13 : 플로팅 게이트4 및 14 : 유전체막3 and 13: floating gates 4 and 14: dielectric film
5 및 15A : 콘트롤 게이트6A 및 18A : 소오스 영역5 and 15A: control gate 6A and 18A: source region
6B 및 18B : 드레인 영역7 및 20 : 제 1 불순물 주입영역6B and 18B: drain regions 7 and 20: first impurity implantation region
8및 22 : 제 2 불순물 주입영역16 : 제 1 감광막8 and 22: second impurity implantation region 16: first photoresist film
17 : 산화층19 : 제 2 감광막17: oxidation layer 19: second photoresist film
21 : 제 3 감광막21: Third photosensitive film
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2A 내지 도 2F는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도로서,FIGS. 2A to 2F are sectional views of a device for explaining a method of manufacturing a flash memory cell according to the present invention,
도 2A는 실리콘 기판(11)상에 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)가 순차적으로 적층된 게이트 전극을 형성한 상태의 단면도 이다.2A is a cross-sectional view of a state in which a gate electrode in which a tunnel oxide film 12, a floating gate 13, a dielectric film 14, and a control gate 15 are sequentially stacked is formed on a silicon substrate 11.
도 2B는 상기 게이트 전극상에 제 1 감광막(16)을 형성한 후 산소(O2) 이온주입 공정을 실시하여 노출된 상기 실리콘 기판(11)의 소정 깊이(B)에 산화층(17)을 형성한 상태의 단면도로서, 상기 산화층(17)은 상기 실리콘 기판(11)의 표면으로부터 0.05 내지 0.15㎛의 깊이(B)에 형성된다.2B is formed in the oxide layer 17 to a predetermined depth (B) of the after forming the first photosensitive film (16) of oxygen (O 2) ion implantation carried out step by the exposure of the silicon substrate 11 on the gate electrode The oxide layer 17 is formed at a depth (B) of 0.05 to 0.15 mu m from the surface of the silicon substrate 11. As shown in Fig.
도 2C는 상기 제 1 감광막(16)을 제거한 후 1차 열처리를 실시하고 상기 산화층(17) 상부의 상기 실리콘 기판(11)에 예를들어 N형의 고농도 불순물 이온을 주입하여 소오스 영역(18A) 및 드레인 영역(18B)을 각각 형성한 상태의 단면도로서, 이때 상기 산화층(17)에 의해 상기 불순물 이온이 깊게 주입되지 않으므로 상기 소오스 영역(18A) 및 드레인 영역(18B)의 깊이는 상기 실리콘 기판(11)의 표면으로부터 상기 산화층(17)까지의 깊이(B) 즉, 0.05 내지 0.15㎛정도가 된다.2C is a schematic sectional view showing a state in which the source region 18A is formed by implanting N-type high-concentration impurity ions, for example, into the silicon substrate 11 on the oxide layer 17 after the first photoresist film 16 is removed, The depth of the source region 18A and the depth of the drain region 18B are set so that the depth of the source region 18A and the drain region 18B are equal to the depth of the source region 18A and the drain region 18B because the impurity ions are not implanted deeply by the oxide layer 17. [ (B) from the surface of the oxide layer 17 to the oxide layer 17, that is, about 0.05 to 0.15 m.
도 2D는 전체 상부면에 제 2 감광막(19)을 형성한 후 상기 드레인 영역(18B)의 상기 실리콘 기판(11)이 노출되도록 상기 제 2 감광막(19)을 패터닝하고 상기 드레인 영역(18B) 측부의 상기 실리콘 기판(11)에 예를들어 P형의 고농도 불순물 이온을 주입하여 제 1불순물 주입영역(20)을 형성한 상태의 단면도로서, 상기 불순물 이온은 경사 이온주입 방법으로 주입되며 경사각은 30 내지 60°정도가 되도록 한다.2D illustrates a second photoresist pattern 19 formed on the entire upper surface and then patterning the second photoresist layer 19 to expose the silicon substrate 11 of the drain region 18B, And a first impurity implantation region 20 is formed by implanting, for example, P-type high-impurity impurity ions into the silicon substrate 11 of the semiconductor substrate 11. The impurity ions are implanted by a slant ion implantation method and have an inclination angle of 30 To 60 DEG.
도 2E는 상기 제 2 감광막(19)을 제거한 후 전체 상부면에 제 3 감광막(21)을 형성하고 상기 소오스 영역(18A)의 상기 실리콘 기판(11)이 노출되도록 상기 제 3 감광막(21)을 패터닝하고 상기 소오스 영역(18A) 측부의 상기 실리콘 기판(11)에 예를들어 N형의 저농도 불순물 이온을 주입하여 제 2 불순물 주입영역(22)을 형성한 상태의 단면도로서, 상기 불순물 이온을 경사 이온주입 방법으로 주입되며 경사각은 30 내지 60°정도가 되도록 한다.2E shows a third photoresist layer 21 formed on the entire upper surface after the second photoresist layer 19 is removed and the third photoresist layer 21 is formed to expose the silicon substrate 11 in the source region 18A. And a second impurity implantation region 22 is formed by implanting, for example, N-type low concentration impurity ions into the silicon substrate 11 on the side of the source region 18A, It is injected by an ion implantation method and its inclination angle is about 30 to 60 degrees.
도 2F는 상기 제 3 감광막(21)을 제거한 후 2차 열처리를 실시한 상태의 단면도이다.FIG. 2F is a cross-sectional view of a state where the third photoresist film 21 is removed and then subjected to a second heat treatment.
상기와 같이 실리콘 기판의 소정 깊이에 산화층을 형성항 후 상기 산화층 상부에 접합영역을 형성하므로써 접합영역의 깊이를 용이하게 조절할 수 있으며 접합영역의 깊이 감소에 따른 쇼트 채널 효과가 방지된다.As described above, since the oxide layer is formed at a predetermined depth of the silicon substrate and the junction region is formed on the oxide layer, the depth of the junction region can be easily controlled and the short channel effect due to the depth reduction of the junction region can be prevented.
상술한 바와 같이 본 발명에 의하면 실리콘 기판의 소정 깊이에 산화층을 형성한 후 상기 산화층 상부에 접합영역을 형성하므로써 접합영역의 깊이 조절이 용이해진다. 따라서 접합영역의 깊이 감소에 따른 쇼트 채널 효과를 억제시키며 동작 특성이 우수한 고집적 메모리 소자를 실현할 수 있는 탁월한 효과가 있다.As described above, according to the present invention, since the oxide layer is formed at a predetermined depth of the silicon substrate and the junction region is formed on the oxide layer, the depth of the junction region can be easily controlled. Therefore, there is an excellent effect of suppressing the short channel effect due to the decrease in the depth of the junction region and realizing a highly integrated memory device having excellent operation characteristics.
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