KR19980013728A - 집적 회로의 입력 핀의 감소(reduction of the input pins of the integrated circuit) - Google Patents

Abstract

제어 신호의 제1 및 제2 세트를 집적 회로의 입력 핀의 동일한 세트를 거쳐 그 집적 회로에 입력하는 방법이 제공된다. 그 집적 회로는 내부에 제1 및 제2 통신 콘터롤러를 포함한다. 그 방법은 (1) 입력 핀의 소정 세트를 거쳐 제1 시간 기간동안 제어 신호의 제1 세트값을 IC에 입력하고; (2) 입력 핀의 소정 세트를 거쳐 제2 시간 기간동안 제어 신호의 제2 세트값을 IC에 입력한다.

Description

집적 회로의 입력 핀의 감소

본 발명은 감소된 갯수의 입력핀을 이용하여 신호를 집적 회로에 입력하기 위한 회로 및 방법에 관한 것이다.

집적 회로(IC)의 종래 기술의 공정은 단일 실리콘 칩 위에 회로의 고집적화를 이룰 수 있게 했다. 그 결과, 칩 안의 복잡한 회로는 외부 회로와 연결되기 위하여 더 많은 외부 핀 배열이 필요하게 되었다. 일반적으로 집적 회로의 핀 수가 증가할수륵, IC팩키지 비용이 그에 따라 증가한다. 따라서, 집적 회로를 생산하는데 드는 비용은 집적된 회로의 수 보다 배열된 핀의 수에 의해 좌우된다. 설계자는 때때로 필요한 수 보다 더 많은 핀을 가지는 차선책의 IC 팩키지를 선택해야만 하는데, 그것은 단지 설계된 회로의 핀 수가 설계자의 설계 졔획의 최선책의 IC패키지의 핀 수보다 하나나 둘 더 필요하기 때문이다. 예를들면, 퍼스널 컴퓨터 분야에 있어서, 가장 널리 사용되는 패키지는 100핀 또는 160핀을 가지는 콰드 플랫 패키지(QFP:QuadFlatPackage)이다. 만일 회로 집적의 평가 후에, 설계에서 101또는 102의 외부 핀이 필요하다면, 비용면에서 가장 효과적인 100핀의 콰드 플랫 팩키지는 사용될 수 없다. 160핀의 IC팩키지가 사용되면, 팩키지 비용은 확실히 증가하게 되고, 그 단점이외에 프린트된 회로판이 커지게 된다. 다른 관점에서 보면, 집적도를 낮추는 것은 집적회로의 시장 경쟁력에 당장 영향을 미칠 것이다.

따라서 본 발명은 상기의 결과에 입각하여, 제어 신호를입력하기 위한 감소된 입력 핀을 가지는 IC의 외부 멀티플렉서 회로를 사용한다.

본 발명은 회로의 고집적을 유지하면서 IC 입력 핀의 갯수를 줄일 수 있도록 한다.

잘 알려진 바와 같이 개인용 컴퓨터 시스템은 전형적으로 입/출력 콘터롤러를 포함한다. 그 입/출력 콘터롤러는 범용 비동기 수신 및 송신기(UART)라는 두개의 기능 블럭을 갖는다. UART의 기능은 이 분야에서 잘 알려져 있다. 특히, 하나의 UART기능은 세개의 출력핀과 다섯개의 입력핀을 필요로한다. 그. 다섯개의 입력핀은 직력 입력(SIN), 송신 클리어(CTS), 에이타 캐리어 감지(DCD), 데이타 세트 준비(DSR) 및 링 인디케이터(RI)를 포함한다.

도1을 참조하면, 두개의 UART를 갖는 입/출력 IC의 핀(CTS, DCD,DSR,RI)의 일반적인 배열이 도시되었다. 그 집적 회로가 8개의 외부 라인들을 연결하는 8개의 핀들을 필요로함은 명백하다. 네개의 제어 신호의 제1 세트는 UART1에 의해 사용되고 네개의 제어 신호의 제2 세트는 UART2에 의해 사용된다.

본 발명의 주 목적은 감소된 갯수의 입력 핀을 갖는 IC에 제어 신호를 입력하는 회로 및 방법을 제공하기 위함이다.

도1은 종래의 기술에 따른 입/출력 콘터롤러의 핀 배열을 보여준다.

도2는 블럭 힝태의 본 발명을 보여준다.

도3은 본 발명에 관련된 신호의 타이밍을 보여준다.

* 도면의 주요 부분에 대한 부호의 설명 *

34:멀티플랙서

110,112,314,316 : 범용 비동기 수신 및 송신기

310,312 : 래치

감소된 갯수의 입력 핀을 사용하는 집적 회로에 제어 신호를 입력하는 회로 및 방법이 제공된다.

그 방법은 (1) 제1 시간 기간동안 IC에 제어 신호의 제1 세트를 입력하고; (2) 제2 시간 기간동안 IC에 제어 신호의 제2 세트를 입력한다.

그 제어 신호의 두 세트를 입력받는 회로는 집적 회로와 멀티 플랙서를 포함한다.

그 멀티플랙서는 제어 신호의 제1 및 제2 세트를 수신하고 제1시간 기간동안 제1 세트의 값을 IC에 공급하는 복수개의 입력 단자를 갖는다. 그 멀티플랙서는 제2 시간 기간동안 제2 세트의 값을 IC에 공급한다.

제2도에 도시된 바와 같이, 집적 회로(31) 및 복수개의 멀티플랙서(34)를 포함하는 본 발명의 회로는 제어 신호의 제1 세트(CTS1, DCDl,DSRl,RI1) 및 제2 세트(CTS2,DCD2,DSR2,RI2)를 입력한다. 그 집적 회로(31)는 특정한 시간 기간에서 제어 신호의 제1 및 제 2 세트를 선택적으로 입력하기 위한 입력 라인(CTSI,DCDI,DSRI, RII)을 갖는다. 각각의 멀티플랙서(31)는 도2에 보인 방식에 따라 신호(CTS1, CTS2),(DCD1, DCD2),(DSR1, DSR2) 및 (RI1, RI2)를 수신하는 두개의 입력을 갖는다. SEL 신호의 제어에 따라, 그 멀티플랙서들(34)은 제1 시간 기간동안 CTS1,DCD1,DSR1,RI1의 값을 IC(31)의 UART1에 입력한다. 이 제1 시간 기간동안, 그 SEL 신호는 그 값들이 UART2에 전송되는 것을 막는 래치2를 디스에이블시킨다. 그 후, 그 멀티플랙서들(34)은 제2 시간 기간동안 CTS2, DCD2, DSR2, RI2의 값을 IC(31)의 UART2에 입력한다. 그 제2 시간 기간동안, 그 SEL 신호는 그 값들이 UART1에 전송되는 것을 막는 래치1를 디스에이블시킨다. 타이밍에 대한 설명은 도3에 관한 해당 설명에 언급되어 있다.

도3을 참조하면, SEL 신호가 논리적으로 하이인 기간동안, 그 멀티플랙서(34)의 단자들(CTSI, DCDI, DSRI, RII)은 신호 라인(CTS2, DCD2, DSR2, RI2)의 값들을 출력한다. 그러므로, 도시된 바와 같이 응답하여 그 값들(2a,2b,2c,2d)이 UART2에 의해 수신된다.

SEL 신호가 논리적 로우로 바뀌면, 그 멀티플랙서(34)의 단자들(CTSI, DCDI, DSRI, RII)은 신호 라인(CTS1, DCD1, DSRl, RI1)의 값들을 출력한다. 그러므로, 도시된 바와 같이 응답하여 그 값들(la,1b,1c,ld)이 UART1에 의해 수신된다.

라인(CTS1I, DCD1I, DSR1I, RI1I)에 대한 라인(CTS1, DCDl, DSRl, RI1)상의 값들의 지연과, 라인(CTS2I, DCD2I, DSR2I, RI2I)에 대한 라인(CTS2, DCD2, DSR2, RI2)상의 값들의 지연이 존재한다. 그러나, UARTs에 의한 제어 신호 입력은 비동기식이기 때문에, 신호의 정확성이 본 발명에 의해 유지된다.

상기 언급된 지연을 줄이는 방법들 중에서 한 방법은 높은 동작 클럭을 갖는 SEL 신호를 사용하는 것이다. 예를 들어,10MHz의 SEL 신호를 사용할 수 있다. 논리적 하이 또는 로우 상태는 각각 단지 50ns동안 유지된다. 종래의 UART의 가장 빠른 속도는 115.2KHz이고 CTS1, DCDl, DSRl, RI1의 신호 속도는 115.2KHz보다 낮다. 즉, 신호들(CTS1, DCDl, DSR1, RI1)의 값이 바뀌는 최소의 시간 기간은 10ms이다. 5ns는 10ms에 비하여 아주 작다는 사실은 본 발명의 실제적인 구현을 가능하게 한다.

상기 설명으로부터, 일반적인 기술에 따른 8개의 입력 핀에 비하 여 단지 4개의 입력 핀이 요구됨은 명백하다.

Claims (5)

1. 입력 핀들의 소정 세트를 거처 제1시간 기간동안 제어 신호의 제1세트의 값을 IC에 입력하는 단계와;

   입력 핀들의 소정 세트를 거쳐 제2 시간 기간동안 제어 신호의 제2세트의 값을 IC에 입력하는 단계로 구성되는 제어 신호의 제1 및 제2 세트를 제어 신호의 제1 및 제2 세트를 수신하는 내부의 제1 및 제2 통신 콘터롤러를 갖는 집적 회로(IC)에 입력 방법.
2. 제1항에 있어서, 상기 콘터롤러는 범용 비동기 수신 및 송신기(UART)인것을 특징으로 하는 방법.
3. 입력 핀들의 소정 세트를 거쳐 제1 및 제2 시간 기간동안 제어신호의 제1 세트 및 제2 세트를 수신하는 제1 및 제2 통신 콘터롤러를 내부에 구비한 집적 회로와;

   제어 신호의 제1 및 제2 세트를 수신하는 복수개의 입력 단자를 가지고, 제1 시간 기간동안 그 제1 세트의 값을 제1 콘터롤러에 공급하며, 제2 시간 기간동안 그 제2 세트의 값을 제2 콘터롤러에 공급하는 멀티플랙서 수단으로 구성되는 제어 신호의 제1 세트 및 제2 세트를 입력하는 회로.
4. 제3항에 있어서, 상기 집적 회로는

   제1 시간 기간동안 제어 신호의 제1 세트값을 제1 콘터롤러에 공급하는 제1 래치와;

   제2 시간 기간동안 제어 신호의 제2 세트값을 제2 콘터롤러에 공급하는 제2 래치로 구성되는 회로.
5. 제3항에 있어서, 상기 콘터롤러는 범용 비동기 수신 및 송신기(UART)인것을 특징으로 하는 회로.