JPH1063389A - 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 - Google Patents
入力ピンを減少させた集積回路及びその集積回路への信号の入力方法Info
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- JPH1063389A JPH1063389A JP8184499A JP18449996A JPH1063389A JP H1063389 A JPH1063389 A JP H1063389A JP 8184499 A JP8184499 A JP 8184499A JP 18449996 A JP18449996 A JP 18449996A JP H1063389 A JPH1063389 A JP H1063389A
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Abstract
(57)【要約】
【課題】入力ピンの数を減少した集積回路へ制御信号を
入力するための方法及び回路を提供すること。 【解決手段】第１及び第２のセットの制御信号を、集積
回路の同じセットの入力ピンを介して集積回路へ入力す
るための方法が提供される。前記集積回路はその内部に
第１及び第２の通信コントローラを含む。前記方法は、
（１）第１の時間間隔の間に第１セットの制御信号の値
を所定セットの入力ピンを介して集積回路へ入力する工
程と、（２）第２の時間間隔の間に第２セットの制御信
号の値を所定セットの入力ピンを介して集積回路へ入力
する工程とを備える。
入力するための方法及び回路を提供すること。 【解決手段】第１及び第２のセットの制御信号を、集積
回路の同じセットの入力ピンを介して集積回路へ入力す
るための方法が提供される。前記集積回路はその内部に
第１及び第２の通信コントローラを含む。前記方法は、
（１）第１の時間間隔の間に第１セットの制御信号の値
を所定セットの入力ピンを介して集積回路へ入力する工
程と、（２）第２の時間間隔の間に第２セットの制御信
号の値を所定セットの入力ピンを介して集積回路へ入力
する工程とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は、減少した入力ピ
ンを使用して信号を集積回路へ入力するための方法及び
回路に関する。
ンを使用して信号を集積回路へ入力するための方法及び
回路に関する。
【０００２】
【従来の技術】集積回路（ＩＣ）の現在のプロセスは、
単一のシリコンチップ上において非常に高い回路の集積
度を可能とする。その結果、そのチップ内の複雑な回路
は外部機器と通信を行うために、より多くの外部ピンを
備えた配置を必要とする。一般に、集積回路のピンの数
が増加するに従い、ＩＣパッケージのコストは増大す
る。従って、集積回路の製造を含むコストは、集積化さ
れる回路の数ではなく、主として配置されるピンの数に
基づく。設計者は必要とされる数よりも多いピンを備え
た第２選択のＩＣパッケージをときどき選択しなければ
ならない。なぜなら、その設計者の回路設計は、設計者
のリスト内にある最適な選択であるＩＣパッケージのピ
ンの数よりも１つ又は２つ多くピンを必要とするためで
ある。例えば、パーソナルコンピュータの分野では、使
用される頻度が最も高いパッケージは、１００本又は１
６０本のピンの配置を備えたカッド・フラット・パッケ
ージ（ＱＦＰ）である。回路の集積を評価した後、その
設計が１０１又は１０２本の外部端子を必要とする場
合、コスト的に有利な１００本のピンを備えたカッド・
フラット・パッケージは使用され得ない。そして、１６
０本のピンを備えたＩＣパッケージが使用される場合、
対応するプリント回路基板のサイズの増加に伴う欠点以
外にパッケージのコストは明らかに増加する。別の観点
では、集積度を減少させることは、市場における集積回
路の競争力に影響を及ぼすであろう。
単一のシリコンチップ上において非常に高い回路の集積
度を可能とする。その結果、そのチップ内の複雑な回路
は外部機器と通信を行うために、より多くの外部ピンを
備えた配置を必要とする。一般に、集積回路のピンの数
が増加するに従い、ＩＣパッケージのコストは増大す
る。従って、集積回路の製造を含むコストは、集積化さ
れる回路の数ではなく、主として配置されるピンの数に
基づく。設計者は必要とされる数よりも多いピンを備え
た第２選択のＩＣパッケージをときどき選択しなければ
ならない。なぜなら、その設計者の回路設計は、設計者
のリスト内にある最適な選択であるＩＣパッケージのピ
ンの数よりも１つ又は２つ多くピンを必要とするためで
ある。例えば、パーソナルコンピュータの分野では、使
用される頻度が最も高いパッケージは、１００本又は１
６０本のピンの配置を備えたカッド・フラット・パッケ
ージ（ＱＦＰ）である。回路の集積を評価した後、その
設計が１０１又は１０２本の外部端子を必要とする場
合、コスト的に有利な１００本のピンを備えたカッド・
フラット・パッケージは使用され得ない。そして、１６
０本のピンを備えたＩＣパッケージが使用される場合、
対応するプリント回路基板のサイズの増加に伴う欠点以
外にパッケージのコストは明らかに増加する。別の観点
では、集積度を減少させることは、市場における集積回
路の競争力に影響を及ぼすであろう。
【０００３】上記の観点に基づく本発明は、制御信号を
入力するための入力ピンを減少させたＩＣを備えた外部
マルチプレクサ回路を使用する。その発明は回路のより
高い集積度を維持しながら、ＩＣの入力ピンの数を減少
させることを可能としている。
入力するための入力ピンを減少させたＩＣを備えた外部
マルチプレクサ回路を使用する。その発明は回路のより
高い集積度を維持しながら、ＩＣの入力ピンの数を減少
させることを可能としている。
【０００４】一般に、パーソナル・コンピュータ・シス
テムが入力／出力コントローラを組み込んでいることは
公知である。入力／出力コントローラはユニバーサル非
同期受信機及び送信機（ＵＡＲＴ）からなる２つの機能
ブロックを有する。その技術におけるＵＡＲＴの機能は
公知である。特に、１つのＵＡＲＴ機能は３本の出力ピ
ン及び５本の入力ピンを必要とする。５本の入力ピンは
シリアル・インプット（ＳＩＮ）、クリア・トゥ・セン
ド（ＣＴＳ）、データ・キャリア・ディテクト（ＤＣ
Ｄ）、データ・セット・レディ（ＤＳＲ）及びリング・
インジケータ（ＲＩ）を含む。
テムが入力／出力コントローラを組み込んでいることは
公知である。入力／出力コントローラはユニバーサル非
同期受信機及び送信機（ＵＡＲＴ）からなる２つの機能
ブロックを有する。その技術におけるＵＡＲＴの機能は
公知である。特に、１つのＵＡＲＴ機能は３本の出力ピ
ン及び５本の入力ピンを必要とする。５本の入力ピンは
シリアル・インプット（ＳＩＮ）、クリア・トゥ・セン
ド（ＣＴＳ）、データ・キャリア・ディテクト（ＤＣ
Ｄ）、データ・セット・レディ（ＤＳＲ）及びリング・
インジケータ（ＲＩ）を含む。
【０００５】図１に、２つのＵＡＲＴを有する入力／出
力ＩＣの従来のピン（ＣＴＳ，ＤＣＤ，ＤＳＲ，ＲＩ）
の配置が示されている。８本の外部ラインに接続するた
めに、集積回路は８本のピンが必要であることは明らか
である。４つの制御信号からなる第１のセットはＵＡＲ
Ｔ１により使用され、４つの制御信号からなる第２のセ
ットはＵＡＲＴ２により使用される。
力ＩＣの従来のピン（ＣＴＳ，ＤＣＤ，ＤＳＲ，ＲＩ）
の配置が示されている。８本の外部ラインに接続するた
めに、集積回路は８本のピンが必要であることは明らか
である。４つの制御信号からなる第１のセットはＵＡＲ
Ｔ１により使用され、４つの制御信号からなる第２のセ
ットはＵＡＲＴ２により使用される。
【０００６】
【発明が解決しようとする課題】本発明の主な目的は、
入力ピンの数を減少したＩＣへ制御信号を入力するため
の方法及び回路を提供することにある。
入力ピンの数を減少したＩＣへ制御信号を入力するため
の方法及び回路を提供することにある。
【０００７】
【課題を解決するための手段】減少した入力ピンの使用
により制御信号を集積回路へ入力するための方法及び回
路が提供される。
により制御信号を集積回路へ入力するための方法及び回
路が提供される。
【０００８】その方法は、（１）第１の時間間隔の間に
第１セットの制御信号をＩＣへ入力する工程と、（２）
第２の時間間隔の間に第２セットの制御信号をＩＣへ入
力する工程とを備える。
第１セットの制御信号をＩＣへ入力する工程と、（２）
第２の時間間隔の間に第２セットの制御信号をＩＣへ入
力する工程とを備える。
【０００９】２セットの制御信号を入力する回路は、集
積回路及びマルチプレクサを備える。マルチプレクサは
第１及び第２のセットの制御信号を受信するとともに、
第１の時間間隔の間にＩＣへ第１のセットの値を出力す
るための複数の入力端子を有する。マルチプレクサは第
２の時間間隔の間に第２のセットの値をＩＣへ出力す
る。
積回路及びマルチプレクサを備える。マルチプレクサは
第１及び第２のセットの制御信号を受信するとともに、
第１の時間間隔の間にＩＣへ第１のセットの値を出力す
るための複数の入力端子を有する。マルチプレクサは第
２の時間間隔の間に第２のセットの値をＩＣへ出力す
る。
【００１０】
【発明の実施の形態】図２に示すように、本発明の回路
は集積回路３１及び複数のマルチプレクサ３４を含み、
第１のセット（ＣＴＳ１，ＤＣＤ１，ＤＳＲ１，ＲＩ
１）及び第２のセット（ＣＴＳ２，ＤＣＤ２，ＤＳＲ
２，ＲＩ２）の制御信号を入力する。集積回路３１は所
定の時間間隔にて第１及び第２のセットの制御信号を選
択的に入力するために、入力ラインＣＴＳＩ，ＤＣＤ
Ｉ，ＤＳＲＩ，ＲＩＩを有する。各マルチプレクサ３４
は２つの入力を有し、その入力は図２に示す態様に基づ
きそれぞれ信号（ＣＴＳ１，ＣＴＳ２），（ＤＣＤ１，
ＤＣＤ２），（ＤＳＲ１，ＤＳＲ２），（ＲＩ１，ＲＩ
２）を受信する。ＳＥＬ信号の制御下にあって、マルチ
プレクサ３４は第１の時間間隔の間に（ＣＴＳ１，ＤＣ
Ｄ１，ＤＳＲ１，ＲＩ１）の値をＩＣ３１のＵＡＲＴ１
へ入力する。この第１の時間間隔の間に、ＳＥＬ信号は
ＵＡＲＴ２への値の送信を禁止するラッチ２をディセー
ブルする。その後、マルチプレクサ３４は第２の時間間
隔の間に（ＣＴＳ２，ＤＣＤ２，ＤＳＲ２，ＲＩ２）の
値をＩＣ３１へ出力する。第２の時間間隔の間に、ＳＥ
Ｌ信号はＵＡＲＴ１への値の送信を禁止するラッチ１を
ディセーブルする。タイミングの説明には、図３に関し
て対応する記載が参照される。
は集積回路３１及び複数のマルチプレクサ３４を含み、
第１のセット（ＣＴＳ１，ＤＣＤ１，ＤＳＲ１，ＲＩ
１）及び第２のセット（ＣＴＳ２，ＤＣＤ２，ＤＳＲ
２，ＲＩ２）の制御信号を入力する。集積回路３１は所
定の時間間隔にて第１及び第２のセットの制御信号を選
択的に入力するために、入力ラインＣＴＳＩ，ＤＣＤ
Ｉ，ＤＳＲＩ，ＲＩＩを有する。各マルチプレクサ３４
は２つの入力を有し、その入力は図２に示す態様に基づ
きそれぞれ信号（ＣＴＳ１，ＣＴＳ２），（ＤＣＤ１，
ＤＣＤ２），（ＤＳＲ１，ＤＳＲ２），（ＲＩ１，ＲＩ
２）を受信する。ＳＥＬ信号の制御下にあって、マルチ
プレクサ３４は第１の時間間隔の間に（ＣＴＳ１，ＤＣ
Ｄ１，ＤＳＲ１，ＲＩ１）の値をＩＣ３１のＵＡＲＴ１
へ入力する。この第１の時間間隔の間に、ＳＥＬ信号は
ＵＡＲＴ２への値の送信を禁止するラッチ２をディセー
ブルする。その後、マルチプレクサ３４は第２の時間間
隔の間に（ＣＴＳ２，ＤＣＤ２，ＤＳＲ２，ＲＩ２）の
値をＩＣ３１へ出力する。第２の時間間隔の間に、ＳＥ
Ｌ信号はＵＡＲＴ１への値の送信を禁止するラッチ１を
ディセーブルする。タイミングの説明には、図３に関し
て対応する記載が参照される。
【００１１】図３に示すように、ＳＥＬ信号がロジック
高（Ｈｉｇｈ）にある間隔の間、マルチプレクサ３４の
端子ＣＴＳＩ，ＤＣＤＩ，ＤＳＲＩ，ＲＩＩは信号ライ
ンＣＴＳ２，ＤＣＤ２，ＤＳＲ２，ＲＩ２の値を出力す
る。従って、値２ａ，２ｂ，２ｃ，２ｄは図に示すよう
に応答してＵＡＲＴ２により受信される。
高（Ｈｉｇｈ）にある間隔の間、マルチプレクサ３４の
端子ＣＴＳＩ，ＤＣＤＩ，ＤＳＲＩ，ＲＩＩは信号ライ
ンＣＴＳ２，ＤＣＤ２，ＤＳＲ２，ＲＩ２の値を出力す
る。従って、値２ａ，２ｂ，２ｃ，２ｄは図に示すよう
に応答してＵＡＲＴ２により受信される。
【００１２】ＳＥＬ信号がロジック低（Ｌｏｗ）に変わ
ると、マルチプレクサ３４の端子ＣＴＳＩ，ＤＣＤＩ，
ＤＳＲＩ，ＲＩＩは信号ラインＣＴＳ１，ＤＣＤ１，Ｄ
ＳＲ１，ＲＩ１の値を出力する。従って、値１ａ，１
ｂ，１ｃ，１ｄは図に示すように応答してＵＡＲＴ２に
より受信される。
ると、マルチプレクサ３４の端子ＣＴＳＩ，ＤＣＤＩ，
ＤＳＲＩ，ＲＩＩは信号ラインＣＴＳ１，ＤＣＤ１，Ｄ
ＳＲ１，ＲＩ１の値を出力する。従って、値１ａ，１
ｂ，１ｃ，１ｄは図に示すように応答してＵＡＲＴ２に
より受信される。
【００１３】ラインＣＴＳ１，ＤＣＤ１，ＤＳＲ１，Ｒ
Ｉ１に対してラインＣＴＳ１Ｉ，ＤＣＤ１Ｉ，ＤＳＲ１
Ｉ，ＲＩ１Ｉ上の値、ラインＣＴＳ２，ＤＣＤ２，ＤＳ
Ｒ２，ＲＩ２に対してラインＣＴＳ２Ｉ，ＤＣＤ２Ｉ，
ＤＳＲ２Ｉ，ＲＩ２Ｉ上の値にはいくらかの遅れがあ
る。しかしながら、ＵＡＲＴにより入力された制御信号
が事実上非同期であることから、信号の正確さは本発明
により維持される。
Ｉ１に対してラインＣＴＳ１Ｉ，ＤＣＤ１Ｉ，ＤＳＲ１
Ｉ，ＲＩ１Ｉ上の値、ラインＣＴＳ２，ＤＣＤ２，ＤＳ
Ｒ２，ＲＩ２に対してラインＣＴＳ２Ｉ，ＤＣＤ２Ｉ，
ＤＳＲ２Ｉ，ＲＩ２Ｉ上の値にはいくらかの遅れがあ
る。しかしながら、ＵＡＲＴにより入力された制御信号
が事実上非同期であることから、信号の正確さは本発明
により維持される。
【００１４】いくつかある中から、上記の遅れを短くす
る１つの方法は速い動作クロックを備えたＳＥＬ信号を
使用することである。例えば、１０ＭＨｚのＳＥＬ信号
を使用してもよい。各ロジック高状態又は低状態は５０
ｎｓのみの間保持する。現在のＵＡＲＴの最高の速度は
１１５．２ＫＨｚであり、ＣＴＳ１，ＤＣＤ１，ＤＳＲ
１，ＲＩ１の信号速度は１１５．２ＫＨｚ未満である。
換言すれば、信号ＣＴＳ１，ＤＣＤ１，ＤＳＲ１，ＲＩ
１の値の変化の最小の時間間隔は１０ｍｓである。１０
ｍｓとの比較では５０ｎｓが非常に小さなものであると
いう事実は、本発明の実施を可能とする。
る１つの方法は速い動作クロックを備えたＳＥＬ信号を
使用することである。例えば、１０ＭＨｚのＳＥＬ信号
を使用してもよい。各ロジック高状態又は低状態は５０
ｎｓのみの間保持する。現在のＵＡＲＴの最高の速度は
１１５．２ＫＨｚであり、ＣＴＳ１，ＤＣＤ１，ＤＳＲ
１，ＲＩ１の信号速度は１１５．２ＫＨｚ未満である。
換言すれば、信号ＣＴＳ１，ＤＣＤ１，ＤＳＲ１，ＲＩ
１の値の変化の最小の時間間隔は１０ｍｓである。１０
ｍｓとの比較では５０ｎｓが非常に小さなものであると
いう事実は、本発明の実施を可能とする。
【００１５】上記の記載から、８本の入力ピンが必要で
ある従来の方法と比較して、４本の入力ピンのみしか必
要としないことは明らかである。
ある従来の方法と比較して、４本の入力ピンのみしか必
要としないことは明らかである。
【図１】従来の方法に基づく入力／出力コントローラの
ピンの配置を示す図。
ピンの配置を示す図。
【図２】本発明を示すブロック図。
【図３】本発明に関する信号のタイミングを示す図。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シン−チュン ツァイ 台湾 シンチュ， サイエンス ベイスト インダストリアル パーク， クリエイ ション ロード サード， ナンバー ４， ウインボンド エレクトロニクス コーポレイション 内
Claims (5)
- 【請求項１】 第１及び第２のセットの制御信号を集積
回路（ＩＣ）へ入力するための方法であって、前記ＩＣ
は第１のセット及び第２のセットの制御信号をそれぞれ
受信するために組み込まれた第１及び第２の通信コント
ローラを有し、前記方法は、 第１の時間間隔の間に所定セットの入力ピンを介して、
前記第１のセットの制御信号の値を入力する工程と、 第２の時間間隔の間に前記所定セットの入力ピンを介し
て、前記第２のセットの制御信号の値を入力する工程と
を備えた信号の入力方法。 - 【請求項２】 前記コントローラはユニバーサル非同期
受信機及び送信機（ＵＡＲＴ）である請求項１に記載の
信号の入力方法。 - 【請求項３】 第１セット及び第２セットの制御信号を
入力するための回路であって、 第１の時間間隔及び第２の時間間隔の間に所定セットの
入力ピンを介して、それぞれ第１のセット及び第２のセ
ットの制御信号を受信するために組み込まれた第１及び
第２の通信コントローラを有する集積回路と、 前記第１及び第２のセットの制御信号を受信するための
複数の入力端子を有するマルチプレクサ手段とを備え、
前記マルチプレクサ手段は前記第１の時間間隔の間に前
記第１のコントローラへ前記第１のセットの値を出力
し、前記マルチプレクサ手段は前記第２の時間間隔の間
に前記第２のコントローラへ前記第２のセットの値を出
力する回路。 - 【請求項４】 前記集積回路は、前記第１の時間間隔の
間に前記第１のセットの制御信号の値を前記第１のコン
トローラへ出力するための第１のラッチと、 前記第２の時間間隔の間に前記第２のセットの制御信号
の値を前記第２のコントローラへ出力するための第２の
ラッチとを更に備えた請求項３に記載の回路。 - 【請求項５】 前記コントローラはユニバーサル非同期
受信機及び送信機（ＵＡＲＴ）である請求項３に記載の
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184499A JPH1063389A (ja) | 1996-07-15 | 1996-07-15 | 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8184499A JPH1063389A (ja) | 1996-07-15 | 1996-07-15 | 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1063389A true JPH1063389A (ja) | 1998-03-06 |
Family
ID=16154264
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8184499A Pending JPH1063389A (ja) | 1996-07-15 | 1996-07-15 | 入力ピンを減少させた集積回路及びその集積回路への信号の入力方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1063389A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009507305A (ja) * | 2005-09-07 | 2009-02-19 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 計算装置と、シリアル多線バスを介して相互に接続された周辺構成素子とを有する制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117819A (ja) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | Ｌｓｉ入出力回路 |
-
1996
- 1996-07-15 JP JP8184499A patent/JPH1063389A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60117819A (ja) * | 1983-11-29 | 1985-06-25 | Fujitsu Ltd | Ｌｓｉ入出力回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009507305A (ja) * | 2005-09-07 | 2009-02-19 | ローベルト ボツシユ ゲゼルシヤフト ミツト ベシユレンクテル ハフツング | 計算装置と、シリアル多線バスを介して相互に接続された周辺構成素子とを有する制御装置 |
| US8713225B2 (en) | 2005-09-07 | 2014-04-29 | Robert Bosch Gmbh | Control unit including a computing device and a peripheral module which are interconnected via a serial multiwire bus |
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