KR19980011011U - Error occurrence detection circuit that can transmit data - Google Patents
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Abstract
본 고안은 에러가 발생하지 않을 경우 데이터 버스로 사용할 수 있도록 하기 위한 에러발생 검출회로에 관한 것으로, 특히 원 전송 데이터와 래치된 데이터를 입력받아 에러발생시 래치된 데이터를 출력하고 정상동작시 원 전송 데이터를 출력하는 신호선택 출력수단을 포함하는 것을 특징으로 하는 데이터 전송 가능한 에러발생 검출회로를 제공하면, 종래의 에러 발생 검출회로가 단순히 에러만을 검출하도록되어 있으므로, 데이터 전송을 위해서는 다른 경로의 데이터 전송경로를 갖고 있어야 함에따라 전체적인 데이터 버스의 효율이 저하되었던 문제점을 해소하는 효과가 있다.The present invention relates to an error occurrence detection circuit that can be used as a data bus when an error does not occur. In particular, the original transmission data and the latched data are input to output the latched data when an error occurs. If a data transmission error generating detection circuit is provided, the conventional error generation detection circuit merely detects an error, and thus provides a data transmission path of another path for data transmission. As a result, it has the effect of solving the problem that the efficiency of the overall data bus is degraded.
Description
제 1 도는 종래 에러발생 검출회로의 구성 블럭도1 is a block diagram of a conventional error occurrence detection circuit
제 2 도는 본 고안에 따른 데이터 전송 가능한 에러발생 검출회로의 구성 블럭도2 is a block diagram showing the configuration of a data transmission error detection circuit according to the present invention
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 버퍼 제어부200 : 에러 래치부300 : 디코더부100: buffer control unit 200: error latch unit 300: decoder unit
400 : 출력 버퍼부500 : 비교부600 : 어드레스 디코더400: output buffer 500: comparator 600: address decoder
700, 700', 800A∼800N : 멀티플렉서부700, 700 ', 800A ~ 800N: Multiplexer
본 고안은 에러 발생 검출회로에 관한 것으로 특히, 에러가 발생하지 않을 경우 데이터 버스로 사용할 수 있도록 하기 위한 에러발생 검출회로에 관한 것이다.The present invention relates to an error occurrence detection circuit, and more particularly, to an error occurrence detection circuit for enabling use as a data bus when an error does not occur.
일반적으로, 에러발생 검출회로는 디지털 회로팩내에서 여러종류의 에러를 취합하여 하나의 에러신호로 CPU나 주변 디바이스에 에러 발생을 알려주게 동작한다.In general, an error occurrence detection circuit operates by integrating several types of errors in a digital circuit pack and notifying the CPU or peripheral devices of the occurrence of an error with one error signal.
이때, 하나의 에러소스에서 에러가 연속적으로 계속 발생하면 CPU는 인터럽트 우선순위가 일반적으로 다른 응용프로그램보다 높아 계속적으로 에러만 처리할 뿐만아니라 에러처리중 다른 에러소스에서 에러가 발생하여도 감지할 수 없다는 문제점이 있기 때문에 종래에는 첨부한 제 1 도에 도시되어 있는 에러발생 검출회로를 사용하였는데, 그 구성과 동작을 살펴보면 다음과 같다.At this time, if an error occurs continuously in one error source, the CPU has a higher interrupt priority than other application programs. Therefore, the CPU can not only process the error continuously but also detect an error in another error source during error processing. In the related art, the error occurrence detection circuit shown in FIG. 1 is used. The configuration and operation thereof are as follows.
에러 래치부(200)는 여러종류의 에러 입력 데이터(ID0∼IDn)를 입력받는다. 디지털 디바이스 팩에서 디바이스의 초기화에 사용되어지는 리셋신호를 에러 래치부(200)가 수신하면 에러래치부(200)의 초기 에러 출력 데이터(QD0∼QDn)는 0의 초기값을 가지게 된다.The error latch unit 200 receives various types of error input data ID0 to IDn. When the error latch unit 200 receives the reset signal used to initialize the device in the digital device pack, the initial error output data QD0 to QDn of the error latch unit 200 has an initial value of zero.
이때, 비교부(500)는 에러 래치부(200)에 입력되는 여러 종류의 에러 입력 데이터(ID0∼IDn)와 에러 래치부(200)의 에러 출력 데이터(QD0∼QDn)를 입력받아 서로의 값을 비교한다.At this time, the comparator 500 receives various types of error input data ID0 to IDn input to the error latch unit 200 and error output data QD0 to QDn of the error latch unit 200. Compare
비교부(500)는 여러종류의 에러 입력 데이터(ID0∼IDn)가 정상일 경우 초기값은 0이 되며 에러 발생시는 1이 되도록 한다. 즉, 비교부(500)에서 에러 입력 데이터(ID0∼IDn)와 에러 래치부(200)에서 출력된 에러 출력데이터(QD0∼QDn)를 서로 비교하여 데이터가 서로 틀리면 비교부(500)는 에러 래치부(200)가 에러 입력 데이터를 래치할 수 있도록 래치 클럭 단자를 제어하는 래치신호를 생성하여 출력하고 동시에 에러 발생신호를 CPU가 주변 디바이스로 출력한다.The comparison unit 500 sets the initial value to 0 when various types of error input data ID0 to IDn are normal, and 1 when an error occurs. That is, the comparison unit 500 compares the error input data ID0 to IDn and the error output data QD0 to QDn output from the error latch unit 200 and the data is different from each other. The unit 200 generates and outputs a latch signal for controlling the latch clock terminal to latch the error input data, and simultaneously outputs the error generation signal to the peripheral device.
CPU나 주변 디바이스는 비교부(500)에서 송출된 에러 발생신호를 수신하면 먼저 에러의 처리를 위하여 정의된 응용프로그램을 수행한 후 에러 데이터를 리드하기 위하여 정의된 해당 어드레스를 억세스한 후 에러 발생 어드레스를 출력하고, 어드레스 디코더(600)는 에러 발생 어드레스를 입력받아 디코딩하여 에러 데이터 리드신호(R1∼Rn)를 발생하여 출력 버퍼 제어부(100)와 디코더(300)에 출력한다. 디코더부(300)은 어드레스 디코더(600)의 에러 데이터 리드신호(R1∼Rn)에 의해 에러 래치부(200)에서 출력된 에러 출력 데이터(QD0∼QDn)를 선택하여 출력버퍼부(400)에 출력한다.When the CPU or the peripheral device receives the error occurrence signal sent from the comparator 500, the CPU or peripheral device first executes the application program defined for processing the error, and then accesses the corresponding address defined for reading the error data, and then accesses the error occurrence address. The address decoder 600 receives the error generation address, decodes the error generation read signals R1 to Rn, and outputs the error data read signals R1 to Rn to the output buffer control unit 100 and the decoder 300. The decoder unit 300 selects the error output data QD0 to QDn output from the error latch unit 200 based on the error data read signals R1 to Rn of the address decoder 600, and outputs the result to the output buffer unit 400. Output
또한, 출력 버퍼 제어부(100)는 어드레스 디코더(600)의 에러 데이터 리드 신호(R1∼Rn)를 입력받아 출력 버퍼(400)에 인에이블 신호를 출력하여 데이터의 출력을 제어하도록 한다. 이후, 출력버퍼부(400)는 삼상태 버퍼로 인에이블 단자가 디세이블되어 있으며 출력상태는 하이 임피던스 상태로 되어 데이터 버스가 다른 디바이스의 데이터 억세스시 그 영향이 없도록 한다. 이때, 출력부(400)은 디코더부(300)의 출력을 입력받아 출력 버퍼 제어부(100)의 인에이블 신호에 의해 출력한다.In addition, the output buffer controller 100 receives the error data read signals R1 to Rn of the address decoder 600 and outputs an enable signal to the output buffer 400 to control the output of the data. Thereafter, the output buffer 400 has the enable terminal disabled as a tri-state buffer, and the output state becomes a high impedance state so that the data bus has no influence when data access of other devices is performed. At this time, the output unit 400 receives the output of the decoder unit 300 and outputs it by the enable signal of the output buffer control unit 100.
상기와 같이 동작하는 종래의 에러 발생 검출회로는 데이터 버스를 통하여 전송되어지는 데이터에서 에러를 검출하여야 하는 특성으로 인해 데이터 버스에 병렬 연결되어 있어야 하는데, 단순히 에러만을 검출하도록 되어 있으므로, 데이터 전송을 위해서는 다른 경로의 데이터 전송경로를 갖고 있어야 함에따라 전체적인 데이터 버스의 효율이 저하되는 문제점이 발생되었다.The conventional error occurrence detection circuit operating as described above should be connected in parallel to the data bus due to the characteristic of detecting an error in the data transmitted through the data bus. The problem of degrading the efficiency of the overall data bus is caused by having a data transmission path of another path.
상기와 같은 문제점을 해소하기 위한 본 고안의 목적은 데이터 버스를 통하여 전송되어지는 데이터에서 에러를 검출하는 이외에 데이터의 전상적인 전송의 기능을 갖도록 하는 데이터 전송 가능한 에러발생 검출회로를 제공하는 데 있다.An object of the present invention for solving the above problems is to provide an error occurrence detection circuit capable of data transmission to have a function of the typical transmission of data in addition to detecting an error in the data transmitted through the data bus.
상기의 목적을 달성하기 위한 본 고안의 특징은, 전송되는 데이터를 입력받아 초기값과 비교후 에러의 유무를 판단하고, 에러 발생 유무에 따른 검출신호의 발생시 입력되는 데이터를 래치동작하고 외부에서 입력되는 에러발생 어드레스에 의한 에러 데이터 리드신호에 따라 래치된 데이터를 디코딩하여 데이터 버스를 통해 출력하는 에러발생 검출회로에 있어서, 에러 발생 유무에 따른 검출신호의 상태에 따른 신호를 경로 선택신호로 입력받아 데이터 입력단에 입력되는 래치 동작전의 원 전송 데이터와 래치된 데이터를 선택적으로 출력하되, 에러발생시 래치된 데이터를 출력하고 정상동작시 원 전송 데이터를 출력하는 신호선택 출력수단을 포함하는 데 있다.A feature of the present invention for achieving the above object is to receive the transmitted data, compare the initial value and determine whether there is an error, latching the data input when the detection signal according to the occurrence of the error is input from the outside An error occurrence detection circuit for decoding data latched according to an error data read signal due to an error occurrence address and outputting the data through a data bus, wherein a signal according to a state of a detection signal according to whether or not an error occurs is input as a path selection signal. And a signal selection output means for selectively outputting original transmission data and latched data before the latch operation input to the data input terminal, outputting the latched data when an error occurs, and outputting the original transmission data during normal operation.
이하, 첨부된 도면을 참조하여 본 고안에 따른 바람직한 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described a preferred embodiment according to the present invention.
제 2 도는 본 고안에 따른 데이터 전송 가능한 에러발생 검출회로의 구성도로서, 여러 종류의 에러 입력 데이터(ID0∼IDn)를 입력받아 래치동작하여 출력하는 에러 래치부(200)와, 에러 래치부(200)의 에러 출력 데이터(QD0∼QDn)와 상기 입력 데이터(ID0∼IDn)를 입력받아 서로의 값을 비교하여 에러발생 유무를 판단하여 감지신호를 출력하는 비교부(500)와, 비교부(500)에서 출력되는 신호를 입력받아 에러발생 어드레스를 발생시키는 CPU/주변 디바이스(도시하지 않았음)와, 상기 에러 발생 어드레스를 입력받아 디코딩하여 에러 데이터 리드신호(R1∼R2)를 발생하는 어드레스 디코더(600)와, 어드레스 디코더(600)의 에러 데이터 리드 신호(R1∼R2)를 입력받아 출력 버퍼(400)에 인에이블 신호를 출력하여 데이터의 출력을 제어하도록 하는 출력 버퍼 제어부(100)와, 어드레스 디코더(600)의 에러 데이터 리드신호(R1∼R2)에 의해 에러 래치부(200)에서 출력된 에러 출력 데이터(QD0∼QDn)를 선택하여 출력하는 디코더부(300)와, 디코더부(300)의 출력을 입력받아 출력 버퍼 제어부(100)의 인에이블 신호에 의해 입력된 신호를 출력하는 출력버퍼부(400), 및 에러 래치부(200)에서 출력되는 신호와 에러 래치부(200)에 입력되는 신호를 입력받아 비교부(500)에서 출력되는 신호 즉, 에러데이터 검출 상태에 따른 신호를 경로선택신호로 하여 임의의 신호를 디코더부(300)에 입력하는 제 1 멀티플렉서부 (800A∼800N)와 에러데이터 검출 상태에 따른 신호를 선택신호로 하여 어드레스 디코더(600)에서 출력되는 신호와 양전압(VDD)을 선택적으로 디코더부(300)에 입력하는 제 2 멀티플렉서부(700, 700')으로 구성된다.2 is a configuration diagram of an error generation detection circuit capable of data transmission according to the present invention, and includes an error latch unit 200 and an error latch unit for receiving and outputting various types of error input data ID0 to IDn and performing a latch operation. A comparator 500 for receiving the error output data QD0 to QDn of the 200 and the input data ID0 to IDn, comparing the values with each other, determining whether an error has occurred, and outputting a detection signal; A CPU / peripheral device (not shown) that receives the signal output from 500 to generate an error generation address, and an address decoder that receives and decodes the error generation address to generate error data read signals R1 to R2. An output buffer controller 100 for receiving the error data read signals R1 to R2 of the address decoder 600 and outputting an enable signal to the output buffer 400 to control output of the data; Ad Decoder 300 for selecting and outputting the error output data QD0 to QDn output from the error latch unit 200 by the error data read signals R1 to R2 of the switch decoder 600 and the decoder 300 The output buffer 400 for receiving the output of the output signal by the enable signal of the output buffer control unit 100, and the signal output from the error latch unit 200 and the error latch unit 200 A first multiplexer unit 800A to 800N that receives an input signal and outputs an arbitrary signal to the decoder unit 300 using a signal output from the comparator 500, that is, a signal corresponding to an error data detection state as a path selection signal. ) And a second multiplexer unit 700 and 700 ′ that selectively input the signal output from the address decoder 600 and the positive voltage VDD to the decoder unit 300 using the signal according to the error data detection state as a selection signal. It consists of.
상기와 같이 구성되는 본 고안에 따른 데이터 전송 가능한 에러발생 검출회로의 바람직한 동작예를 살펴본다.It looks at the preferred operation example of the data transmission error detection circuit according to the present invention configured as described above.
종래 기술과 동일한 부분의 동작설명은 이하의 설명에서 생략하고 본 고안에 따른 에러 발생이 없는 경우에 데이터 전송을 수행하는 과정에 대하여 설명하겠다.Operation of the same parts as in the prior art will be omitted in the following description and will be described for the process of performing data transmission when there is no error according to the present invention.
구성상의 특징은 에러 래치부(200)에 제 1 멀티플렉서(800A∼800N)을 덧붙여서 순수 데이터와 에러 데이터의 구분을 꾀하였으며, 어드레스 디코더(600)에서 출력되는 R1, R2를 마찬가지로 제 2 멀티플렉서(700, 700')을 부가해서 에러발생시 어드레스 디코더(200)에서 발생하는 신호(R1, R2)와 실제 데이터 전달시 출력버퍼부(400)를 인에이블할 수 있는 시그널을 연결시켜 실제 데이터 전달과 에러 데이터 전달의 구분을 하였다.The structural feature is that the first multiplexers 800A to 800N are added to the error latch unit 200 to distinguish pure data from error data, and R1 and R2 output from the address decoder 600 are similarly divided into the second multiplexer 700. , 700 ') to connect the signals R1 and R2 generated by the address decoder 200 when an error occurs and a signal capable of enabling the output buffer 400 when actual data is transmitted, thereby transmitting the actual data and the error data. The delivery was divided.
또한, 순수한 데이터인 경우 비교부(500)가 필요없기 때문에 제 1 멀티플렉서(800A∼800N)로서 처리하였다.In addition, since the comparator 500 is not necessary in the case of pure data, the processing is performed as the first multiplexers 800A to 800N.
상기와 같은 구성상의 특징을 통하여 에러 데이터가 발생될때 제 1 멀티플렉서(800A∼800N)의 선택신호가 하이가 되어 에러 래치부(200)에서 래치된 에러 데이터를 디코더부(300)로 전달한다. 이때, 데이터의 이상유무는 비교부(500)에서 비교된다.When error data is generated, the selection signal of the first multiplexers 800A to 800N becomes high to transmit the error data latched by the error latch unit 200 to the decoder unit 300. At this time, the presence or absence of data is compared in the comparator 500.
그러나, 순수데이터인 경우 제 1 멀티플렉서(800A∼800N)의 선택신호가 로우가 되어 에러 래치부(200)에 입력되는 신호는 그대로 디코더부(300)로 전달되어 출력버퍼부(400)를 통해 데이터가 출력된다.However, in the case of pure data, the selection signals of the first multiplexers 800A to 800N go low, and the signal input to the error latch unit 200 is transferred to the decoder unit 300 as it is, and the data is output through the output buffer unit 400. Is output.
어드레스 디코더부(600)에서 발생한 에러종류인 R1, R2는 제 2 멀티플렉서(700,700')에 의해 디코더부(300)을 동작시켜 에러 데이터를 출력버퍼 쪽으로 출력한다.The error types R1 and R2 generated in the address decoder 600 operate the decoder 300 by the second multiplexers 700 and 700 'to output error data to the output buffer.
순수데이터인 경우 디코더(300)의 에 입력되는 신호는 VDD 전압에 의해 하이가 됨으로 순수한 데이터가 전달된다.In the case of pure data, the signal input to the decoder 300 becomes high by the VDD voltage, thereby transmitting pure data.
상기와 같이 동작하는 본 고안에 따른 데이터 전송 가능한 에러발생 검출회로를 제공하면, 종래의 에러 발생 검출회로가 단순히 에러만을 검출하도록 되어 있으므로, 데이터 전송을 위해서는 다른 경로의 데이터 전송경로를 갖고 있어야 함에따라 전체적인 데이터 버스의 효율이 저하되었던 문제점을 해소하는 효과가 있다.When providing an error generation detection circuit capable of transmitting data according to the present invention operating as described above, since the conventional error occurrence detection circuit simply detects only an error, it must have a data transmission path of another path for data transmission. There is an effect to solve the problem that the efficiency of the overall data bus is reduced.
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| KR2019960024494U KR19980011011U (en) | 1996-08-16 | 1996-08-16 | Error occurrence detection circuit that can transmit data |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101113146B1 (en) * | 2007-09-10 | 2012-02-16 | 후지쯔 가부시끼가이샤 | Integrated circuit and noise measuring method |
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1996
- 1996-08-16 KR KR2019960024494U patent/KR19980011011U/en not_active Application Discontinuation
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| KR101113146B1 (en) * | 2007-09-10 | 2012-02-16 | 후지쯔 가부시끼가이샤 | Integrated circuit and noise measuring method |
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