KR102928552B1 - 반도체 디바이스의 게이트 구조물 및 그 형성 방법 - Google Patents

반도체 디바이스의 게이트 구조물 및 그 형성 방법

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KR102928552B1
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Abstract

반도체 디바이스와 그 형성 방법이 제공된다. 방법은 기판으로부터 연장되는 핀을 형성하는 것을 포함한다. 핀 위에 더미 게이트가 형성된다. 더미 게이트는 핀의 측벽 및 상면을 따라 연장된다. 더미 게이트는 리세스를 형성하기 위해 제거된다. 리세스에 대체 게이트가 형성된다. 대체 게이트를 형성하는 것은 리세스의 측벽 및 바닥을 따라 계면층을 형성하는 것을 포함한다. 쌍극자층이 계면층 위에 형성된다. 쌍극자층은 금속 원자를 포함한다. 불소 원자가 쌍극자층에 유입된다. 불소 원자와 금속 원자는 쌍극자층으로부터 계면층으로 이동한다. 쌍극자층은 제거된다.

Description

반도체 디바이스의 게이트 구조물 및 그 형성 방법{GATE STRUCTURE OF SEMICONDUCTOR DEVICE AND METHOD OF FORMING SAME}
[우선권 주장 및 교차 참조]
본 출원은 2021년 12월 29일에 출원한 미국 가출원 번호 제63/266,110호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체층, 전도층, 및 반도체 재료층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피를 사용해 다양한 재료층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 삭감함으로써 다양한 전자 컴포넌트(예, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다. 그러나, 최소 피처 사이즈가 축소됨에 따라, 처리되어야 하는 추가 문제가 발생한다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰의 FinFET의 일례를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 및 도 23b는 일부 실시형태에 따른 FinFET 디바이스의 제조 중간 단계의 단면도이다.
도 14는 일부 실시형태에 따른 게이트 스택을 형성하는 방법을 도시하는 흐름도이다.
도 17은 일부 실시형태에 따른 쌍극자층을 형성하는 방법을 도시하는 흐름도이다.
도 24a와 도 24b는 일부 실시형태에 따른 FinFET 디바이스의 단면도이다.
도 25a와 도 25b는 일부 실시형태에 따른 NSFET 디바이스의 단면도이다.
도 26a와 도 26b는 일부 실시형태에 따른 NSFET 디바이스의 단면도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시형태를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시형태에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있고 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
특정 상황, 즉 반도체 디바이스의 게이트 구조 및 그 형성 방법에 대하여 실시형태를 설명할 것이다. 본원에서 제시하는 다양한 실시형태들은 게이트 라스트 공정을 사용하여 형성되는 핀 전계효과 트랜지스터(FinFET) 디바이스의 상황에서 설명된다. 다른 실시형태에서는 게이트 퍼스트 공정(gate-first process)이 사용될 수도 있다. 그런데 다양한 실시형태들은 평면형 FET, 게이트-올-어라운드(GAA) 트랜지스터(예컨대, 나노구조(예컨대, 나노시트, 나노와이어, 등) 전계효과 트랜지스터(NSFET), 등과 같은 다른 유형의 트랜지스터를, FinFET 대신에 또는 FinFET과의 조합으로, 포함하는 다이에 적용될 수 있다. 본원에서 설명하는 다양한 실시형태에서는 반도체 디바이스의 임계 전압(Vt)의 개선(또는 감소), 계면(interface) 트랩 밀도 감소, 신뢰성 향상, 및 게이트 누설의 저감 또는 제거를 가능하게 한다. 일부 실시형태에서, 반도체 디바이스의 임계 전압(Vt)은, 계면층 위에 쌍극자층(금속 원자를 포함함)을 형성하고, 쌍극자층에 대해 불소 유입 공정(fluorine incorporation process)을 수행하며, 어닐 공정을 수행하여 쌍극자층으로부터 계면층으로 금속 및 불소 원자를 이동(drive)시킴으로써 개선될 수 있다.
도 1은 일부 실시형태에 따른 3차원 뷰의 FinFET의 일례를 도시한다. FinFET은 기판(50)(예컨대, 반도체 기판) 상에 핀(52)을 포함한다. 격리 영역(56)이 기판(50) 내에 배치되고, 핀(52)은 이웃하는 격리 영역들(56) 사이에서 위로 돌출한다. 격리 영역(56)이 기판(50)과는 분리된 것으로 설명/도시되지만, 본 명세서에서 사용하는 "기판"이란 용어는 단지 반도체 기판을 또는 격리 영역을 포함하는 반도체 기판을 칭하는데 사용될 수 있다. 또한, 핀(52)이 기판(50)과 같은 단일의 연속적인 재료로 도시되어 있지만, 핀(52) 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수도 있다. 이러한 맥락에서, 핀(52)은 이웃하는 격리 영역들(56) 사이에 연장되는 부분을 가리킨다.
게이트 유전체층(98)이 핀(52)의 측벽을 따라서 상면 위에 배치되고, 게이트 전극(100)이 게이트 유전체층(98) 위에 있다. 소스/드레인 영역(82)이 게이트 유전체층(98) 및 게이트 전극(100)에 대해 핀(52)의 양 측면에 배치된다. 소스/드레인 영역은 상황에 따라 개별적으로 소스 또는 드레인이라고도 언급될 수도 또는 합쳐서 언급될 수도 있다. 도 1은 이후의 도면에서 사용되는 기준 단면도 도시하고 있다. 단면 A-A는 게이트 전극(100)의 종축을 따르며, 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B는 단면 A-A에 수직이며, 핀(52)의 종축을 따르고, 예컨대 FinFET의 소스/드레인 영역(82) 사이의 전류 흐름의 방향이다. 단면 C-C는 단면 A-A에 평행하고, FinFET의 소스/드레인 영역(82)을 통과하여 연장된다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 및 도 23b는 일부 실시형태에 따른 FinFET 디바이스의 제조 중간 단계의 단면도이다. 도 2 내지 도 7, 도 8a 내지 도 13a, 도 15a, 도 16a, 및 도 18a 내지 도 23a는 도 1에 도시하는 기준 단면 A-A를 따른 단면도를 도시하며, 다중 핀/FinFET라는 점이 다르다. 도 8b 내지 도 13b, 도 15b, 도 16b, 도 18b 내지 도 23b, 도 21c, 및 도 21d는 도 1에 도시하는 기준 단면 B-B를 따른 단면도를 도시하며, 다중 핀/FinFET라는 점이 다르다. 도 10c와 도 10d는 도 1에 나타내는 기준 단면 C-C를 따른 단면도를 도시하며, 다중 핀/FinFET이라는 점이 다르다.
도 2에서, 기판(50)이 제공된다. 반도체 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑될 수도(예, p타입 또는 n타입 도펀트로) 도핑되지 않을 수도 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체; 또는 그 조합을 포함할 수 있다.
기판(50)은 영역(50N)과 영역(50P)을 갖는다. 영역(50N)은 예컨대 n타입 FinFET의 NMOS 트랜지스터와 같은 n타입 디바이스를 형성하기 위한 것일 수 있다. 영역(50P)은 예컨대 p타입 FinFET의 PMOS 트랜지터와 같은 p타입 디바이스를 형성하기 위한 것일 수 있다. 영역(50N)은 영역(50P)과 물리적으로 분리될 수 있으며(디바이더(51)로 표시), 임의 개의 디바이스 피처(예컨대, 기타 능동 디바이스, 도핑된 영역, 격리 구조 등)이 영역(50N)과 영역(50P) 사이에 배치될 수 있다.
도 3에서, 핀(52)이 기판(50) 내에 형성된다. 핀(52)은 반도체 스트립이다. 일부 실시형태에서, 핀(52)은 기판(50)에 트렌치를 에칭함으로써 기판(50)에 형성될 수 있다. 에칭은 RIE(reactive ion etching), NBE(neutral beam etching), 이들의 조합, 등의 임의의 조건에 맞는 에칭 공정일 수 있다. 에칭 공정은 이방성일 수 있다.
핀(52)은 임의의 적절한 방법으로 형성될 수 있다. 예를 들어, 핀(52)은 더블 패터닝 또는 멀티 패터닝 공정을 포함한 하나 이상의 포토리소그래피 공정을 사용하여 형성될 수 있다. 일반적으로, 더블 패터닝 또는 멀티 패터닝 공정은 포토리소그래피와 자기 정렬 공정을 조합하여, 예컨대 단일의 직접 포토 리소그래피 공정을 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 예를 들어, 일 실시형태에서는, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 자기 정렬 공정을 사용하여, 패터닝된 희생층과 함께 스페이서가 형성된다. 그런 다음, 희생층은 제거되고, 잔류 스페이서가 이어서 핀(52)을 형성하기 위해 마스크로서 사용될 수 있다.
도 4에서, 절연 재료(54)가 기판(50) 위에 그리고 이웃하는 핀들(52) 사이에 형성된다. 절연 재료(54)는 실리콘 산화물과 같은 산화물, 질화물, 이들의 조합, 등일 수 있고, 고밀도 플라즈마 화학적 기상 퇴적(HDP-CVD), FCVD(flowable CVD)(예컨대, 원격의 플라즈마 시스템에서의 CVD 기반의 재료 퇴적 및 산화물과 같은 다른 재료로 개질시키기 위한 사후 경화), 이들의 조합, 등에 의해 형성될 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 예시하는 실시형태에서는, 절연 재료(54)가 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 공정이 수행될 수 있다. 일 실시형태에서, 과량의 절연 재료(54)가 핀(52)을 덮도록 절연 재료(54)가 형성된다. 절연 재료(54)가 단일층으로 도시되고 있지만, 일부 실시형태는 다층을 이용할 수도 있다. 예를 들어, 일부 실시형태에서는 먼저 라이너(도시 생략)가 기판(50)과 핀(52)의 표면을 따라 형성될 수 있다. 그런 다음, 전술한 바와 같인 충전 재료가 라이너 위에 형성될 수 있다.
도 5에서, 핀(52) 위의 과량의 절연 재료(54)를 제거하기 위해 절연 재료(54)에 대해 제거 공정이 적용된다. 일부 실시형태에서는, 화학적 기계 연마(CMP), 에치백 공정, 이들의 조합, 등과 같은 평탄화 공정이 활용될 수 있다. 평탄화 공정은 핀(52)을 노출시켜서 평탄화 공정이 완료된 후에 핀(52)의 상면 및 절연 재료(54)의 상면이 평탄화 공정의 공정 변화 내에서 같은 높이가 되게 한다.
도 6에서, 절연 재료(54)(도 5 참조)는 격리 영역(56)을 형성하기 위해 리세싱된다. 격리 영역(56)은 STI(shallow trench isolation) 영역이라도 언급될 수 있다. 영역(50N) 및 영역(50P) 내의 핀(52)의 상측부가 이웃하는 STI 영역들(56)로부터 돌출하도록 절연 재료(54)가 리세싱된다. 또한, 격리 영역(56)의 상면은 도시한 바와 같은 편평한 표면, 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. 격리 영역(56)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. 격리 영역(56)은 예컨대 절연 재료(54)의 재료에 대해 선택적인(예컨대, 절연 재료(54)의 재료를 핀(52)의 재료보다 빠른 레이트로 에칭하는), 조건에 맞는 에칭 공정을 사용하여 리세싱될 수 있다. 예를 들어, dHF(묽은 불산)을 사용한 적절한 에칭 공정에 의한 화학적 산화물 제거를 이용할 수 있다.
도 2 내지 도 6에 관하여 설명한 공정은 핀(52)의 형성 방법의 일례일 뿐이다. 일부 실시형태에서, 핀은 에피택셜 성장 공정에 의해 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 유전체층을 통해 트렌치를 에칭하여 하부 기판(50)을 노출시킬 수 있다. 호모에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 호모에피택셜 구조가 유전체층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 또한, 일부 실시형태에서는, 헤테로에피택셜 구조가 핀에 사용될 수 있다. 예를 들어, 도 5의 핀(52)이 리세싱될 수 있고, 핀(52)과는 상이한 재료가 리세싱된 핀(52) 위에 에피택셜 성장할 수도 있다. 이러한 실시형태에서, 핀은 리세싱된 재료뿐만 아니라 리세싱된 재료 위에 배치된 에칭택셜 성장 재료도 포함한다. 또 다른 실시형태에서는, 유전체층이 기판(50)의 상면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭될 수 있다. 기판(50)과는 상이한 재료를 사용하여 헤테로에피택셜 구조가 트렌치에서 에피택셜 성장할 수 있고, 유전체층은 헤테로에피택셜 구조가 유전체 층으로부터 돌출하여 핀을 형성하도록 리세싱될 수 있다. 호모에피택셜 또는 헤테로에피택셜 구조가 에피택셜 성장하는 일부 실시형태에 있어서, 에티택셜 성장한 재료는 성장 중에 인시추 도핑될 수 있어 이전 및 이후의 주입을 피할 수도 있지만, 인시추 및 주입 도핑이 함께 사용될 수도 있다.
또한, 영역(50P)의 재료와는 상이한 재료를 영역(50N)에 에피택셜 성장시키는 것이 유리할 수 있다. 다양한 실시형태에서, 핀(52)의 상측부는 실리콘 게르마늄(SixGe1-x, 여기서 x는 대략 0 내지 1의 범위일 수 있음), 실리콘 탄화물, 순수 또는 실질적으로 순수한 게르마늄, III-V 화합물 반도체, II-VI 화합물 반도체 등으로 형성될 수 있다. 예를 들어, III-V 화합물 반도체의 형성에 사용 가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하나, 이들에 한정되지는 않는다.
또한 도 6에서, 적절한 웰(도시 생략)이 핀(52) 및/또는 기판(50)에 형성될 수도 있다. 일부 실시형태에서는, P웰이 영역(50N)에 형성될 수 있고, N웰이 영역(50P)에 형성될 수 있다. 일부 실시형태에서는, P웰 또는 N웰이 영역(50N)과 영역(50P) 둘 다에 형성된다. 상이한 웰 타입을 갖는 실시형태에서는, 포토레지스트 또는 기타 마스크(도시 생략)를 사용하여 영역(50N)과 영역(50P)에 대해 상이한 주입 단계가 이루어질 수 있다. 예를 들어, 영역(50N) 및 영역(50P)에서 핀(52) 및 격리 영역(56) 위에 제1 포토레지스트가 형성될 수 있다. 제1 포토레지스트는 기판(50)의 영역(50P)을 노출시키도록 패터닝된다. 제1 포토레지스트는 스핀온(spin-on) 기술을 사용하여 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 제1 포토레지스트가 패터닝되면, 영역(50P)에서 n타입 불순물 주입이 행해지고, 제1 포토레지스트의 잔류부는 n타입 불순물이 영역(50N)에 주입되는 것을 실질적으로 막는 마스크로서 기능한다. n타입 불순물은 예컨대 약 1012 cm-2 내지 약 1015 cm-2의, 1015 cm-2 이하의 도즈량(dose)으로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 일부 실시형태에서, n타입 불순물은 약 1 keV 내지 약 10 keV의 주입 에너지에서 주입될 수 있다. 주입 후, 제1 포토레지스트는 조건에 맞는 애싱 공정과 이어지는 습식 세정 공정 등에 의해 제거된다.
영역(50P)의 주입 공정에 이어서, 영역(50P) 및 영역(50N) 둘 다에서 핀(52)과 격리 영역(56) 위에 제2 포토레지스트가 형성된다. 제2 포토레지스트는 기판(50)의 영역(50N)을 노출시키도록 패터닝된다. 제2 포토레지스트는 스핀온 기술을 사용하여 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 제2 포토레지스트가 패터닝되면, 영역(50N)에서 p타입 불순물 주입이 행해지고, 제2 포토레지스트의 잔류부는 p타입 불순물이 영역(50P)에 주입되는 것을 실질적으로 막는 마스크로서 기능한다. p타입 불순물은 예컨대 약 1012 cm-2 내지 약 1015 cm-2의, 1015 cm-2 이하의 도즈량으로 영역에 주입된 붕소, BF2, 인듐 등일 수 있다. 일부 실시형태에서, p타입 불순물은 약 1 keV 내지 약 10 keV의 주입 에너지에서 주입될 수 있다. 주입 후, 제2 포토레지스트는 조건에 맞는 애싱 공정과 이어지는 습식 세정 공정 등에 의해 제거될 수 있다.
영역(50N)과 영역(50P)의 주입 수행 후에, 주입된 p타입 및/또는 n타입 불순물을 활성화하기 위해 어닐 공정이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장 재료는 성장 중에 인시추 도핑될 수 있어 주입을 피할 수도 있지만, 인시추 도핑 및 주입 도핑이 함께 사용될 수도 있다.
도 7에서, 제1 더미 유전체층(60)이 핀(52) 상에 형성된다. 더미 유전체층(60)은 예컨대 실리콘 산화물, 실리콘 질화물, 이들의 조합 또는 동류일 수 있으며, 조건에 맞는 기술에 따라 퇴적되거나 열 성장할 수 있다. 더미 게이트층(62)이 더미 유전체층(60) 위에 형성되고, 마스크층(64)이 더미 게이트층(62) 위에 형성된다. 더미 게이트층(62)은 더미 유전체층(60) 위에 퇴적된 다음, 예컨대 CMP 공정을 사용하여 평탄화될 수 있다. 평탄화 공정을 수행한 후에, 마스크층(64)이 더미 게이트층(62) 위에 퇴적될 수 있다. 더미 게이트층(62)은 전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 실리사이드, 금속 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 게이트층(62)은 물리적 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 전도성 재료를 퇴적하기 위해 당업계에 공지되어 사용되는 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(62)은 격리 영역(56)의 재료에 대해 높은 에칭 선택도를 가진 다른 재료로 제조될 수도 있다. 마스크층(64)은 예컨대 실리콘 산화물, SiN, SiON, 이들의 조합, 등의 하나 이상의 층을 포함할 수 있다. 일부 실시형태에서, 마스크층(64)은 실리콘 질화물층과 실리콘 질화물층 위의 실리콘 산화물층을 포함할 수 있다. 일부 실시형태에서는, 단일 더미 게이트층(62)과 단일 마스크층(64)이 영역(50N)과 영역(20P)에 걸쳐 형성된다. 예시를 위해 더미 유전체층(60)이 핀(52)만 덮는 것으로 도시되는 것을 알아야 한다. 일부 실시형태에서, 더미 유전체층(60)은 더미 유전체층(60)이 격리 영역(56)을 덮도록 퇴적되어서 더미 게이트층(62)과 격리 영역(56) 사이에서 연장될 수 있다.
도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 및 도 23b는 일부 실시형태에 따른 FinFET 디바이스의 제조에 있어서 다양한 추가 단계를 도시한다. 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 및 도 23b는 영역(50N) 또는 영역(50P)에 있는 피처를 도시한다. 예를 들어, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 및 도 23b에 도시하는 구조는 영역(50N)과 영역(50P) 둘 다에 적용될 수 있다. 영역(50N)과 영역(50P)의 구조의 차이점(있다면)은 각각의 도면에 부기된 텍스트로 기술되어 있다.
도 8a와 도 8b에서, 마스크(74)를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 이용하여 마스크층(64)(도 7 참조)이 패터닝될 수 있다. 일부 실시형태에서, 에칭은 반응성 이온 에칭(RIE), 중성 빔 에칭(NBE), 이들의 조합, 등과 같은 하나 이상의 이방성 에칭 공정을 포함할 수 있다. 그런 다음 마스크(74)의 패턴이 더미 게이트층(62)(도 7)에 전사되어 더미 게이트(72)를 형성할 수 있다. 일부 실시형태에서, 마스크(74)의 패턴은 조건에 맞는 에칭 기술에 의해 더미 유전체층(60)에도 전사될 수 있다. 더미 게이트(72)는 핀(52)의 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 각 더미 게이트(72)를 인접한 더미 게이트들로부터 물리적으로 분리하는 데 사용될 수 있다. 또한 더미 게이트(72)는 각각의 핀(52)의 길이 방향에 대해 실질적으로 수직인 길이 방향을 가질 수 있다. 이하에서 상세하게 설명하겠지만, 더미 게이트(72)는 희생성 게이트이며 후속해서 대체 게이트에 의해 대체된다. 따라서, 더미 게이트(72)는 희생성 게이트로도 칭해질 수 있다. 다른 실시형태에서는 더미 게이트(72) 중 일부는 대체되지 않고 형성된 FinFET 디바이스의 최종 구조에 남아 있다.
또한 도 8a와 도 8b에서, 게이트 시일 스페이서(80)가 더미 게이트(72), 마스크(74), 및/또는 핀(52)의 노출 표면 상에 형성될 수 있다. 열산화 또는 퇴적에 이어지는 비등방성 에칭이 게이트 시일 스페이서(80)를 형성할 수 있다. 게이트 시일 스페이서(80)는 실리콘 산화물, 실리콘 질화물, SiCN, SiOC, SiOCN, 이들의 조합, 등을 포함할 수 있다. 게이트 시일 스페이서(80)의 형성 후에, 저농도 도핑된 소스/드레인(LDD) 영역(명시적으로 도시하지 않음)을 위한 주입이 수행될 수 있다. 도 6에서 전술한 주입과 마찬가지로, 상이한 디바이스 타입을 가진 실시형태에서는, 영역(50P)을 노출시키면서 포토레지스트와 같은 마스크가 영역(50N) 위에 형성될 수 있고, 영역(50P)의 노출된 핀(52)에 적절한 타입(예컨대, p타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. 후속하여, 영역(50N)을 노출시키면서 포토레지스트와 같은 마스크가 영역(50P) 위에 형성되고, 영역(50N)의 노출된 핀(52)에 적절한 타입(예컨대, n타입)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. n타입 불순물은 전술한 바와 같은 n타입 불순물들 중 임의의 것일 수 있고, p타입 불순물은 전술한 바와 같은 p타입 불순물들 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1012 cm-2 내지 약 1016 cm-2의 불순물 도즈량을 가질 수 있다. 일부 실시형태에서, 적절한 불순물은 약 1 keV 내지 약 10 keV의 주입 에너지에서 주입될 수 있다. 주입된 불순물을 활성화시키기 위해 어닐이 이용될 수 있다.
도 9a와 도 9b에서, 더미 게이트(72)와 마스크(74)의 측벽을 따라 게이트 시일 스페이서(80) 상에 게이트 스페이서(86)가 형성된다. 게이트 스페이서(86)는 절연성 재료를 등각으로 퇴적한 다음에 그 절연성 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(86)의 절연성 재료는 실리콘 산화물, 실리콘 질화물, SiCN, SiOC, SiOCN, 이들의 조합, 등을 포함할 수 있다. 일부 실시형태에서, 게이트 스페이서(86)는 상이한 재료를 포함하는 복수의 층(도시 생략)을 포함할 수 있다. 일부 실시형태에서, 게이트 스페이서(86) 및 게이트 시일 스페이서(80)는 동일한 재료를 포함한다. 다른 실시형태에서, 게이트 스페이서(86) 및 게이트 시일 스페이서(80)는 상이한 재료를 포함한다.
전술한 개시내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명하는 것임을 알아야 한다. 다른 공정 및 시퀀스가 사용될 수도 있다. 예를 들어, 더 적은 수의 또는 추가의 스페이서가 사용될 수도 있고, 단계들의 상이한 시퀀스가 사용될 수도 있다(예컨대, 게이트 시일 스페이서(80)는 게이트 스페이서(86)의 형성 전에 에칭되지 않아 "L자형" 게이트 시일 스페이서를 형성할 수도 있고, 스페이서가 형성 및 제거될 수도 있고, 및/또는 등등이 있을 수 있다). 뿐만 아니라, 상이한 구조 및 단계를 사용하여 n타입 및 p타입 디바이스가 형성될 수도 있다. 예를 들어, n타입 디바이스를 위한 LDD 영역은 게이트 시일 스페이서(80)를 형성하기 전에 형성될 수 있는 반면, p타입 디바이스를 위한 LDD 영역은 게이트 시일 스페이서(80)를 형성한 후에 형성될 수 있다.
도 10a와 도 10b에서, 각각의 채널 영역(58)에 응력을 가하여 디바이스 성능을 향상시키기 위해 핀(52) 내에 에피택셜 소스/드레인 영역(82)이 형성된다. 에피택셜 소스/드레인 영역(82)은 각 더미 게이트(72)가 에피택셜 소스/드레인 영역(82)의 각각의 인접한 쌍 사이에 배치되도록 핀(52)에 형성된다. 일부 실시형태에 있어서, 에피택셜 소스/드레인 영역(82)은 핀(52) 내로 연장될 수 있고 또한 핀(52)을 관통할 수도 있다. 일부 실시형태에서, 게이트 스페이서(86)는 에피택셜 소스/드레인 영역(82)이 형성된 FinFET 디바이스의 후속 형성되는 게이트를 단락시키지 않도록 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(82)을 더미 게이트(72)로부터 분리시키는 데 이용된다.
영역(50N) 내의 에피택셜 소스/드레인 영역(82)은, 영역(50P)을 마스킹하고 핀(52)에 리세스를 형성하기 위하여 영역(50N) 내의 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그런 다음, 영역(50N)의 에피택셜 소스/드레인 영역(82)이 리세스에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(82)은 예컨대 n타입 FinFET에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘을 포함하면, 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 실리콘, SiC, SiCP, SiP, 이들의 조합, 등과 같이 채널 영역(58)에 인장 변형을 가하는 재료를 포함할 수 있다. 영역(50N) 내의 에피택셜 소스/드레인 영역(82)은 핀(52)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
영역(50P) 내의 에피택셜 소스/드레인 영역(82)은, 영역(50N)을 마스킹하고 핀(52)에 리세스를 형성하기 위하여 영역(50P) 내의 핀(52)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그런 다음, 영역(50P)의 에피택셜 소스/드레인 영역(82)이 리세스에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(82)은 예컨대 p타입 FinFET에 맞는 적절한 재료와 같이, 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 핀(52)이 실리콘을 포함하면, 영역(50P) 내의 에피택셜 소스/드레인 영역(82)은 SiGe, SiGeB, Ge, GeSn, 이들의 조합, 등과 같이, 채널 영역(58)에 압축 변형을 가하는 재료를 포함할 수 있다. 영역(50P) 내의 에피택셜 소스/드레인 영역(82)도 핀(52)의 각각의 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(82) 및/또는 핀(52)은, 저농도로 도핑된 소스/드레인 영역을 형성하기 위한 전술한 공정과 마찬가지로, 도펀트가 주입될 수 있으며, 이어서 어닐이 뒤따를 수 있다. 에피택셜 소스/드레인 영역(82)은 약 1019 cm-3 내지 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(82)을 위한 n타입 및/또는 p타입 불순물은 전술한 불순물들 중의 임의의 것일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(82)은 성장중 인시츄 도핑될 수도 있다.
영역(50N)과 영역(50P)에 에피택셜 소스/드레인 영역(82)을 형성하는 데 사용되는 에피택시 공정의 결과로서, 에피택셜 소스/드레인 영역의 상부면은 핀(52)의 측벽을 지나 횡방향 외측으로 확장하는 패싯을 갖는다. 일부 실시형태에서, 이들 패싯은 도 10c에 예시하는 바와 같이 동일한 FinFET의 인접한 에피택셜 소스/드레인 영역들(82)이 병합되게 한다. 다른 실시형태에서, 인접한 에피택셜 소스/드레인 영역들(82)은 도 10b에 예시하는 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 10c와 도 10d에 도시하는 실시형태에서, 게이트 스페이서(86)는 격리 영역(56) 위로 연장되는 핀(24)의 측벽들의 일부를 덮어 에피택셜 성장을 막도록 형성된다. 다른 실시형태에서, 게이트 스페이서(86)를 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하여 에피택시 성장 영역이 격리 영역(56)의 표면으로 연장될 수 있도록 조정될 수 있다.
도 11a와 도 11b에서, 제1 ILD(층간 유전체)(88)가 도 10a와 도 10b에 도시하는 구조 위에 퇴적된다. 제1 ILD(88)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), FCVD, 이들의 조합, 등의 임의의 적절한 방법으로 퇴적될 수 있다. 유전체 재료는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(undoped Silicate Glass) 등을 포함할 수 있다. 임의의 조건에 맞는 공정에 의해 형성된 다른 절연성 재료도 사용할 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)(87)이 제1 ILD(88)과 에피택셜 소스/드레인 영역(82), 마스크(74), 및 게이트 스페이서(86) 사이에 배치된다. CESL(87)는 상부의 제1 ILD(88)의 재료와는 상이한 에칭 레이트를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 이들의 조합, 등과 같은, 유전체 재료를 포함할 수 있다.
도 12a와 도 12b에서, 제1 ILD(88)의 상면을 더미 게이트(72) 또는 마스크(74)(도 11a 및 도 11b 참조)의 상부 표면과 같은 높이가 되게 하기 위해 CMP 공정과 같은 평탄화 공정이 행해질 수 있다. 또한 평탄화 공정은 더미 게이트(72) 상의 마스크(74)와, 마스크(74)의 측벽을 따른 게이트 시일 스페이서(80)와 게이트 스페이서(86)의 부분을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(72), 게이트 시일 스페이서(80), 게이트 스페이서(86), 및 제1 ILD(88)의 상면들은 평탄화 공정의 공정 변화 내에서 서로 같은 높이가 된다. 따라서, 더미 게이트(72)의 상면이 제1 ILD(88)를 통해 노출된다. 일부 실시형태에서는, 마스크(74)가 잔류할 수도 있는데, 이 경우 평탄화 공정은 제1 ILD층(88)의 상면을 마스크(74)의 상면과 같은 높이가 되게 한다.
도 13a와 도 13b에서, 존재한다면 마스크(74)와 더미 게이트(72)(도 11a와 도 11b 참조)가 에칭 공정에서 제거되어, 개구부(90)가 형성된다. 개구부(90) 내의 더미 유전체층(60)의 부분도 제거될 수 있다. 일부 실시형태에서는, 더미 게이트(72)만 제거되고, 더미 유전체층(60)은 잔류하여 개구부(90)에 의해 노출된다. 일부 실시형태에서, 더미 유전체층(60)은 다이의 제1 영역(예컨대, 코어 로직 영역)에서는 개구부(90)로부터 제거되고, 다이의 제2 영역(예컨대, 입출력 영역)에서는 개구부(90)에 잔류한다. 일부 실시형태에서, 더미 게이트(72)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(88) 또는 게이트 스페이서(86)는 에칭하지 않고서 선택적으로 더미 게이트(72)를 에칭하는 반응 가스를 사용한 건식 에칭 공정을 포함할 수 있다. 각 개구부(90)는 각각의 핀(52)의 채널 영역(58)을 노출시킨다. 각 채널 영역(58)은 에피택셜 소스/드레인 영역(82)의 인접한 쌍들 사이에 배치된다. 제거 중에, 더미 게이트(72)가 에칭될 때에, 더미 게이트 유전체층(60)은 에칭 정지층으로서 이용될 수 있다. 그런 다음, 더미 유전체층(60)은 더미 게이트(72)의 제거 후에 선택적으로 제거될 수 있다.
도 14는 일부 실시형태에 따른 게이트 스택(102)(도 21a 내지 도 21d)을 형성하는 방법(200)을 도시하는 흐름도이다. 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 및 도 21d는 방법(200)에 따른 게이트 스택(102)의 제조 중간 단계의 단면도이다. 게이트 스택(102)은 대체 게이트 스택, 또는 금속 게이트 스택이라고도 칭해질 수 있다.
도 14, 도 15a, 및 도 15b를 참조하면, 단계 202에서, 개구부(90)의 측벽 및 바닥을 따라 그리고 제1 ILD(88) 위에 계면층(92)이 형성된다. 계면층(92)은 실리콘 산화물을 포함할 수 있고, ALD, CVD, 등과 같은 화학적 퇴적 공정을 사용하여 또는 산화 공정을 사용하여 형성될 수 있다. 계면층(92)이 퇴적 공정을 사용하여 형성되는 일부 실시형태에서는, 계면층(92)이 핀(52), 격리 영역(56), 및 게이트 시일 스페이서(80)의 노출면들을 따라 연장된다. 계면층(92)이 산화 공정을 사용하여 형성되는 일부 실시형태에서는, 계면층(92)이 핀(52)의 노출면을 따라 연장되고, 격리 영역(56) 및 게이트 시일 스페이서(80)의 노출면들을 따라서는 연장되지 않는다. 일부 실시형태에 있어서, 계면층(92)은 약 8 Å 내지 약 20 Å의 두께를 갖는다.
도 14, 도 16a와 도 16b를 참조하면, 단계 204에서, 개구부(90)에서 계면층(92) 위에 쌍극자층(94)이 형성된다. 일부 실시형태에서, 영역(50N)(도 2 참조)에서, 쌍극자층(94)은 란탄 산화물(La2O3), 이트륨 산화물(Y2O3), 이들의 조합, 등과 같은 금속 산화물 재료를 포함하고, ALD, CVD, 이들의 조합, 등을 사용하여 형성될 수 있다. 이 실시형태에서, 쌍극자층(94)은 n쌍극자층으로도 칭해질 수 있다. 일부 실시형태에서, 영역(50P)(도 2 참조)에서, 쌍극자층(94)은 아연 산화물(ZnO), 알루미늄 산화물(Al2O3), 갈륨 산화물(Ga2O 또는 Ga2O3), 이들의 조합, 등과 같은 금속 산화물 재료를 포함하고, ALD, CVD, 이들의 조합, 등을 사용하여 형성될 수 있다. 이 실시형태에서, 쌍극자층(94)은 p쌍극자층으로도 칭해질 수 있다. 일부 실시형태에서, 퇴적 공정 동안, 쌍극자층(94)의 금속 원자의 일부가 계면층(92) 내로 확산되어 금속 도핑 계면층(92')을 형성한다. 일부 실시형태에서, 확산된 금속 원자는 금속 도핑 계면층(92')과 후속 형성된 게이트 유전체층 사이의 계면에서 쌍극자를 형성하고, 형성된 FinFET 디바이스의 임계 전압을 변경한다. 일부 실시형태에서, 계면층(92)(도 15a 및 도 15b 참조) 내로 확산되는 금속의 원자량은 쌍극자층(94)의 두께를 늘림으로써 증가할 수 있다. 일부 실시형태에 있어서, 쌍극자층(94)은 약 1 Å 내지 약 15 Å의 두께를 갖는다.
도 17은 일부 실시형태에 따른 쌍극자층(94)(도 16a 및 도 16b 참조)을 형성하는 방법(300)을 도시하는 흐름도이다. 일부 실시형태에서, 방법(300)은 방법(200)(도 14)의 단계 204에서 구현될 수 있다. 예시하는 실시형태에서, 방법(300)은 ALD 공정을 포함한다. 방법(300)은 ALD 사이클(302)을 1회 이상 수행하는 단계를 포함한다. 일부 실시형태에서, ALD 사이클(302)은 N2회 수행된다. 일부 실시형태에서, N2는 1과 100 사이일 수 있다. 일부 실시형태에서, 방법(300)은 약 150 ℃와 약 650 ℃ 사이의 온도에서 수행된다. 일부 실시형태에서, 방법(300)은 약 0.1 Torr와 약 70 Torr 사이의 압력에서 수행된다.
일부 실시형태에서, ALD 사이클(302)은 금속 함유 전구체를 계면층(92)(도 15a 및 도 15b 참조) 위에 도입하는 단계 304를 수행하는 것을 포함할 수 있다. 일부 실시형태에서, 금속 함유 전구체는 계면층(92)의 노출면 상에 흡수된다. 일부 실시형태에서, 금속 함유 전구체는 약 0.1 초와 약 20 초 사이의 시간 동안 도입될 수 있다. 일부 실시형태에서, 금속 함유 전구체의 유량은 약 200 sccm과 약 5000 sccm 사이일 수 있다.
단계 306에서, 금속 함유 전구체의 미흡수된 부분은 N2, Ar, 등, 이들의 조합과 같은 비반응성 가스를 사용하여 퍼징된다. 일부 실시형태에서, 퍼지는 약 0.1 초와 약 60 초 사이의 시간 동안 수행된다. 일부 실시형태에서, 비반응성 가스의 유량은 약 200 sccm과 약 5000 sccm 사이일 수 있다.
단계 308에서, 산소 함유 전구체가 금속 함유 전구체의 흡수된 부분 위에 도입된다. 산소 함유 전구체는 금속 함유 전구체의 흡수된 부분과 반응하고 쌍극자층(94)의 금속 산화물 재료를 형성한다. 일부 실시형태에서, 산소 함유 전구체는 H2O, O2, O3, 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 산소 함유 전구체는 약 0.1 초와 약 60 초 사이의 시간 동안 도입될 수 있다. 일부 실시형태에서, 산소 함유 전구체의 유량은 약 200 sccm과 약 5000 sccm 사이일 수 있다.
단계 310에서, 단계 308의 반응 부산물은 N2, Ar, 등, 이들의 조합과 같은 비반응성 가스를 사용하여 퍼징된다. 일부 실시형태에서, 퍼지는 약 0.1 초와 약 60 초 사이의 시간 동안 수행된다. 일부 실시형태에서, 비반응성 가스의 유량은 약 200 sccm과 약 5000 sccm 사이일 수 있다.
일부 실시형태에서, 쌍극자층(94)이 알루미늄 산화물(Al2O3)을 포함할 경우, 금속 함유 전구체는 TMA(Al2(CH3)6)를 포함하고, 산소 함유 전구체는 H2O를 포함하며, 방법(300)은 약 250 ℃와 약 550 ℃ 사이의 온도에서 그리고 약 0.5 Torr와 약 40 Torr 사이의 압력에서 수행된다.
일부 실시형태에서, 쌍극자층(94)이 란탄 산화물(La2O3)을 포함할 경우, 금속 함유 전구체는 La(fAMD)3를 포함하고, 산소 함유 전구체는 H2O를 포함하며, 방법(300)은 약 100 ℃와 약 450 ℃ 사이의 온도에서 그리고 약 0.01 Torr와 약 50 Torr 사이의 압력에서 수행된다.
일부 실시형태에서, 쌍극자층(94)이 이트륨 산화물(Y2O3)을 포함할 경우, 금속 함유 전구체는 Y(DPfAMD)3를 포함하고, 산소 함유 전구체는 H2O를 포함하며, 방법(300)은 약 100 ℃와 약 450 ℃ 사이의 온도에서 그리고 약 0.01 Torr와 약 50 Torr 사이의 압력에서 수행된다.
일부 실시형태에서, 쌍극자층(94)이 아연 산화물(ZnO)을 포함할 경우, 금속 함유 전구체는 DEZn를 포함하고, 산소 함유 전구체는 O3를 포함하며, 방법(300)은 약 100 ℃와 약 450 ℃ 사이의 온도에서 그리고 약 0.01 Torr와 약 50 Torr 사이의 압력에서 수행된다.
일부 실시형태에서, 쌍극자층(94)이 갈륨 산화물(Ga2O 또는 Ga2O3)을 포함할 경우, 금속 함유 전구체는 TDMAGa를 포함하고, 산소 함유 전구체는 O3를 포함하며, 방법(300)은 약 100 ℃와 약 450 ℃ 사이의 온도에서 그리고 약 0.1 Torr와 약 50 Torr 사이의 압력에서 수행된다.
도 14, 도 18a, 및 도 18b를 참조하면, 단계 206에서, 쌍극자층(94)(도 16a 및 도 16b 참조)에 대해 불소 침지 공정(fluorine soaking process)이 수행되어 불소 도핑 쌍극자층(94')을 형성한다. 일부 실시형태에서, 불소 침지 공정은 도 16a 및 도 16b의 구조를 불소 함유 화학물 속에 침지하는 것을 포함한다. 불소 함유 화학물은 WF6, NF3, 등, 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에서, 불소 침지 공정은 기상 공정을 포함하고, 도 16a 및 도 16b의 구조는 불소 함유 화학물의 불소 함유 분자(96)의 가스 속에 침지된다. 일부 실시형태에서, 불소 함유 분자(96)는 쌍극자층(94)(도 16a 및 도 16b 참조)의 노출면에 흡수되고, 불소 함유 분자(96)로부터의 불소 원자가 쌍극자층(94) 내로 확산되어 불소 도핑 쌍극자층(94')을 형성한다. 다른 실시형태의 경우, 불소 침지 공정은 액상 공정을 포함한다. 일부 실시형태에서, 불소 침지 공정 동안, 불소 쌍극자층(94')의 금속 원자의 일부가 금속 도핑 계면층(92') 내로 더욱 확산된다.
일부 실시형태에서, 불소 침지 공정은 약 250 ℃와 약 550 ℃ 사이의 온도에서 수행된다. 일부 실시형태에서, 불소 침지 공정은 약 0.5 Torr와 약 40 Torr 사이의 압력에서 수행된다. 일부 실시형태에서, 불소 도핑 쌍극자층(64') 내의 불소 농도는 불소 침지 공정의 지속시간을 늘림으로써 상승할 수 있다. 일부 실시형태에서, 불소 침지 공정은 약 0.1 초와 약 1800 초 사이의 시간 동안 수행된다. 일부 실시형태에서, 불소 도핑 쌍극자층(94')은 약 0.01 att%와 약 25 att% 사이의 불소 농도를 갖는다.
도 14, 도 19a, 및 도 19b를 참조하면, 단계 208에서, 도 18a 및 도 18b의 구조에 대해 어닐 공정이 수행된다. 일부 실시형태에서, 어닐 공정은 불소 도핑 쌍극자층(94')로부터 금속 도핑 계면층(92')(도 18a 및 도 18b) 내로 불소 및 금속 원자의 일부를 이동시켜, 금속/불소 도핑 계면층(92")을 형성한다. 일부 실시형태에서, 불소 도핑 쌍극자층(94')이 불소 도핑 란탄 산화물(La2O3)층인 경우, 금속 원자는 란탄(La) 원자이다. 일부 실시형태에서, 불소 도핑 쌍극자층(94')이 불소 도핑 이트륨 산화물(Y2O3)층인 경우, 금속 원자는 이트륨(Y) 원자이다. 일부 실시형태에서, 불소 도핑 쌍극자층(94')이 불소 도핑 아연 산화물(ZnO)층인 경우, 금속 원자는 아연(Zn) 원자이다. 일부 실시형태에서, 불소 도핑 쌍극자층(94')이 불소 도핑 알루미늄 산화물(Al2O3)층인 경우, 금속 원자는 알루미늄(Al) 원자이다. 일부 실시형태에서, 불소 도핑 쌍극자층(94')이 불소 도핑 갈륨 산화물(Ga2O2 또는 Ga2O3)층인 경우, 금속 원자는 갈륨(Ga) 원자이다. 일부 실시형태에서, 어닐 공정은 약 450 ℃와 약 1100 ℃ 사이의 온도에서 수행된다. 일부 실시형탱에서, 어닐 공정은 약 0.1 초와 약 30 초 사이의 시간 동안 수행된다. 일부 실시형태에서, 단계 206 및 208은 N1회 수행된다. N1는 약 1과 약 5 사이일 수 있다.
일부 실시형태에서, 금속/불소 도핑 계면층(92") 내의 불소 및 금속 원자의 확산 깊이는 어닐 공정의 온도 및/또는 지속시간을 늘림으로써 증가할 수 있다. 일부 실시형태에서, 어닐 공정이 약 0.1 초와 약 1800 초 사이의 시간 동안 수행될 경우, 불소 및 금속 원자는 금속/불소 도핑 계면층(92")의 상부면으로 확산된다. 이 실시형태에서, 금속/불소 도핑 계면층(92")의 상부면은 약 0.001 att%와 약 20 att% 사이의 불소 농도를 갖는다. 또한 일부 실시형태에서, 불소 도핑 쌍극자층(94')이 불소 도핑 란탄 산화물(La2O3)을 포함하는 경우, 금속/불소 도핑 계면층(92")의 상부면은 약 0.001 att%와 약 15 att% 사이의 란탄 농도를 갖는다.
일부 실시형태에서, 어닐 공정이 약 0.1 초와 약 1800 초 사이의 시간 동안 수행될 경우, 불소 및 금속 원자는 금속/불소 도핑 계면층(92")과 각각의 핀(52) 사이의 계면으로 확산된다. 이 실시형태에서, 금속/불소 도핑 계면층(92")의 상부면은 약 0.001 att%와 약 20 att% 사이의 불소 농도를 갖고, 금속/불소 도핑 계면층(92")의 내부는 약 0.001 att%와 약 20 att% 사이의 불소 농도를 갖고, 금속/불소 도핑 계면층(92")과 각각의 핀(52) 사이의 계면은 약 0.001 att%와 약 20 att% 사이의 불소 농도를 갖는다. 또한, 일부 실시형태에서, 불소 도핑 계면층(94')이 불소 도핑 란탄 산화물(La2O3)을 포함하는 경우, 금속/불소 도핑 계면층(92")의 상부면은 약 0.001 att%와 약 15 att% 사이의 란탄 농도를 갖고, 금속/불소 도핑 계면층(92")의 내부는 약 0.001 att%와 약 15 att% 사이의 란탄 농도를 갖고, 금속/불소 도핑 계면층(92")과 각각의 핀(52) 사이의 계면은 약 0.001 att%와 약 15 att% 사이의 란탄 농도를 갖는다.
일부 실시형태에서, 계면층(92") 내로 확산되는 금속 원자는 전도대 단부에 가까운 에너지 상태를 도입할 수 있고, 그래서 형성되는 게이트 스택의 누설 경로 및 신뢰성 약화를 초래할 수 있다. 일부 실시형태태에서, 계면층(92") 내로 확산되는 불소 원자는 전도대 단부에 가까운 에너지 상태를 제거하고, 게이트 스택 신뢰성을 높이며, 게이트 누설을 저감하거나 없앨 수 있다.
도 14, 도 20a, 및 도 20b를 참조하면, 단계 210에서, 불소 도핑 쌍극자층(94')(도 19a 및 도 19b)을 제거하여 금속/불소 도핑 계면층(92")을 노출시킨다. 일부 실시형태에서, 제거 공정은 묽은 불산(dHF) 에칭, SC1 공정, SC2 공정, 등, 또는 이들의 조합과 같은 습식 에칭 공정을 포함할 수 있다.
도 14, 도 21a, 및 도 21b를 참조하면, 단계 212에서, 개구부(90)(도 20a 및 도 20b 참조)에서 금속/불소 도핑 계면층(92') 위에 게이트 유전체층(98)이 형성된다. 일부 실시형태에서, 게이트 유전체층(98)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시형태에서, 게이트 유전체층(98)은 하이-k 유전체 재료를 포함하고, 이들 실시형태에서, 게이트 유전체층(98)은 약 7.0보다 높은 k 값을 가질 수 있고, 하프늄, 알루미늄, 지르코늄, 란탄, 망간, 바륨, 티탄, 납, 및 이들의 조합의 실리케이트 또는 금속 산화물을 포함한다. 게이트 유전체층(98)의 형성 방법은 분자빔 퇴적(MBD), ALD, PECVD, 이들의 조합, 등을 포함할 수 있다. 일부 실시형태에서, 게이트 유전체층(98)은 제1 금속 원소의 원자를 포함하고, 금속/불소 도핑 계면층(92")은 제1 금속 원소와는 상이한 제2 금속 원소의 원자를 포함한다.
도 14, 도 21a, 및 도 21b를 참조하면, 단계 214에서, 게이트 전극층(100)이 게이트 유전체층(98) 위에 퇴적되고 개구부(90)(도 20a 및 도 20b 참조)의 잔류 부분을 채운다. 도 21a와 도 21b에는 단층 게이트 전극층(100)이 도시되지만, 게이트 전극층(100)은 도 21b의 영역(104)의 상세도를 보여주는 도 21c에 도시하는 바와 같이, 임의 개의 라이너층(100A), 임의 개의 일함수 조정층(100B), 및 전도성 충전층(100C)를 포함할 수도 있다. 라이너층(100A)은 TiN, TiO, TaN, TaC, 이들의 조합, 이들의 다층, 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합, 등을 사용하여 형성될 수 있다. 영역(50N)에서, 일함수 조정층(100B)은 Ti, Ag, Al, TiAl, TiAlN, TiAlC, TaC, TaCN, TaSiN, TaAlC, Mn, Zr, 이들의 조합, 이들의 다층, 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합, 등을 사용하여 형성될 수 있다. 영역(50P)에서, 일함수 조정층(100B)은 TiN, WN, TaN, Ru, Co, 이들의 조합, 이들의 다층, 등을 포함할 수 있고, PVD, CVD, ALD, 이들의 조합, 등을 사용하여 형성될 수 있다. 일부 실시형태에서, 전도성 충전층(100C)은 Co, Ru, Al, Ag, Au, W, Ni, Ti, Cu, Mn, Pd, Re, Ir, Pt, Zr, 이들의 합금, 이들의 조합, 이들의 다층, 등을 포함하 수 있고, PVD, CVD, ALD, 도금, 이들의 조합, 등을 사용하여 형성될 수 있다.
개구부(90)(도 20a 및 도 20b 참조)의 충전 후에, 제1 ILD(88)의 상면 위에 과량 부분이 있는, 게이트 유전체층(98), 게이트 전극층(100), 및/또는 금속/불소 도핑 계면층(92")의 과량 부분을 제거하기 위해 CMP와 같은 평탄화 공정이 수행될 수 있다. 따라서 게이트 유전체층(98), 게이트 전극층(100), 및/또는 금속/불소 도핑 계면층(92")의 잔여부가 형성된 FinFET의 게이트 스택(102)을 형성한다. 게이트 스택(102)은 핀(52)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
도 21d는 도 21c의 영역(106)의 상세도를 도시한다. 일부 실시형태에서, 금속/불소 도핑 계면층(92") 내의 불소 원자는 각각의 핀(52) 및 각각의 게이트 유전체층(98) 내로 확산하고 금속/불소 도핑 계면층(92")과 각각의 핀(52) 사이의 계면 및 금속/불소 도핑 계면층(92")과 각각의 게이트 유전체층(98) 사이의 계면에 다양한 결합(bond)을 형성한다. 일부 실시형태에서, 불소 원자는 금속/불소 도핑 계면층(92")과 각각의 핀(52) 사이의 계면 및 금속/불소 도핑 계면층(92")과 각각의 게이트 유전체층(98) 사이의 계면에서 F-Si 결합을 형성한다. 일부 실시형태에서, 게이트 유전체층(98)이 하프늄 산화물(HfO2)로 제조되는 경우, 불소 원자는 금속/불소 도핑 계면층(92")과 각각의 게이트 유전체층(98) 사이의 계면에서 Hf-F 결합을 형성한다. F-Si 및 Hf-F 결합은 계면에서 강한 결합을 형성하고 게이트 스택(102)의 신뢰성을 향상시킨다.
일부 실시형태에서, 금속/불소 도핑 계면층(92") 내의 금속 원자의 일부는 각각의 게이트 유전체층(98)과 각각의 핀(52) 내로 확산된다. 일부 실시형태에서, 게이트 유전체층(98)이 하프늄 산화물(HfO2)로 제조되고 금속 원자가 란탄(La) 원자인 경우, 게이트 유전체층(98)에서 란탄(La) 농도 대 하프늄(Hf) 농도의 비는 약 0.014과 약 0.4 사이이다. 일부 실시형태에서, 게이트 유전체층(98)이 하프늄 산화물 산화물(HfO2)로 제조될 경우, 게이트 유전체층(98)에서 불소(F) 농도 대 하프늄(Hf) 농도의 비는 약 0.014과 약 0.4 사이이다.
영역(50N) 및 영역(50P)에서의 게이트 유전체층(98)의 형성은 각 영역 내의 게이트 유전체층(98)이 동일 재료로 형성되도록 동시에 이루어질 수 있다. 다른 실시형태에서, 각 영역 내의 게이트 유전체층(98)은 상이한 영역 내의 게이트 유전체층(98)이 상이한 재료로 형성될 수 있도록 개별 공정에 의해 형성될 수 있다. 영역(50N) 및 영역(50P)에서의 전도성 충전층(100C)의 형성은 각 영역 내의 전도성 충전층(100C)이 동일 재료로 형성되도록 동시에 이루어질 수 있다. 다른 실시형태에서, 각 영역 내의 전도성 충전층(100C)은 상이한 영역 내의 전도성 충전층(100C)이 상이한 재료로 형성될 수 있도록 개별 공정에 의해 형성될 수 있다. 개별 공정을 이용할 때에 적절한 영역을 마스킹하고 노출시키기 위해 다양한 마스킹 단계를 사용할 수 있다.
도 22a와 도 22b에서, 게이트 스택(102)을 형성한 후에, 제1 ILD(88) 및 게이트 스택(102) 위에 제2 ILD(110)이 퇴적된다. 일부 실시형태에 있어서, 제2 ILD(110)는 제1 ILD(88)와 유사한 재료 및 방법을 사용하여 형성되며, 이에 대한 설명은 여기에서 반복하지 않는다. 일부 실시형태에 있어서, 제1 ILD(88)와 제2 ILD(110)은 동일한 재료를 포함한다. 일부 실시형태에 있어서, 제1 ILD(88)와 제2 ILD(110)은 상이한 재료를 포함한다.
일부 실시형태에서는, 제2 ILD(110)의 형성 전에, 게이트 스택(102)이 리세싱되어 게이트 스택(102) 바로 위에 그리고 시일 스페이서(80)의 대향 부분들 사이에 리세스가 형성된다. 실리콘 질화물, 실리콘 산질화물, 이들의 조합, 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(108)가 리세스에 충전된 다음에, 제1 ILD(88) 위로 연장되는 유전체 재료의 과량 부분을 제거하는 평탄화 공정이 행해진다. 후속으로 형성되는 게이트 컨택(112)(도 23a와 도 23b 참조)이 각각의 게이트 마스크(108)를 관통하여, 각각의 리세싱된 게이트 전극층(100)의 상면과 접촉한다.
도 23a과 도 23b에서, 일부 실시형태에 따라 게이트 컨택(112) 및 소스/드레인 컨택(114)이 제2 ILD(110)와 제1 ILD(88)을 통해 형성된다. 소스/드레인 컨택(114)을 위한 개구부는 제1 ILD(88), 제2 ILD(110), 및 CESL(87)를 통해 형성되고, 게이트 컨택(112)을 위한 개구부는 제2 ILD(110) 및 게이트 마스크(108)를 통해 형성된다. 개구부는 조건에 맞는 포토리소그래피 및 에칭 기술을 이용해 형성될 수 있다. 소스/드레인 컨택(114)을 위한 개구부를 형성한 후에, 소스/드레인 컨택(114)을 위한 개구부를 통해 실리사이드층(116)이 형성된다. 일부 실시형태에서는 소스/드레인 컨택(114)을 위한 개구부에 금속 재료가 퇴적된다. 금속 재료는 Ti, Co, Ni, NiCo, Pt, NiPt, Ir, PtIr, Er, Yb, Pd, Rh, Nb, 이들의 조합, 등을 포함할 수 있고, PVD, 스퍼터링, 이들의 조합, 등을 사용하여 형성될 수 있다. 후속하여 어닐 공정이 수행되어 실리사이드층(116)을 형성한다. 에피택셜 소스/드레인 영역(82)이 실리콘을 포함하는 일부 실시형태에서는, 어닐 공정으로 말미암아 금속 재료가 실리콘과 반응하여 금속 재료와 에피택셜 소스/드레인 영역(82) 사이의 계면에 금속 재료의 실리사이드를 형성한다. 실리사이드층(116)을 형성한 후에, 금속 재료의 미반응 부분은 예컨대 적절한 에칭 공정과 같은 적절한 제거 공정을 사용하여 제거된다.
이어서, 확산 배리어층, 어드히젼층(adhesion layer) 등과 같은 라이너, 및 전도성 재료가 소스/드레인 컨택(114)을 위한 개구부에 그리고 게이트 컨택(112)을 위한 개구부에 형성된다. 라이너는 티탄, 티탄 질화물, 탄탈, 탄탈 질화물, 이들의 조합, 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈, 이들의 조합, 등을 포함할 수 있다. 제2 ILD(110)의 표면으로부터 과량 재료를 제거하기 위해 CMP 공정과 같은 평탄화 공정이 수행될 수 있다. 전도성 재료 및 라이너의 잔류 부분이 개구부 내에 소스/드레인 컨택(114) 및 게이트 컨택(112)을 형성한다. 소스/드레인 컨택(114)은 각각의 에피택셜 소스/드레인 영역(82)에 전기적으로 결합되고, 게이트 컨택(112)은 게이트 전극(100)에 전기적으로 결합된다. 소스/드레인 컨택(114) 및 게이트 컨택(112)은 상이한 공정으로 형성될 수도 있고 동일한 공정으로 형성될 수도 있다. 동일한 단면에 형성되는 것으로 도시되고 있지만, 소스/드레인 컨택(114) 및 게이트 컨택(112) 각각은 상이한 단면에 형성될 수 있고, 이에 컨택의 단락을 피할 수 있음을 이해해야 할 것이다.
도 24a와 도 24b는 일부 실시형태에 따른 FinFET 디바이스의 단면도이다. 도 24a는 도 1에 도시한 기준 단면 A-A을 따른 단면도를 도시한다. 도 24b는 도 1에 도시한 기준 단면 B-B를 따른 단면도를 도시한다. 일부 실시형태에서, 도 24a와 도 24b에 도시한 FinFET 디바이스는, 같은 피처가 같은 참조 번호로 라벨링되는, 도 23a와 도 23b에 도시한 FinFET 디바이스와 유사하며, 같은 피처의 설명은 여기에 반복하지 않는다. 일부 실시형태에서, 도 24a와 도 24b에 도시한 FinFET 디바이스는 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8a, 도 8b, 도 9a, 도 9b, 도 10a, 도 10b, 도 10c, 도 10d, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 15a, 도 15b, 도 16a, 도 16b, 도 18a, 도 18b, 도 19a, 도 19b, 도 20a, 도 20b, 도 21a, 도 21b, 도 21c, 도 21d, 도 22a, 도 22b, 도 23a, 및 도 23을 참조하여 전술한 공정 단계와 유사한 공정 단계를 사용하여 형성될 수 있으며, 이에 대한 설명은 여기에 반복하지 않는다. 도 24a와 도 24b에 예시한 실시형태에서는, 계면층(92")이 산화 공정을 사용하여 형성되므로, 계면층(92")이 핀(52)의 노출면을 따라 연장되고, 격리 영역(56)의 상면 및 게이트 시일 스페이서(80)의 측벽을 따라서는 연장되지 않는다.
개시하는 FinFET 실시형태는 나노구조(예컨대, 나노시트, 나노와이어, 등) 전계효과 트랜지스터(NSFET)와 같은 게이트-올-어라운드(GAA) 디바이스에도 적용될 수 있다. NSFET 실시형태에서, 핀은 채널층과 희생층의 교번층의 스택을 패터닝함으로써 형성된 나노구조로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 전술한 실시형태와 유사한 방식으로 형성될 수 있다. 더미 게이트 스택이 제거된 후에, 희생층이 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조는 전술한 실시형태와 유사한 방식으로 형성될 수 있고, 대체 게이트 구조는 희생층을 제거함으로써 남아 있는 개구부를 부분적으로 또는 완전히 충전할 수 있으며, 대체 게이트 구조는 NSFET 디바이스의 채널 영역에서 채널층을 부분적으로 또는 완전히 둘러쌀 수 있다. 소스/드레인 영역 및 대체 게이트 구조에 대한 컨택 및 ILD는 전술한 실시형태와 유사한 방식으로 형성될 수 있다. 나노구조 디바이스는 미국 특허 제9,647,071호에 개시된 바와 같이 형성될 수 있으며, 이 특허문헌은 그 전체가 참조로 여기에 포함된다. 이러한 NSFET 실시형태는 이하의 도 25a, 도 25b, 도 26a, 및 도 26b에 도시된다.
도 25a와 도 25b는 일부 실시형태에 따른 NSFET 디바이스의 단면도이다. 도 25a는 도 1에 도시한 기준 단면 A-A을 따른 단면도를 도시한다. 도 25b는 도 1에 도시한 기준 단면 B-B를 따른 단면도를 도시한다. 도 25a와 도 25b에 도시한 FinFET 디바이스는, 같은 피처가 같은 참조 번호로 라벨링되는, 도 23a와 도 23b에 도시한 FinFET 디바이스와 유사하며, 같은 피처의 설명은 여기에 반복하지 않는다. 핀(52)(도 23a와 도 23b 참조) 대신에, 도 25a와 도 25b에 도시한 구조는 게이트 스택(102)의 부분이 나노구조(118)를 감싸고 있는 나노구조(118)를 포함한다. 일부 실시형태에서, 나노구조(118)를 감싸고 있는 게이트 스택(102)의 부분은 스페이서(120)에 의해 인접한 에피택셜 소스/드레인 영역(82)으로부터 격리된다. 일부 실시형태에 있어서, 나노구조(118)는 기판(50)과 유사한 방법을 사용하여 형성될 수 있으며, 이에 대한 설명은 여기에 반복하지 않는다. 일부 실시형태에서, 나노구조(118)와 기판(50)은 동일한 재료를 포함한다. 일부 실시형태에서, 나노구조(118)와 기판(50)은 상이한 재료를 포함한다. 스페이서(120)는 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료와 같은 임의의 적절한 재료를 사용할 수도 있다.
도 26a와 도 26b는 일부 실시형태에 따른 NSFET 디바이스의 단면도이다. 도 26a는 도 1에 도시한 기준 단면 A-A을 따른 단면도를 도시한다. 도 26b는 도 1에 도시한 기준 단면 B-B를 따른 단면도를 도시한다. 도 26a와 도 26b에 도시한 FinFET 디바이스는, 같은 피처가 같은 참조 번호로 라벨링되는, 도 24a와 도 24b에 도시한 FinFET 디바이스와 유사하며, 같은 피처의 설명은 여기에 반복하지 않는다. 핀(52)(도 24a와 도 24b 참조) 대신에, 도 26a와 도 26b에 도시한 구조는 게이트 스택(102)의 부분이 나노구조(118)를 감싸고 있는 나노구조(118)를 포함한다. 일부 실시형태에서, 나노구조(118)를 감싸고 있는 게이트 스택(102)의 부분은 스페이서(120)에 의해 인접한 에피택셜 소스/드레인 영역(82)으로부터 격리된다. 일부 실시형태에 있어서, 나노구조(118)는 기판(50)과 유사한 방법을 사용하여 형성될 수 있으며, 이에 대한 설명은 여기에 반복하지 않는다. 일부 실시형태에서, 나노구조(118)와 기판(50)은 동일한 재료를 포함한다. 일부 실시형태에서, 나노구조(118)와 기판(50)은 상이한 재료를 포함한다. 스페이서(120)는 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료와 같은 임의의 적절한 재료를 사용할 수도 있다.
실시형태들은 이하의 효과를 달성할 수 있다. 전술한 바와 같이 금속과 불소로 계면층을 도핑함으로써, 반도체 디바이스의 임계 전압(Vt)이 개선(또는 감소)되고, 게이트 스택의 신뢰성이 향상되며, 게이트 누설이 저감되거나 방지된다.
일 실시형태에 따르면, 방법은 기판으로부터 연장되는 핀을 형성하는 것을 포함한다. 핀 위에 더미 게이트가 형성된다. 더미 게이트는 핀의 측벽 및 상면을 따라 연장된다. 더미 게이트는 리세스를 형성하기 위해 제거된다. 리세스에 대체 게이트가 형성된다. 대체 게이트를 형성하는 것은 리세스의 측벽 및 바닥을 따라 계면층을 형성하는 것을 포함한다. 쌍극자층이 계면층 위에 형성된다. 쌍극자층은 금속 원자를 포함한다. 불소 원자가 쌍극자층에 유입된다. 불소 원자와 금속 원자는 쌍극자층으로부터 계면층으로 이동한다. 쌍극자층은 제거된다. 일 실시형태에서, 쌍극자층은 금속 산화물 재료를 포함한다. 일 실시형태에서, 쌍극자층에 불소 원자를 유입시키는 것은 쌍극자층을 불소 함유 화학물 속에 침지하는 것을 포함한다. 일 실시형태에서, 불소 함유 화학물은 WF6 또는 NF3를 포함한다. 일 실시형태에서, 쌍극자층으로부터 계면층으로 불소 원자 및 금속 원자를 이동시키는 것은 어닐 공정을 수행하는 것을 포함한다. 일 실시형태에서, 쌍극자층을 제거하는 것은 쌍극자층을 에칭하는 것을 포함한다. 일 실시형태에서, 쌍극자층을 형성하는 것은 원자층 퇴적(ALD) 공정을 수행하는 것을 포함한다.
다른 실시형태에 따르면, 방법은 핀을 형성하기 위해 기판을 패터닝하는 것을 포함한다. 핀 위에 더미 게이트가 형성된다. 더미 게이트는 핀의 측벽 및 상면을 따라 연장된다. 더미 게이트는 리세스를 형성하기 위해 에칭된다. 리세스에 대체 게이트가 형성된다. 대체 게이트를 형성하는 것은 리세스의 측벽 및 바닥을 따라 계면층을 퇴적하는 것을 포함한다. 쌍극자층이 계면층 위에 퇴적된다. 쌍극자층은 금속 원자를 포함한다. 불소 침지 공정이 쌍극자층에 대해 수행되어 도핑된 쌍극자층을 형성한다. 도핑된 쌍극자층은 불소 원자를 포함한다. 도핑된 쌍극자층으로부터 계면층으로 불소 원자 및 금속 원자를 이동시키고 도핑된 계면층을 형성하기 위해 어닐 공정이 수행된다. 도핑된 쌍극자층이 에칭되어 도핑된 계면층을 노출한다. 게이트 유전체층이 도핑된 계면층 위에 퇴적된다. 게이트 전극층이 게이트 유전체층 위에 퇴적된다. 일 실시형태에서, 쌍극자층은 란탄 산화물, 이트륨 산화물, 아연 산화물, 알루미늄 산화물, 또는 갈륨 산화물을 포함한다. 일 실시형태에서, 어닐 공정은 불소 원자의 일부 및 금속 원자의 일부를 도핑된 계면층과 핀 사이의 계면으로 이동시킨다. 일 실시형태에서, 계면층은 실리콘 산화물을 포함한다. 일 실시형태에서, 불소 침지 공정 및 어닐 공정은 2회 이상 수행된다. 일 실시형태에서, 쌍극자층에 대해 불소 침지 공정을 수행하는 것은 쌍극자층을 WF6 또는 NF3 속에 침지하는 것을 포함한다. 일 실시형태에서, 금속 원자는 란탄 원자, 이트륨 원자, 아연 원자, 알루미늄 원자, 또는 갈륨 원자이다.
또 다른 실시형태에 따르면, 디바이스는 기판으로부터 연장되는 핀과, 기판 위에 배치되고 핀에 인접한 격리 구조물을 포함한다. 핀의 상면은 격리 구조물의 상면 위에 있다. 디바이스는 핀의 상면과 측벽 그리고 격리 구조물의 상면을 따라 연장되는 게이트 스택을 더 포함한다. 게이트 스택은 핀의 상면과 측벽을 따른 계면층과, 계면층 위의 게이트 유전체층을 포함한다. 계면층은 제1 금속 원소의 원자 및 불소 원자가 도핑된 유전체 재료를 포함한다. 계면층과 핀 사이의 계면은 F-Si 결합을 포함한다. 게이트 유전체층은 제2 금속 원소의 원자를 포함한다. 계면층과 게이트 유전체층 사이의 계면은 제2 금속 원소의 원자의 일부와 불소 원자의 일부 사이의 결합을 포함한다. 일 실시형태에서, 제1 금속 원소는 란탄, 이트륨, 아연, 알루미늄, 또는 갈륨이다. 일 실시형태에서, 유전체층 재료는 실리콘 산화물을 포함한다. 일 실시형태에서, 제1 금속 원소는 제2 금속 원소와는 상이하다. 일 실시형태에서, 게이트 유전체층은 하프늄 산화물(HfO2)을 포함하고, 계면층과 게이트 유전체층 사이의 계면은 Hf-F 결합을 포함한다. 일 실시형태에서, 게이트 유전체층은 금속/불소 도핑층이다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
[부기]
1. 방법에 있어서,
기판으로부터 연장되는 핀을 형성하는 단계;
상기 핀 위에, 상기 핀의 측벽 및 상면을 따라 연장되는 더미 게이트를 형성하는 단계;
리세스를 형성하기 위해 상기 더미 게이트를 제거하는 단계; 및
상기 리세스에 대체 게이트를 형성하는 단계
를 포함하고, 상기 대체 게이트를 형성하는 단계는:
상기 리세스의 측벽 및 바닥을 따라 계면층을 형성하는 단계;
상기 계면층 위에, 금속 원자를 포함하는 쌍극자층을 형성하는 단계;
상기 쌍극자층에 불소 원자를 유입(incoporate)시키는 단계;
상기 쌍극자층으로부터 상기 계면층으로 상기 불소 원자 및 상기 금속 원자를 이동(drive)시키는 단계; 및
상기 쌍극자층을 제거하는 단계를 포함하는, 방법.
2. 제1항에 있어서, 상기 쌍극자층은 금속 산화물 재료를 포함하는, 방법.
3. 제1항에 있어서, 상기 쌍극자층에 불소 원자를 유입시키는 단계는 상기 쌍극자층을 불소 함유 화학물 속에 침지하는 단계를 포함하는, 방법.
4. 제3항에 있어서, 상기 불소 함유 화학물은 WF6 또는 NF3을 포함하는, 방법.
5. 제1항에 있어서, 상기 쌍극자층으로부터 상기 계면층으로 상기 불소 원자 및 상기 금속 원자를 이동시키는 단계는 어닐 공정을 수행하는 단계를 포함하는, 방법.
6. 제1항에 있어서, 상기 쌍극자층을 제거하는 단계는 상기 쌍극자층을 에칭하는 단계를 포함하는, 방법.
7. 제1항에 있어서, 상기 쌍극자층을 형성하는 단계는 원자층 퇴적(ALD) 공정을 수행하는 단계를 포함하는, 방법.
8. 방법에 있어서,
핀을 형성하기 위해 기판을 패터닝하는 단계;
상기 핀 위에, 상기 핀의 측벽 및 상면을 따라 연장되는 더미 게이트를 형성하는 단계;
상기 더미 게이트를 에칭하여 리세스를 형성하는 단계; 및
상기 리세스에 대체 게이트를 형성하는 단계
를 포함하고, 상기 대체 게이트를 형성하는 단계는:
상기 리세스의 측벽 및 바닥을 따라 계면층을 퇴적하는 단계;
상기 계면층 위에, 금속 원자를 포함하는 쌍극자층을 퇴적하는 단계;
상기 쌍극자층에 대해 불소 침지 공정을 수행하여 불소 원자를 포함하는 도핑된 쌍극자층을 형성하는 단계;
상기 도핑된 쌍극자층으로부터 상기 계면층으로 불소 원자 및 금속 원자를 이동시키고 도핑된 계면층을 형성하기 위해 어닐 공정을 수행하는 단계;
상기 도핑된 쌍극자층을 에칭하여 상기 도핑된 계면층을 노출시키는 단계;
상기 도핑된 계면층 위에 게이트 유전체층을 퇴적하는 단계; 및
상기 게이트 유전체층 위에 게이트 전극층을 퇴적하는 단계를 포함하는, 방법.
9. 제8항에 있어서, 상기 쌍극자층은 란탄 산화물, 이트륨 산화물, 아연 산화물, 알루미늄 산화물, 또는 갈륨 산화물을 포함하는, 방법.
10. 제8항에 있어서, 상기 어닐 공정은 상기 불소 원자의 일부 및 상기 금속 원자의 일부를 상기 도핑된 계면층과 상기 핀 사이의 계면으로 이동시키는, 방법.
11. 제8항에 있어서, 상기 계면층은 실리콘 산화물을 포함하는, 방법.
12. 제8항에 있어서, 상기 불소 침지 공정 및 상기 어닐 공정은 2회 이상 수행되는, 방법.
13. 제8항에 있어서, 상기 쌍극자층에 대해 불소 침지 공정을 수행하는 것은 상기 쌍극자층을 WF6 또는 NF3 속에 침지하는 것을 포함하는, 방법.
14. 제8항에 있어서, 상기 금속 원자는 란탄 원자, 이트륨 원자, 아연 원자, 알루미늄 원자, 또는 갈륨 원자인, 방법.
15. 디바이스에 있어서,
기판으로부터 연장되는 핀;
상기 기판 위에 배치되고 핀에 인접한 격리 구조물 ― 상기 핀의 상면은 상기 격리 구조물의 상면 위에 있음 ―; 및
상기 핀의 상면과 측벽 그리고 상기 격리 구조물의 상면을 따라 연장되는 게이트 스택
을 포함하고, 상기 게이트 스택은:
상기 핀의 상면과 측벽을 따른 계면층 ― 상기 계면층은 제1 금속 원소의 원자 및 불소 원자가 도핑된 유전체 재료를 포함하고, 상기 계면층과 상기 핀 사이의 계면은 F-Si 결합을 포함함 ―; 및
상기 계면층 위의 게이트 유전체층을 포함하고, 상기 게이트 유전체층은 제2 금속 원소의 원자를 포함하고, 상기 계면층과 상기 게이트 유전체층 사이의 계면은 상기 제2 금속 원소의 원자의 일부와 상기 불소 원자의 일부 사이의 결합을 포함하는, 디바이스.
16. 제15항에 있어서, 상기 제1 금속 원소는 란탄, 이트륨, 아연, 알루미늄, 또는 갈륨인, 디바이스.
17. 제15항에 있어서, 상기 유전체 재료는 실리콘 산화물을 포함하는, 디바이스.
18. 제15항에 있어서, 상기 제1 금속 원소는 상기 제2 금속 원소와는 상이한, 디바이스.
19. 제15항에 있어서, 상기 게이트 유전체층은 하프늄 산화물(HfO2)을 포함하고, 상기 계면층과 상기 게이트 유전체층 사이의 계면은 Hf-F 결합을 포함하는, 디바이스.
20. 제15항에 있어서, 상기 게이트 유전체층은 금속/불소 도핑층인, 디바이스.

Claims (10)

  1. 방법에 있어서,
    기판으로부터 연장되는 핀을 형성하는 단계;
    상기 핀 위에, 상기 핀의 측벽 및 상면을 따라 연장되는 더미 게이트를 형성하는 단계;
    리세스를 형성하기 위해 상기 더미 게이트를 제거하는 단계; 및
    상기 리세스에 대체 게이트를 형성하는 단계
    를 포함하고, 상기 대체 게이트를 형성하는 단계는:
    상기 리세스의 측벽 및 바닥을 따라 계면층을 형성하는 단계;
    상기 계면층 위에, 금속 원자를 포함하는 쌍극자층을 형성하는 단계 - 상기 쌍극자층 내의 상기 금속 원자는 금속 산화물의 형태로 분포됨 - ;
    상기 쌍극자층에 불소 원자를 유입(incorporate)시키는 단계;
    상기 쌍극자층으로부터 상기 계면층으로 상기 불소 원자 및 상기 금속 원자를 이동(drive)시키는 단계;
    상기 쌍극자층을 완전히 제거하여 상기 계면층을 노출시키는 단계 - 상기 계면층 내의 상기 금속 원자는 도핑된 형태로만 분포됨 - ; 및
    상기 계면층 위에 게이트 유전체층을 퇴적하는 단계를 포함하고, 상기 게이트 유전체층이 하프늄 산화물로 제조될 때, 상기 게이트 유전체층 내에서 불소 농도 대 하프늄 농도의 비는 0.014 내지 0.4인 것인, 방법.
  2. 제1항에 있어서, 상기 쌍극자층에 불소 원자를 유입시키는 단계는 상기 쌍극자층을 불소 함유 화학물 속에 침지하는 단계를 포함하는, 방법.
  3. 제1항에 있어서, 상기 쌍극자층으로부터 상기 계면층으로 상기 불소 원자 및 상기 금속 원자를 이동시키는 단계는 어닐 공정을 수행하는 단계를 포함하는, 방법.
  4. 방법에 있어서,
    핀을 형성하기 위해 기판을 패터닝하는 단계;
    상기 핀 위에, 상기 핀의 측벽 및 상면을 따라 연장되는 더미 게이트를 형성하는 단계;
    상기 더미 게이트를 에칭하여 리세스를 형성하는 단계; 및
    상기 리세스에 대체 게이트를 형성하는 단계
    를 포함하고, 상기 대체 게이트를 형성하는 단계는:
    상기 리세스의 측벽 및 바닥을 따라 계면층을 퇴적하는 단계;
    상기 계면층 위에, 금속 원자를 포함하는 쌍극자층을 퇴적하는 단계 - 상기 쌍극자층 내의 상기 금속 원자는 금속 산화물의 형태로 분포됨 -;
    상기 쌍극자층에 대해 불소 침지 공정을 수행하여 불소 원자를 포함하는 도핑된 쌍극자층을 형성하는 단계;
    상기 도핑된 쌍극자층으로부터 상기 계면층으로 불소 원자 및 금속 원자를 이동시키고 도핑된 계면층을 형성하기 위해 어닐 공정을 수행하는 단계;
    상기 도핑된 쌍극자층을 에칭하여 상기 도핑된 쌍극자층을 완전히 제거하고 상기 도핑된 계면층을 노출시키는 단계 - 상기 도핑된 계면층 내의 상기 금속 원자는 도핑된 형태로만 분포됨 - ;
    상기 도핑된 계면층 위에 게이트 유전체층을 퇴적하는 단계; 및
    상기 게이트 유전체층 위에 게이트 전극층을 퇴적하는 단계를 포함하고, 상기 게이트 유전체층이 하프늄 산화물로 제조될 때, 상기 게이트 유전체층 내에서 불소 농도 대 하프늄 농도의 비는 0.014 내지 0.4인 것인, 방법.
  5. 디바이스에 있어서,
    기판으로부터 연장되는 핀;
    상기 기판 위에 배치되고 상기 핀에 인접한 격리 구조물 ― 상기 핀의 상면은 상기 격리 구조물의 상면 위에 있음 ―; 및
    상기 핀의 상면과 측벽 그리고 상기 격리 구조물의 상면을 따라 연장되는 게이트 스택
    을 포함하고, 상기 게이트 스택은:
    상기 핀의 상면과 측벽을 따른 계면층 ― 상기 계면층은 제1 금속 원소의 원자 및 불소 원자가 도핑된 유전체 재료를 포함하고, 상기 계면층 내의 상기 제1 금속 원소는 도핑된 형태로만 분포되고, 상기 계면층과 상기 핀 사이의 계면은 F-Si 결합을 포함함 ―; 및
    상기 계면층 바로 위의 게이트 유전체층을 포함하고, 상기 게이트 유전체층은 제2 금속 원소의 원자를 포함하고, 상기 계면층과 상기 게이트 유전체층 사이의 계면은 상기 제2 금속 원소의 원자의 일부와 상기 불소 원자의 일부 사이의 결합을 포함하고, 상기 게이트 유전체층은 금속/불소 도핑층이고, 상기 게이트 유전체층이 하프늄 산화물로 제조될 때, 상기 게이트 유전체층 내에서 불소 농도 대 하프늄 농도의 비는 0.014 내지 0.4인 것인, 디바이스.
  6. 제5항에 있어서, 상기 제1 금속 원소는 란탄, 이트륨, 아연, 알루미늄, 또는 갈륨인, 디바이스.
  7. 제5항에 있어서, 상기 유전체 재료는 실리콘 산화물을 포함하는, 디바이스.
  8. 제5항에 있어서, 상기 제1 금속 원소는 상기 제2 금속 원소와는 상이한, 디바이스.
  9. 제5항에 있어서, 상기 게이트 유전체층은 하프늄 산화물(HfO2)을 포함하고, 상기 계면층과 상기 게이트 유전체층 사이의 계면은 Hf-F 결합을 포함하는, 디바이스.
  10. 제5항에 있어서, 상기 제1 금속 원소는 란탄이고, 상기 게이트 유전체층 내의 란탄 농도 대 하프늄 농도의 비는 0.014 내지 0.4인 것인, 디바이스.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2025517706A (ja) * 2022-05-17 2025-06-10 アプライド マテリアルズ インコーポレイテッド 電圧特性を調節するために基板をパターニングするための方法
US12550374B2 (en) * 2022-07-05 2026-02-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and formation method thereof
US20250259847A1 (en) * 2024-02-12 2025-08-14 Taiwan Semiconductor Manufacturing Company, Ltd. Threshold Voltage Tuning Using Aluminum Layer as Dipole Material

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311127A1 (en) * 2009-11-17 2015-10-29 International Business Machines Corporation Structure and method to obtain eot scaled dielectric stacks
US20210036127A1 (en) * 2019-07-30 2021-02-04 Taiwan Semiconductor Manufacturing , Co., Ltd. Device performance by fluorine treatment

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8313994B2 (en) 2009-03-26 2012-11-20 Tokyo Electron Limited Method for forming a high-K gate stack with reduced effective oxide thickness
KR20120054935A (ko) * 2010-11-22 2012-05-31 삼성전자주식회사 고유전체층을 게이트 절연층으로 채택하는 반도체 소자 및 그 제조방법들
WO2014133722A1 (en) 2013-03-01 2014-09-04 Applied Materials, Inc. Metal oxide tft stability improvement
CN104795362B (zh) 2014-01-16 2018-03-30 中芯国际集成电路制造(上海)有限公司 一种制作半导体器件的方法
US9647071B2 (en) 2015-06-15 2017-05-09 Taiwan Semiconductor Manufacturing Company, Ltd. FINFET structures and methods of forming the same
US9960053B2 (en) * 2015-12-15 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET doping methods and structures thereof
US10276690B2 (en) 2017-07-31 2019-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10854459B2 (en) * 2017-09-28 2020-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure passivating species drive-in method and structure formed thereby
WO2019195809A1 (en) * 2018-04-06 2019-10-10 Applied Materials, Inc. Methods for conformal doping of three dimensional structures
US10468258B1 (en) * 2018-06-12 2019-11-05 Taiwan Semiconductor Manufacturing Company, Ltd. Passivator for gate dielectric
US10304835B1 (en) * 2018-08-15 2019-05-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10591254B1 (en) * 2018-09-13 2020-03-17 United States Of America, As Represented By The Secretary Of The Navy Ballistic wind correction to improve artillery accuracy
US11088029B2 (en) * 2018-09-26 2021-08-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gate stack treatment
US11257923B2 (en) * 2018-10-12 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Tuning threshold voltage in field-effect transistors
US11075283B2 (en) * 2018-10-30 2021-07-27 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric constant reduction of gate spacer
US11437474B2 (en) 2020-08-17 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structures in transistors and method of forming same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150311127A1 (en) * 2009-11-17 2015-10-29 International Business Machines Corporation Structure and method to obtain eot scaled dielectric stacks
US20210036127A1 (en) * 2019-07-30 2021-02-04 Taiwan Semiconductor Manufacturing , Co., Ltd. Device performance by fluorine treatment

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