KR102670832B1 - Digital x-ray detector - Google Patents
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Abstract
본 발명에서는 PIN 다이오드에 바이어스전압 또는 역바이어스전압을 인가하는 바이어스라인을 인접하는 2개의 광감지화소 사이의 영역에 배치함으로써 바이어스라인에 의한 개구율 감소를 최소화함으로써 필팩터를 향상시킬 수 있게 되는데, 바이어스라인이 인접하는 2개의 광감지화소와 오버랩되어 바이어스라인이 포토컨덕터의 제2전극과 접속될 수 있고 연결패턴이 바이어스라인으로부터 연장되어 바이어스라인이 포토컨덕터의 제2전극과 접속될 수도 있다.In the present invention, the fill factor can be improved by minimizing the reduction in aperture ratio due to the bias line by placing the bias line that applies the bias voltage or reverse bias voltage to the PIN diode in the area between two adjacent photo-sensing pixels. The line may overlap two adjacent photo-sensing pixels so that the bias line can be connected to the second electrode of the photoconductor, and the connection pattern may extend from the bias line to connect the bias line to the second electrode of the photoconductor.
Description
본 발명은 필팩터(fill factor)가 향상된 디지털 엑스레이 검출장치에 관한 것이다.The present invention relates to a digital X-ray detection device with improved fill factor.
엑스레이(X-Ray)는 단파장으로 피사체를 쉽게 투과할 수 있으며, 피사체 내부의 밀도에 따라 엑스레이의 투과량이 결정된다. 따라서, 투과되는 엑스레이의 투과량을 검출함으로써 피사체의 내부 구조를 관측할 수 있게 된다.X-rays can easily penetrate the subject with short wavelengths, and the amount of X-ray penetration is determined by the density inside the subject. Therefore, it is possible to observe the internal structure of the subject by detecting the amount of transmitted X-rays.
일반적으로, 의료용 등에 광범위하게 사용되고 있는 필름인화방식의 엑스레이 촬영법은 필름 촬영 후 인화과정을 거쳐야 하기 때문에 일정시간이 흐른 후 그 결과물을 인지할 수 있다는 단점이 존재하였으며, 촬영 후 필름의 보관 및 보존에 있어서 많은 문제점이 있었다.In general, the film printing type There were many problems.
이러한 문제를 해결하기 위해, 근래 디지털데이터를 이용한 디지털 엑스레이 검출장치(DXD;Digital X-ray Detector)가 제안되고 있다. 종래의 아날로그 엑스레이 검출장치에서는 별도의 필름을 구비하여 피사체를 촬영한 후 촬영된 필름을 인화지에 전사하는데 반해, 디지털 엑스레이 검출장치에서는 별도의 필름과 인화지를 사용하지 않고 피사체의 내부 구조를 표시한다. 즉, 디지털 엑스레이 검출장치에서는 피사체를 투과하는 엑스레이를 가시광선영역의 광으로 변환시킨 후, 변환된 가시광선영역의 광을 전자신호로 변환시키고 전자신호를 다시 영상신호를 변환하여 피사체의 내부 구조를 표시한다.To solve this problem, a digital X-ray detector (DXD) using digital data has recently been proposed. While the conventional analog X-ray detection device uses a separate film to photograph the subject and then transfers the photographed film to photo paper, the digital In other words, the digital X-ray detection device converts the Display.
이러한 디지털 엑스레이 검출장치는 복수의 광감지화소를 구비하고 각각의 광감지화소 내에 입력되는 광을 전기신호를 변환하는 포토컨덕터와 전기신호를 외부로 출력하기 위한 박막트랜지스터가 구비되어 있다.Such digital
포토컨덕터는 PIN 다이오드와 상하의 전극으로 구성되어 상기 PIN다이오드에 바이어스전압 또는 역바이어스전압을 인가함에 따라 PIN다이오드의 진성반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 상기 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되어 전류가 발생한다.The photoconductor is composed of a PIN diode and upper and lower electrodes. When a bias voltage or reverse bias voltage is applied to the PIN diode, the intrinsic semiconductor layer of the PIN diode is depleted by the P-type semiconductor layer and the N-type semiconductor layer, causing internal An electric field is generated, and holes and electrons generated by light drift by the electric field and are collected in the P-type semiconductor layer and N-type semiconductor layer, respectively, generating current.
그러나, 이러한 구조의 디지털 엑스레이 검출장치에서는 필팩터에 따라 검출장치의 성능이 결정되는데, 광감지화소의 구조 및 포토컨덕터의 구조에 따라 필팩터가 저하되는 문제가 있었다.However, in a digital
본 발명은 상기한 문제를 해결하기 위한 것으로, 필팩터가 향상된 디지털 엑스레이 검출장치를 제공하는 것을 목적으로 한다.The present invention is intended to solve the above-described problems and aims to provide a digital X-ray detection device with improved fill factor.
상기한 목적을 달성하기 위해, 본 발명에서는 광감지화소의 개구율을 향상시켜 필팩터를 향상시킨다.In order to achieve the above object, the present invention improves the fill factor by improving the aperture ratio of the light-sensing pixel.
이를 위해, 본 발명에서는 박막트랜지스터를 산화물반도체층을 구비한 박막트랜지스터를 사용한다. 산화물반도체층을 구비한 박막트랜지스터는 비정질실리콘층을 구비한 박막트랜지스터에 비해 면적이 작기 때문에, 광감지화소에서 박막트랜지스터가 차지하는 영역을 감소시켜 광감지화소의 개구율을 향상시키며, 그 결과 디지털 엑스레이 검출장치의 필팩터를 향상시킨다.For this purpose, the present invention uses a thin film transistor having an oxide semiconductor layer. Since the thin film transistor with an oxide semiconductor layer has a smaller area than the thin film transistor with an amorphous silicon layer, the area occupied by the thin film transistor in the light sensing pixel is reduced to improve the aperture ratio of the light sensing pixel, resulting in digital X-ray detection. Improves the fill factor of the device.
또한, 본 발명에서는 PIN 다이오드에 바이어스전압 또는 역바이어스전압을 인가하는 바이어스라인을 인접하는 2개의 광감지화소 사이의 영역에 배치함으로써 바이어스라인에 의한 개구율 감소를 최소화함으로써 필팩터를 향상시킬 수 있게 된다.In addition, in the present invention, the fill factor can be improved by minimizing the reduction in aperture ratio due to the bias line by arranging the bias line that applies the bias voltage or reverse bias voltage to the PIN diode in the area between two adjacent photo-sensing pixels. .
인접하는 2개의 광감지화소 사이의 영역에 배치된 바이어스라인은 광감지화소와 일부 영역 오버랩되고 오버랩되는 영역에 컨택홀이 형성되어 바이어스라인이 포토컨덕터의 제2전극과 전기적으로 접속되어 포토컨덕터에 바이어스전압 또는 역바이어스전압을 인가할 수 있다.The bias line disposed in the area between two adjacent photo-sensing pixels partially overlaps with the photo-sensing pixel, and a contact hole is formed in the overlapping area so that the bias line is electrically connected to the second electrode of the photoconductor and is connected to the photoconductor. A bias voltage or reverse bias voltage can be applied.
또한, 바이어스라인은 인접하는 2개의 광감지화소 사이의 영역의 간격보다 작은 폭으로 구성되고, 별도의 연결패턴이 바이어스라인으로부터 인접하는 2개의 광감지화소로 연장되어 컨택홀을 통해 연결패턴이 포토컨덕터의 제2전극과 전기적으로 접속되어 포토컨덕터에 바이어스전압 또는 역바이어스전압을 인가할 수 있다.In addition, the bias line is composed of a width smaller than the gap between the two adjacent photo-sensing pixels, and a separate connection pattern extends from the bias line to the two adjacent photo-sensing pixels, so that the connection pattern is connected to the photo through the contact hole. It is electrically connected to the second electrode of the conductor and can apply a bias voltage or reverse bias voltage to the photoconductor.
본 발명에 따른 디지털 엑스레이 검출장치에서는 2개의 광감지화소열이 하나의 바이어스라인을 공유함으로써 광감지화소의 개구율을 향상시켜 디지털 엑스레이 검출장치의 필팩터를 향상시킬 수 있게 된다.In the digital
또한, 본 발명에서는 산화물반도체를 박막트랜지스터의 반도체층으로 사용함으로써, 박막트랜지스터의 크기를 감소시킬 수 있게 되므로 필팩터를 더욱향상시킬 수 있게 된다.Additionally, in the present invention, by using an oxide semiconductor as a semiconductor layer of a thin film transistor, the size of the thin film transistor can be reduced, thereby further improving the fill factor.
더욱이, 산화물반도체를 박막트랜지스터의 반도체층으로 사용함으로써, 구동전력을 감소시킬 수 있고 전기이동도를 향상시킬 수 있게 된다. 따라서, 노이즈를 감소시키고 빠른 데이터의 판독에 따라 동영상 엑스레이의 검출이 가능하게 된다.Furthermore, by using an oxide semiconductor as a semiconductor layer of a thin film transistor, driving power can be reduced and electrical mobility can be improved. Therefore, noise is reduced and detection of moving image X-rays is possible through fast data reading.
도 1은 본 발명에 따른 디지털 엑스레이 검출장치의 구조를 개략적으로 나타내는 평면도.
도 2는 본 발명에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도.
도 3은 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 4는 도 3의 I-I'선 단면도.
도 5는 바이어스라인이 광감지화소내에 배치되는 구조의 디지털 엑스레이 검출장치의 평면도.
도 6은 본 발명의 제2실시예에 따른 디지털 엑스레이 검출장치의 광감지화소의 구조를 나타내는 평면도.
도 7a-도 7d는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면.1 is a plan view schematically showing the structure of a digital X-ray detection device according to the present invention.
Figure 2 is a circuit diagram of a light-sensing pixel of a digital X-ray detection device according to the present invention.
Figure 3 is a plan view showing the structure of a light-sensing pixel of a digital X-ray detection device according to the first embodiment of the present invention.
Figure 4 is a cross-sectional view taken along line II' of Figure 3.
Figure 5 is a plan view of a digital X-ray detection device structured in which a bias line is disposed within a photo-sensing pixel.
Figure 6 is a plan view showing the structure of a light-sensing pixel of a digital X-ray detection device according to a second embodiment of the present invention.
7A-7D are diagrams showing a method of manufacturing a digital X-ray detection device according to the present invention.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치를 개략적으로 나타내는 도면이고 도 2는 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치의 광감지화소의 회로구성도이다.Figure 1 is a diagram schematically showing a digital X-ray detection device according to a first embodiment of the present invention, and Figure 2 is a circuit diagram of a light-sensing pixel of the digital
도 1 및 도 2에 도시한 바와 같이, 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치는 엑스레이 검출패널(110)과, 게이트구동부(130), 리드아웃회로부(160), 타이밍제어부(170) 및 바이어스전압 공급부(150)가 포함된다.1 and 2, the digital X-ray detection device according to the first embodiment of the present invention includes an
검출패널(110)에서는 광원으로부터 방출된 엑스레이를 감지하고, 감지된 신호를 광전변환하여 전기적인 검출신호로 출력한다. 검출패널(110)에는 복수의 광감지화소(P)가 배치된다. 이때, 상기 광감지화소(P)는 수평방향으로 배열된 복수의 게이트라인(GL)과 수직방향으로 배열된 복수의 데이터라인(DL)에 의해 정의된다.The
상기 광감지화소(P)는 입력되는 엑스레이를 감지하여 전기적인 신호를 출력한다. 도 2에 도시된 바와 같이, 각각의 광감지화소(P)는 엑스레이를 감지하여 검출전압과 같은 전기신호로 변환하는 포토컨덕터(PC)와, 포토컨덕터(PC)에 의해 변환된 검출전압을 충전하는 커패시터(Cst)와, 게이트신호가 인가됨에 따라 구동하여 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 전달하는 박막트랜지스터(TFT)를 포함한다.The photo-sensing pixel (P) detects input X-rays and outputs an electrical signal. As shown in Figure 2, each photo-sensing pixel (P) has a photoconductor (PC) that detects X-rays and converts them into an electrical signal such as a detection voltage, and charges the detection voltage converted by the photoconductor (PC). It includes a capacitor (Cst) that operates when a gate signal is applied and a thin film transistor (TFT) that transmits an electrical signal such as the detection voltage stored in the capacitor (Cst) to the outside.
상기 포토컨덕터(PC)는 엑스레이 발생장치로부터 방출된 엑스레이를 전기적인 신호로 변환할 수 있는 물질로 구성된다. 상기 포토컨덕터(PC)는 예를 들어 a-Se, HgI2,CdTe, PbO, PbI2, BiI3, GaAs, Ge 등으로 구성될 수 있다.The photoconductor (PC) is made of a material that can convert X-rays emitted from an X-ray generator into electrical signals. The photoconductor (PC) may be made of, for example, a-Se, HgI 2 , CdTe, PbO, PbI 2 , BiI 3 , GaAs, Ge, etc.
상기 커패시터(Cst)는 포토컨덕터(PC)에 의해 변환된 전기적인 신호를 충전한다. 상기 커패시터(Cst)는 박막트랜지스터(TFT)의 소스전극에 일단이 연결되고 바이어스라인(VL)에 타단이 연결된다. 상기 박막트랜지스터(TFT)는 주사신호를 인가하는 게이트라인(GL)에 게이트전극이 연결되고 검출신호를 전달하는 데이터라인(DL)에 드레인전극이 연결되며 커패시터(Cst)의 일단에 소스전극이 연결된다.The capacitor (Cst) charges the electrical signal converted by the photoconductor (PC). The capacitor (Cst) has one end connected to the source electrode of the thin film transistor (TFT) and the other end connected to the bias line (VL). The thin film transistor (TFT) has a gate electrode connected to the gate line (GL) that applies the scanning signal, a drain electrode connected to the data line (DL) that transmits the detection signal, and a source electrode connected to one end of the capacitor (Cst). do.
상기 게이트구동부(130)는 게이트라인(GL)을 통해 게이트온 전압레벨을 갖는 게이트신호를 순차적으로 출력한다. 이때, 상기 게이트온 전압레벨은 광감지화소(P)의 박막트랜지스터를 턴-온(turn-on)할 수 있는 전압레벨로서, 상기 광감지화소(P)의 박막트랜지스터가 상기 게이트신호에 응답하여 동작한다.The
상기 게이트구동부(130)는 집적회로(IC) 형태로 형성되어 검출패널(110) 위에 직접 실장되거나 상기 검출패널(110)에 접속되는 외부기판(예를 들면, FPC(Flexible Printed Circuit Board)상에 실장될 수도 있지만, 트랜지스터와 같은 각종 소자가 포토공정을 통해 GIP(Gate In Panel) 형태로 검출패널(110) 상에 직접 적층되어 형성될 수도 있다.The
바이어스전압 공급부(150)는 바이어스라인(VL)을 통해 광감지화소(P)에 바이어스전압 또는 역바이어스전압을 공급한다. 이때, 상기 바이어스라인(VL)은 접지전압(또는 공통전압)에 대응되는 전압이 공급된다.The bias
리드아웃 회로부(160)는 게이트신호에 응답하여 턴-온된 박막트랜지스터(TFT)로부터 출력되는 검출신호를 리드아웃한다. 상기 박막트랜지스터(TFT)가 턴-온됨에 따라 커패시터(Cst)에 저장된 검출신호가 상기 박막트랜지스터(TFT) 및 데이터라인(DL)을 통해 리드아웃 회로부(160)로 입력된다.The
상기 리드아웃 회로부(160)는 오프셋이미지를 리드아웃하는 오프셋 리드아웃구간과, 엑스레이노광 후 광감지화소(P)로부터 출력되는 검출신호를 리드아웃하는 엑스레이 리드아웃구간으로 구성된다. 상기 리드아웃 회로부(160)는 신호검출부 및 멀티플렉서 등을 포함할 수 있다. 또한, 상기 신호검출부는 데이터라인(DL)과 일대일 대응하는 복수의 증폭회로부를 포함하고, 각각의 증폭회로부는 증폭기, 커패시터 및 리셋소자 등을 포함할 수 있다.The read-
상기 타이밍제어부(180)는 제어신호를 생성한 후 출력하여 상기 게이트구동부(130) 및 리드아웃 회로부(160)를 제어한다. 이때, 상기 게이트구동부(130)에 공급되는 제어신호는 개시신호(STV) 및 클럭신호(CPV)을 포함할 수 있으며, 리드아웃 회로부(160)에 공급되는 제어신호는 리드아웃 제어신호(ROC) 및 리드아웃 클럭신호(CLK)를 포함할 수 있다.The timing control unit 180 generates and outputs a control signal to control the
도 3은 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치의 광감지화소(P)의 구조를 나타내는 도면이다. 상기 광감지화소(P)는 실질적으로 검출패널 내에 세로 및 가로방향을 따라 매트릭스형상으로 n×m(여기서, n,m은 자연수)개가 배열되지만, 도면에서는 설명의 편의를 위해 인접하는 2개의 광감지화소(P1,P2)만을 도시하였다.Figure 3 is a diagram showing the structure of a light-sensing pixel (P) of the digital X-ray detection device according to the first embodiment of the present invention. The photo-sensing pixels (P) are substantially arranged in a matrix shape along the vertical and horizontal directions within the detection panel, n × m (where n, m are natural numbers), but in the drawing, for convenience of explanation, two adjacent lights are shown. Only the sensing pixels (P1, P2) are shown.
도 3에 도시된 바와 같이, 상기 검출패널에는 복수의 게이트라인(GL)과 데이터라인(DL)이 서로 수직으로 배치되어 복수의 광감지화소(P1,P2)를 정의하며, 각각의 광감지화소(P1,P2)내에는 박막트랜지스터(TFT)가 배치된다.As shown in Figure 3, in the detection panel, a plurality of gate lines (GL) and data lines (DL) are arranged perpendicularly to each other to define a plurality of light-sensing pixels (P1, P2), and each light-sensing pixel A thin film transistor (TFT) is disposed within (P1, P2).
이때, 홀수열의 광감지화소(P1)에서는 데이터라인(DL)이 좌측에 배치되고 짝수열의 광감지화소(P2)에서는 데이터라인(DL)의 우측에 배치되며, 홀수열의 광감지화소(P1)와 짝수열의 광감지화소(P2) 사이에는 데이터라인(DL)이 배치되지 않고 일정 거리(a) 이격되어 있다. 따라서, 첫번째 홀수열의 광감지화소(P1)의 좌측에는 하나의 데이터라인(DL)이 배치되지만, 첫번째 짝수열의 광감지화소(P2)와 두번째 홀수열의 광감지화소(P1) 사이에는 2개의 데이터라인(DL)이 배치된다.At this time, in the odd-numbered row of light-sensing pixels (P1), the data line (DL) is placed on the left, and in the even-numbered row of light-sensing pixels (P2), the data line (DL) is placed on the right, and the odd-numbered row of light-sensing pixels (P1) and The data lines (DL) are not arranged between the light sensing pixels (P2) in the even rows, but are spaced apart by a certain distance (a). Therefore, one data line (DL) is placed on the left side of the light-sensing pixel (P1) in the first odd-numbered row, but two data lines are placed between the light-sensing pixel (P2) in the first even-numbered row and the light-sensing pixel (P1) in the second odd-numbered row. (DL) is deployed.
각각의 박막트랜지스터(TFT)는 상기 게이트라인(GL)과 접속되어 외부로부터 게이트신호가 인가되는 게이트전극(211a,211b)과, 상기 게이트전극(211a,211b)에 게이트신호가 인가됨에 따라 활성화되어 채널층을 형성하는 반도체층(212a,212b)과, 상기 데이터라인(DL)에 접속되어 반도체층(212a,212b)이 활성화됨에 따라 검출된 커패시터(Cst)에 저장된 검출전압과 같은 전기신호를 외부로 출력하는 소스전극(214a,214b) 및 드레인전극(215a,215b)으로 구성된다.Each thin film transistor (TFT) has gate electrodes (211a, 211b) connected to the gate line (GL) to which a gate signal is applied from the outside, and is activated when a gate signal is applied to the gate electrodes (211a, 211b). The semiconductor layers 212a and 212b forming the channel layer are connected to the data line DL and, as the
인접하는 광감지화소(P1,P2) 내에는 각각 포토컨덕터(PC1,PC2)가 구비된다. 상기 포토컨덕터(PC1,PC2)는 각각 입사되는 광을 감지하여 검출전압과 같은 전기신호로 변환하는 것으로, 광감지화소(P1,P2)의 전체 영역에 걸쳐 형성된다. 상기 포토컨덕터(PC1,PC2)는 광을 전기신호로 변환할 수만 있다면 어떠한 구성이라도 가능하지만, 본 발명에서는 포토컨턱터(PC1,PC2)로서 주로 포토다이오드를 사용한다. 다시 말해서, 본 발명에서는 상기 포토컨덕터(PC1,PC2)로서, P형 반도체층, 진성 반도체층 및 N형 반도체로 이루어진 PIN다이오드(254a,244b) 구조의 포토다이오드를 사용한다.Photoconductors (PC1, PC2) are provided within adjacent photosensing pixels (P1, P2), respectively. The photoconductors (PC1, PC2) each detect incident light and convert it into an electrical signal such as a detection voltage, and are formed over the entire area of the photosensing pixels (P1, P2). The photoconductors (PC1, PC2) can have any configuration as long as they can convert light into an electrical signal, but in the present invention, photodiodes are mainly used as the photoconductors (PC1, PC2). In other words, in the present invention, photodiodes with a PIN diode (254a, 244b) structure composed of a P-type semiconductor layer, an intrinsic semiconductor layer, and an N-type semiconductor are used as the photoconductors (PC1 and PC2).
인접하는 광감지화소(P1,P1)에 배치되는 각각의 PIN다이오드(254a,254b)의 상부 및 하부에는 각각 제1전극(252a,252b) 및 제2전극(256a,256b)이 배치된다. 도면에서는 상기 제1전극(252a,252b) 및 제2전극(256a,256b)은 실질적으로 PIN다이오드(254a,254b)와 동일한 면적으로 형성되어 각각의 광감지화소(P1,P1)내에 배치되지만, 도면에서는 설명의 편의를 위해 제1전극(252a,252b) 및 제2전극(256a,256b), PIN다이오드(254a,254b)를 다른 면적으로 도시하였다.First electrodes 252a and 252b and second electrodes 256a and 256b are disposed above and below each PIN diode 254a and 254b disposed in adjacent photo-sensing pixels P1 and P1, respectively. In the drawing, the first electrodes 252a and 252b and the second electrodes 256a and 256b are formed to have substantially the same area as the PIN diodes 254a and 254b and are disposed within each photosensing pixel (P1, P1). In the drawing, for convenience of explanation, the first electrodes 252a and 252b, the second electrodes 256a and 256b, and the PIN diodes 254a and 254b are shown in different areas.
상기 제1전극(252a,252b) 및 제2전극(256a,256b), PIN다이오드(254a,254b)는 각각 대응하는 광감지화소(P1,P2)에만 배치되므로, 인접하는 광감지화소(P1,P1) 사이의 영역에는 배치되지 않는다. 다시 말해서, 서로 인접하는 광감지화소(P1,P1)의 포토컨덕터(PC1,PC2)는 서로 분리되도록 구성되어, 입사되는 광을 서로 독립적으로 전류로 변환시킨다.Since the first electrodes (252a, 252b), second electrodes (256a, 256b), and PIN diodes (254a, 254b) are disposed only in the corresponding photo-sensing pixels (P1, P2), respectively, adjacent photo-sensing pixels (P1, It is not placed in the area between P1). In other words, the photoconductors (PC1, PC2) of the photo-sensing pixels (P1, P1) adjacent to each other are configured to be separated from each other, so that incident light is converted into current independently of each other.
제2전극(256a,256b) 위에는 설정된 폭의 바이어스라인(VL)이 배치되어 상기 PIN다이오드(254a,256b)에 바이어스전압 또는 역바이어스전압을 인가한다. 상기 바이어스(VL)은 서로 인접하는 2개의 광감지화소(P1,P1) 사이에 배치되며, 그 폭(d1)이 인접하는 광감지화소(P1,P2) 사이의 영역, 엄밀하게 말해서 인접하는 광감지화소(P1,P2)에 각각 배치되는 포토컨덕터(PC1,PC2) 사이의 간격(a)보다 넓게 설정되어(d>a), 바이어스라인(VL)의 일부가 인접하는 광감지화소(P1,P2)로 연장된다.A bias line (VL) of a set width is disposed on the second electrodes (256a, 256b) to apply a bias voltage or reverse bias voltage to the PIN diodes (254a, 256b). The bias (VL) is disposed between two adjacent photo-sensing pixels (P1, P1), and its width (d1) is the area between the adjacent photo-sensing pixels (P1, P2), strictly speaking, the adjacent light The spacing (a) between the photoconductors (PC1, PC2) disposed in the sensing pixels (P1, P2) is set wider (d>a), so that a part of the bias line (VL) is adjacent to the photo-sensing pixels (P1, It is extended to P2).
도면에는 도시하지 않았지만, 상기 제2전극(256a,256b)과 바이어스라인(VL) 사이에는 절연층이 구비되며, 제1컨택홀(264a) 및 제2컨택홀(264b)이 각각 인접하는 광감지화소(P1,P2)로 연장된 바이어스라인(VL) 하부의 형성되어, 상기 바이어스라인(VL)이 제1컨택홀(264a) 및 제2컨택홀(264b)을 통해 인접하는 2개의 제2전극(256a,256b)과 전기적으로 접속되어, 바이어스전압 또는 역바이어스전압이 상기 바이어스라인(VL)을 통해 인접하는 2개의 광감지화소(P1,P2)에 각각 배치된 제2전극(256a,256b)으로 인가된다.Although not shown in the drawing, an insulating layer is provided between the second electrodes 256a and 256b and the bias line (VL), and the first contact hole 264a and the second contact hole 264b are adjacent to each other. Two second electrodes are formed below the bias line (VL) extending to the pixels (P1, P2), and the bias line (VL) is adjacent to each other through the first contact hole (264a) and the second contact hole (264b). Second electrodes (256a, 256b) are electrically connected to (256a, 256b) and disposed on two adjacent photo-sensing pixels (P1, P2), respectively, to apply a bias voltage or reverse bias voltage through the bias line (VL). is approved as
이와 같이, 본 발명의 제1실시예에서는 상기 바이어스라인(VL)이 세로방향, 즉 데이터라인(DL)과 대략 평행하게 배치되어 세로방향으로 배치된 복수의 광감지화소(P1,P2)열에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 하나의 바이어스라인(VL)이 인접하는 2개의 광감지화소(P1,P2)열에 의해 공유되므로, 예를 들어 m개의 광감지화소 열을 가진 디지털 엑스레이 검출장치의 경우 m/2개의 바이어스라인이 배치된다.As such, in the first embodiment of the present invention, the bias line (VL) is arranged in the vertical direction, that is, approximately parallel to the data line (DL) to provide bias to the plurality of rows of photo-sensing pixels (P1, P2) arranged in the vertical direction. Apply voltage or reverse bias voltage. At this time, one bias line (VL) is shared by two adjacent photo-sensing pixel (P1, P2) rows, so for example, in the case of a digital X-ray detection device with m photo-sensing pixel rows, m/2 bias lines This is placed.
또한, 도면에는 도시하지 않았지만, 상기 PIN다이오드(254a,254b)의 상부에는 신틸레이터층(sintillator)이 구비된다. 상기 신틸레이터층은 입력되는 엑스레이와 충돌하여 발광함으로써 엑스레이를 가시광선영역의 광으로 변환하여 출력한다.Additionally, although not shown in the drawing, a scintillator layer is provided on top of the PIN diodes 254a and 254b. The scintillator layer collides with the input X-rays and emits light, thereby converting the X-rays into light in the visible light region and outputting it.
상기와 같은 구조의 디지털엑스레이 검출장치에서는 피사체를 투과한 엑스레이가 입사되면, 신틸레이터층에서 입력되는 엑스레이를 가시광선영역의 광으로 변환하며 출력하며, 출력된 가시광선영역의 광이 PIN다이오드(254a,254b)로 입력된다. 광이 입력됨에 따라 PIN다이오드(254a,254b)의 진성반도체층이 P형 반도체층과 N형 반도체층에 의해 공핍(Depletion)이 되어 내부에 전기장이 발생하게 되고, 광에 의해 생성되는 정공과 전자가 상기 전기장에 의해 드리프트(Drift)되어 각각 P형 반도체층 및 N형 반도체층에서 수집되어 전류가 발생한다.In the digital X-ray detection device with the above structure, when an ,254b). As light is input, the intrinsic semiconductor layers of the PIN diodes 254a and 254b are depleted by the P-type semiconductor layer and the N-type semiconductor layer, generating an internal electric field, and holes and electrons generated by light. is drifted by the electric field and collected in the P-type semiconductor layer and N-type semiconductor layer, respectively, generating current.
게이트신호가 게이트라인(GL)을 통해 박막트랜지스터(TFT)에 인가되어 상기 박막트랜지스터(TFT)가 턴-온되면, PIN다이오드(254a,254b)에 발생한 전류가 제1전극(252a,252b)에서 상기 박막트랜지스터(TFT)를 통해 검출신호로서 외부로 출력되며, 출력된 검출신호는 리드아웃 회로부(160)로 입력되어 리드아웃된다.When the gate signal is applied to the thin film transistor (TFT) through the gate line (GL) and the thin film transistor (TFT) is turned on, the current generated in the PIN diodes (254a and 254b) flows from the first electrodes (252a and 252b). It is output to the outside as a detection signal through the thin film transistor (TFT), and the output detection signal is input to the
이와 같이, 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치에서는 복수의 광감지화소(P1,P2)에서 입력되는 엑스레이를 전기신호를 변환하여 출력하고 출력된 검출신호를 리드아웃함으로써 피사체를 투과한 엑스레이를 판독할 수 있게 된다.As such, the digital X-ray detection device according to the first embodiment of the present invention converts the An X-ray can be read.
따라서, 종래의 아날로그 엑스레이 검출장치에 비해, 별도의 필름과 인화지가 필요없게 될 뿐만 아니라 촬영 후 필름의 보관 및 보존이 필요없게 된다. 또한, 촬영된 엑스레이의 검출신호를 실시간으로 리드아웃할 수 있게 되어, 신속한 피사체 내부구조의 검사가 가능하게 된다.Therefore, compared to conventional analog In addition, the detection signal of the captured X-ray can be read out in real time, making it possible to quickly inspect the internal structure of the subject.
이하에서는 첨부한 도면을 참조하여 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치에 대해 좀더 상세히 설명한다.Hereinafter, the digital X-ray detection device according to the first embodiment of the present invention will be described in more detail with reference to the attached drawings.
도 4는 도 3의 I-I'선 단면도로서, 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치의 서로 인접하는 두개의 광감지화소(P1,P2)의 구조를 나타내는 도면이다.FIG. 4 is a cross-sectional view taken along line II' of FIG. 3, showing the structure of two adjacent photo-sensing pixels (P1, P2) of the digital X-ray detection device according to the first embodiment of the present invention.
도 4에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 상에는 버퍼층(221)이 배치되고 그 위에 박막트랜지스터(TFT1,TFT2)가 배치된다. 이때, 상기 버퍼층(221)은 무기절연물질로 구성되며, 단일층 또는 복수의 층으로 구성될 수 있다.As shown in FIG. 4, a buffer layer 221 is disposed on a transparent substrate 210 such as glass or plastic, and thin film transistors (TFT1 and TFT2) are disposed thereon. At this time, the buffer layer 221 is made of an inorganic insulating material and may be composed of a single layer or multiple layers.
상기 박막트랜지스터(TFT1,TFT2)는 각각 버퍼층(221) 위에 배치된 반도체층(212a,212b)과, 상기 반도체층(212a,212b)이 배치된 게이트절연층(223)과, 상기 게이트절연층(222) 위에 배치된 게이트전극(211a,211b)과, 기판(210)의 박막트랜지스터가 형성되는 영역에 구비된 층간절연층(223)과, 상기 층간절연층(223) 위에 배치되어 층간절연층(223)에 형성된 컨택홀을 통해 반도체층(212a,212b)의 소스영역 및 드레인영역과 접촉하는 소스전극(214a,214b) 및 드레인전극(215a,215b)으로 구성된다.The thin film transistors (TFT1 and TFT2) each include
상기 반도체층(212a,212b)은 비정질실리콘과 같은 비정질반도체로 구성될 수도 있고, IGZO(Indium Gallium Zinc Oxide), TiO2, ZnO, WO3, SnO2와 같은 산화물반도체로 구성될 수 있다. 산화물반도체로 반도체층(212a,212b)을 형성하는 경우, 박막트랜지스터(TFT1,TFT2)의 크기를 감소시킬 수 있고 구동전력을 감소시킬 수 있고 전기이동도를 향상시킬 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터(fill factor)를 향상시키고 노이즈를 감소시킬 수 있을 뿐만 아니라 빠른 데이터의 판독에 따라 동영상 엑스레이의 검출이 가능하게 된다.The semiconductor layers 212a and 212b may be made of an amorphous semiconductor such as amorphous silicon, or an oxide semiconductor such as IGZO (Indium Gallium Zinc Oxide), TiO 2 , ZnO, WO 3 , and SnO 2 . When the
물론, 본 발명의 제1실시예에 따른 디지털 엑스레이 검사장치의 박막트랜지스터의 반도체층이 산화물반도체물질에 한정되는 것이 아니라, 현재 박막트랜지스터에 사용되는 모든 종류의 반도체물질을 사용할 수 있을 것이다.Of course, the semiconductor layer of the thin film transistor of the digital X-ray inspection device according to the first embodiment of the present invention is not limited to oxide semiconductor materials, and all types of semiconductor materials currently used in thin film transistors can be used.
상기 반도체층(212a,212b)은 중앙영역의 채널층과 양측면의 도핑층인 소스영역 및 드레인영역으로 이루어져 소스전극(214a,214b) 및 드레인전극(215a,215b)이 상기 도핑된 소스영역 및 드레인영역과 각각 컨택한다. 상기 게이트전극(211a,211b)은 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금 등의 금속 또는 이들의 합금으로 형성될 수 있다.The semiconductor layers (212a, 212b) are composed of a channel layer in the central region and a source region and drain region as doped layers on both sides, and the source electrodes (214a, 214b) and drain electrodes (215a, 215b) are the doped source region and drain. Contact each area. The
상기 게이트절연층(222)은 SiOx 또는 SiNx와 같은 무기절연물질로 이루어진 단일층 또는 SiOx 및 SiNx으로 이루어진 이중의 층으로 이루어질 수 있다. 도면에서는 상기 게이트절연층(222)이 게이트전극(211a,211b)의 하부에만 배치되지만, 상기 게이트절연층(222)이 기판(210) 전체에 걸쳐 적층될 수도 있다. The gate insulating layer 222 may be made of a single layer made of an inorganic insulating material such as SiOx or SiNx, or a double layer made of SiOx and SiNx. In the drawing, the gate insulating layer 222 is disposed only under the
상기 소스전극(214a,214b) 및 드레인전극(215a,215b)은 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금으로 이루어지며, 제1층간절연층(223) 및 제2층간절연층(224)에 형성된 컨택홀을 통해 반도체층(212a,212b)의 소스영역 및 드레인영역과 각각 컨택한다. 또한, 상기 층간절연층(223)은 SiOx나 SiNx와 같은 무기물질로 구성될 수 있다.The source electrodes (214a, 214b) and drain electrodes (215a, 215b) are made of metals such as Cr, Mo, Ta, Cu, Ti, Al, Al alloy, etc., or alloys thereof, and the first interlayer insulating layer 223 and contacts the source and drain regions of the
박막트랜스터가 구비된 기판(210) 상에는 제1보호층(225)이 구비되고, 상기 제1보호층(225)이 상부에 제1전극(252a,252b), PIN다이오드(254a,254b) 및 제2전극(256a,256b)이 배치된다. 상기 제1전극(252a,252b), PIN다이오드(254a,254b) 및 제2전극(256a,256b)은 포토컨덕터(PC1,PC2)를 형성하여 입사되는 광을 전기신호로 변환시킨다.A first protective layer 225 is provided on the substrate 210 equipped with a thin film transistor, and the first protective layer 225 has first electrodes 252a and 252b, PIN diodes 254a and 254b, and Second electrodes 256a and 256b are disposed. The first electrodes (252a, 252b), PIN diodes (254a, 254b), and second electrodes (256a, 256b) form photoconductors (PC1, PC2) to convert incident light into electrical signals.
상기 제1전극(252a,252b)은 MoTi으로 구성될 수 있지만, 이러한 특정 금속에 한정되는 것이 아니라 전도성이 좋은 다양한 금속으로 구성될 수 있다. 또한, 상기 제1전극(252a,252b)을 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 금속산화물로 구성할 수 있다. 또한, 상기 제2전극(256a,256b)은 ITO나 IZO와 같은 투명한 금속산화물로 구성될 수 있다.The first electrodes 252a and 252b may be made of MoTi, but are not limited to this specific metal and may be made of various metals with good conductivity. Additionally, the first electrodes 252a and 252b may be made of transparent metal oxide such as ITO (Indium Tin Oxide) or IZO (Indium Zinc Oxide). Additionally, the second electrodes 256a and 256b may be made of transparent metal oxide such as ITO or IZO.
상기 PIN다이오드(254a,254b)은 제1전극(252a,252b)으로부터 N형 반도체층, 진성반도체층, P형 반도체층이 순차적으로 적층됨으로써 구성된다. 제1전극(252a,252b) 및 제2전극(256a,256b)에 바이어스전압 또는 역바이어스전압이 인가된 상태에서 광이 조사되면 진성반도체층에서 정공과 전자가 생성되며 정공이 P형 반도체층으로 이동하고 전자는 N형 반도체층으로 이동하여 상기 제1전극(252a,252b)을 통해 전류가 출력된다.The PIN diodes 254a and 254b are constructed by sequentially stacking an N-type semiconductor layer, an intrinsic semiconductor layer, and a P-type semiconductor layer from the first electrodes 252a and 252b. When light is irradiated with a bias voltage or reverse bias voltage applied to the first electrodes (252a, 252b) and the second electrodes (256a, 256b), holes and electrons are generated in the intrinsic semiconductor layer, and the holes are transferred to the P-type semiconductor layer. The electrons move to the N-type semiconductor layer, and current is output through the first electrodes 252a and 252b.
상기 N형 반도체층, 진성반도체층, P형 반도체층을 형성하는 반도체로는 비정질실리콘(a-Si)을 주로 사용하지만, 이러한 물질에 한정되는 것이 아니라 HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 과 같은 다양한 반도체물질이 사용될 수 있다.Amorphous silicon (a-Si) is mainly used as a semiconductor to form the N-type semiconductor layer, intrinsic semiconductor layer, and P-type semiconductor layer, but is not limited to these materials and includes HgI 2 , CdTe, PbO, PbI 2 , BiI 3 , various semiconductor materials such as GaAs and Ge can be used.
또한, 상기 제1보호층(225)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제1보호층(225)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.Additionally, the first protective layer 225 may be formed of an organic insulating material such as photoacrylic or an inorganic insulating material such as SiOx or SiNx. Additionally, the first protective layer 225 may be composed of a plurality of layers including an organic insulating layer/inorganic insulating layer and an inorganic insulating layer/organic insulating layer/inorganic insulating layer.
상기 포토컨턱터(PC1,PC2)가 구비된 기판(210) 위에는 제2보호층(226)이 적층된다. 상기 제2보호층(226)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제2보호층(226)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성될 수도 있다.A second protective layer 226 is stacked on the substrate 210 equipped with the photoconductors (PC1 and PC2). The second protective layer 226 may be formed of an organic insulating material such as photoacrylic or an inorganic insulating material such as SiOx or SiNx. Additionally, the second protective layer 226 may be composed of a plurality of layers including an organic insulating layer/inorganic insulating layer and an inorganic insulating layer/organic insulating layer/inorganic insulating layer.
상기 제2보호층(226)의 상부에는 바이어스라인(VL)이 배치된다. 이때, 상기 바이어스라인(VL)의 폭(d1)이 인접하는 광감지화소(P1,P2)에 배치된 포토컨덕터(PC1,PC2) 사이의 간격보다 크므로, 바이어스라인(VL)의 일부 영역이 제2보호층(226)을 두고 광감지화소(P1,P2)의 제2전극(256a,256b)과 오버랩된다. 바이어스라인(VL)과 광감지화소(P1,P2)의 제2전극(256a,256b)이 오버랩되는 제2보호층(226)에는 제1컨택홀(264a) 및 제2컨택홀(264)이 형성되어, 상기 바이어스라인(VL)이 광감지화소(P1,P2)의 제2전극(256a,256b)과 전기적으로 접속된다.A bias line VL is disposed on the second protective layer 226. At this time, since the width (d1) of the bias line (VL) is larger than the gap between the photoconductors (PC1, PC2) disposed in adjacent photo-sensing pixels (P1, P2), a partial area of the bias line (VL) The second protective layer 226 overlaps the second electrodes 256a and 256b of the photo-sensing pixels (P1 and P2). The second protective layer 226, where the bias line (VL) and the second electrodes (256a, 256b) of the photo-sensing pixels (P1, P2) overlap, has a first contact hole (264a) and a second contact hole (264). Formed, the bias line (VL) is electrically connected to the second electrodes (256a, 256b) of the photo-sensing pixels (P1, P2).
다시 말해서, 인접하는 광감지화소(P1,P2)는 하나의 바이어스라인(VL)을 공유하여, 인접하는 2개의 광감지화소(P1,P2)의 PIN다이오드(254a,254b)에 바이어스라인(VL)을 통해 바이어스전압 또는 역바이어스전압이 동시에 인가된다.In other words, the adjacent photo-sensing pixels (P1, P2) share one bias line (VL), and the bias line (VL) is applied to the PIN diodes 254a and 254b of the two adjacent photo-sensing pixels (P1, P2). ), the bias voltage or reverse bias voltage is applied simultaneously.
이때, 상기 바이어스라인(VL)은 Cr, Mo, Ta, Cu, Ti, Al과 이들의 합금과 같이 전도성이 좋은 금속으로 구성될 수 있다.At this time, the bias line (VL) may be made of a metal with good conductivity, such as Cr, Mo, Ta, Cu, Ti, Al, and alloys thereof.
상기 바이어스라인(VL)이 배치된 제2보호층(226) 위에는 제3보호층(227)이 구비되며, 그 위에 신틸레이터층(270)이 배치된다.A third protective layer 227 is provided on the second protective layer 226 where the bias line VL is disposed, and a scintillator layer 270 is disposed thereon.
상기 제3보호층(227)은 포토아크릴과 같은 유기절연물질로 형성될 수도 있고 SiOx나 SiNx와 같은 무기절연물질로 형성될 수 있다. 또한, 상기 제3보호층(227)은 유기절연층/무기절연층, 무기절연층/유기절연층/무기절연층의 복수의 층으로 구성할 수도 있다.The third protective layer 227 may be formed of an organic insulating material such as photoacrylic or an inorganic insulating material such as SiOx or SiNx. Additionally, the third protective layer 227 may be composed of a plurality of layers including an organic insulating layer/inorganic insulating layer and an inorganic insulating layer/organic insulating layer/inorganic insulating layer.
신틸레이터층(270)은 피사체를 투과한 엑스레이를 가시광선대역의 광으로 변환시킨다. 상기 신틸레이터층(270)은 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물로 형성되거나, 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 형성될 수 있다.The scintillator layer 270 converts the X-rays passing through the subject into light in the visible light band. The scintillator layer 270 is formed of a halogen compound such as cesium iodide (CsI) doped with thallium (Tl) or sodium (Na), or an oxide-based compound such as gadolinium or sulfur oxide (GOS). can be formed.
또한, 상기 신틸레이터층(270)은 필름형태로 구성되어 기판(210) 상에 직접 부착하여 형성할 수도 있고 신틸레이터물질을 기판(210)상에 직접 적층하여 형성할 수도 있다.In addition, the scintillator layer 270 may be formed in the form of a film by attaching it directly to the substrate 210, or it may be formed by laminating a scintillator material directly on the substrate 210.
상술한 바와 같이, 본 발명의 제1실시예에 따른 디지털 엑스레이 검출장치에서는 2개의 광감지화소열이 하나의 바이어스라인을 공유함으로써 광감지화소의 개구율을 향상시켜 디지털 엑스레이 검출장치의 필팩터를 향상시키는데, 이를 좀더 자세히 설명하면 다음과 같다.As described above, in the digital This is explained in more detail as follows.
도 5는 광감지화소열 각각에 바이어스라인이 형성된 디지털 엑스레이 검출장치를 나타내는 도면이다.Figure 5 is a diagram showing a digital X-ray detection device in which bias lines are formed in each photo-sensing pixel row.
도 5에 도시된 바와 같이, 이 구조의 디지털 엑스레이 검출장치에서는 하나의 광감지화소 열에 각각 하나의 바이어스라인(VL)이 구비되어 PIN다이오드(254)에 바이어스전압 또는 역바이어스전압을 인가한다. 이때, 상기 바이어스라인(VL)은 데이터라인(DL)과 평행하게 광감지화소(P)의 중간영역을 가로 질러 배치된다. 따라서, 상기 바이어스라인(VL)에 의해 광감지화소(P)의 개구율이 저하되는데, 이러한 개구율의 저하로 인해 신틸레이터층으로부터 출력되어 PIN다이오드(254)로 조사되는 광량이 감소하게 된다. 따라서, 도 5에 도시된 구조의 디지털 엑스레이 검출장치에서는 광량감소에 따른 필팩터가 저하되어 디지털 엑스레이 검출장치의 성능이 저하되는 문제가 있었다.As shown in FIG. 5, in the digital At this time, the bias line (VL) is arranged across the middle area of the photo-sensing pixel (P) in parallel with the data line (DL). Accordingly, the aperture ratio of the photo-sensing pixel (P) is reduced by the bias line (VL). Due to this reduction in the aperture ratio, the amount of light output from the scintillator layer and irradiated to the
반면에, 본 발명에서는 도 3 및 도 4에 도시된 바와 같이, 바이어스라인(VL)이 서로 인접하는 광감지화소(P1,P1) 사이 영역에 배치되므로, 바이어스라(VL)에 의해 PN다이오드(254a,254b)를 가리는 영역을 최소화할 수 있게 되어 광감지화소(P1,P2)의 개구율이 감소하는 것을 방지할 수 있게 된다. 더욱이, 본 발명에서는 2개의 광감지화소(P1,P1)가 하나의 바이어스라인(VL)을 공유하므로, 광감지화소(P1,P2)의 개구율의 감소를 최소화할 수 있게 된다.On the other hand, in the present invention, as shown in FIGS. 3 and 4, the bias line (VL) is disposed in the area between the adjacent photo-sensing pixels (P1, P1), so the PN diode ( The area covering 254a and 254b) can be minimized, thereby preventing a decrease in the aperture ratio of the light-sensing pixels (P1 and P2). Moreover, in the present invention, since the two photo-sensing pixels (P1, P1) share one bias line (VL), the reduction in the aperture ratio of the photo-sensing pixels (P1, P2) can be minimized.
도 5에 도시된 구조의 디지털 엑스레이 검출장치에서는 하나의 광감지화소(P)에서 개구율 저하를 발생시키는 요인이 바이어스라인(VL)의 폭(d1)에 대응되지만, 본 발명에 따른 디지털 엑스레이 검출장치에서는 바이어스라인(VL)이 인접하는 PN다이오드(254a,254b) 사이의 영역에 배치되므로 바이어스라인(VL)의 폭(d1)에서 인접하는 PN다이오드(254a,254b) 사이의 간격을 차감한 거리에 대응된다(즉, d1-a). 또한, 2개의 인접하는 광감지화소(P1,P1)가 하나의 바이어스라인(VL)을 공유하므로, 하나의 광감지화소에서 바이어스라인(VL)에 의한 개구율 저하 요인은 (d1-a)/2가 된다.In the digital Since the bias line (VL) is disposed in the area between the adjacent PN diodes (254a, 254b), the distance between the adjacent PN diodes (254a, 254b) is subtracted from the width (d1) of the bias line (VL). corresponds (i.e. d1-a). In addition, since two adjacent photo-sensing pixels (P1, P1) share one bias line (VL), the aperture ratio reduction factor due to the bias line (VL) in one photo-sensing pixel is (d1-a)/2. It becomes.
따라서, 도 5에 도시된 구조의 디지털 엑스레이 검출장치에 비해, 본 발명에 따른 디지털 엑스레이 검출장치에서 바이어스라인(VL)에 의한 개구율저하가 최소화되며, 그 결과 디지털 엑스레이 검출장치의 필팩터가 감소하는 것을 방지할 수 있게 된다.Therefore, compared to the digital can be prevented.
도 6은 본 발명의 제2실시예에 따른 디지털 엑스레이 검출장치를 나타내는 평면도이다. 이 실시예의 구조는 바이어스라인(VL)을 제외하고는 제1실시예의 구조와는 동일하므로, 동일한 구조에 대해서는 설명을 생략하고 다른 구조에 대해서만 자세히 설명한다.Figure 6 is a plan view showing a digital X-ray detection device according to a second embodiment of the present invention. Since the structure of this embodiment is the same as that of the first embodiment except for the bias line (VL), description of the same structure will be omitted and only the different structures will be described in detail.
도 6에 도시된 바와 같이, 이 실시예의 디지털 엑스레이 검출장치에서는 2개의 인접하는 광감지화소(P1,P2) 사이의 영역에 바이어스라인(VL)이 배치되어, 2개의 광감지화소(P1,P2)에 각각 배치된 포토컨덕터(PC1,PC2)의 제2전극(356a,356b)에 바이어스전압 또는 역바이어스전압을 인가한다.As shown in FIG. 6, in the digital ) A bias voltage or reverse bias voltage is applied to the
이때, 상기 바이어스라인(VL)의 폭(d2)는 인접하는 2개의 광감지화소(P1,P2) 사이의 간격보다 작게 설정되므로, 상기 바이어스라인(VL)이 광감지화소(P1,P2) 사이의 영역에 배치될 때, 상기 바이어스라인(VL)이 포토컨덕터(PC1,PC2)의 제2전극(356a,356b)과 오버랩되지 않는다. 따라서, 제1실시예와는 달리, 이 실시예의 디지털 엑스레이 검출장치에서는 바이어스라인(VL)과 포토컨덕터(PC1,PC2)가 오버랩되는 영역에 제1컨택홀 및 제2컨택홀을 형성하여 바이어스라인(VL)을 제2전극(356a,356b)과 접속할 수 없게 된다.At this time, the width (d2) of the bias line (VL) is set to be smaller than the gap between two adjacent photo-sensing pixels (P1, P2), so the bias line (VL) is set between the photo-sensing pixels (P1, P2). When disposed in the area, the bias line VL does not overlap the
이 실시예의 디지털 엑스레이 검출장치에서는 상기 바이어스라인(VL)으로 제1연결패턴(364a) 및 제2연결패턴(364b)이 구비되어, 각각 인접하는 광감지화소(P1,P2)로 연장된다. 다시 말해서, 이 실시예의 디지털 엑스레이 검출장치에서는 바이어스라인(VL)이 포토컨덕터(PC1,PC2)와 오버랩되지 않는 대신, 별도의 연결패턴(364a,364b)을 구비하여 이 연결패턴(364a,364b)을 포토컨덕터(PC1,PC2)와 오버랩시킨다.In the digital In other words, in the digital Overlap with photoconductors (PC1, PC2).
상기 연결패턴(364a,364b)과 포토컨덕터(PC1,PC2)이 오버랩되는 영역의 광감지화소(P1,P2)에는 각각 제1컨택홀(363a) 및 제2컨택홀(363b)이 형성되어, 바이어스라인(VL)이 연결패턴(364a,364b)을 통해 인접하는 광감지화소(P1,P2)의 제2전극(356a,356b)에 각각 접속되어, 상기 PIN 다이오드(354a,354b)에 바이어스전압 또는 역바이어스전압을 인가한다.A first contact hole (363a) and a second contact hole (363b) are formed in the photo-sensing pixels (P1, P2) in the area where the connection patterns (364a, 364b) and the photoconductors (PC1, PC2) overlap, respectively, The bias line (VL) is connected to the second electrodes (356a, 356b) of the adjacent photo-sensing pixels (P1, P2) through the connection patterns (364a, 364b), respectively, and applies a bias voltage to the PIN diodes (354a, 354b). Or apply a reverse bias voltage.
이와 같이, 이 실시예의 디지털 엑스레이 검출장치에서는 바이어스라인(VL)이 광감지화소(P1,P2) 사이의 영역에 배치되어 광감지화소(P1,P2)의 포토컨덕터(PC1,PC2)와는 오버랩되지 않고 연결패턴(364a,364b)만이 광감지화소(P1,P2)의 포토컨덕터(PC1,PC2)와 오버랩되므로, 제1실시예의 디지털 엑스레이 검출장치에 비해 포토컨덕터(PC1,PC2)가 가려지는 영역이 감소하게 되어, 개구율을 더욱 감소시킬 수 있게 되며, 그 결과 디지털 엑스레이 검출장치의 필팩터를 더욱 향상시킬 수 있게 된다.As such, in the digital Since only the
도 5에 도시된 구조의 디지털 엑스레이 검출장치의 필팩터가 약 60.26%인데, 반해 본 발명의 제1실시예 및 제2실시예에 따른 디지털 엑스레이 검출장치에서는 필팩터가 약 64.40-65.50으로 된다. 따라서, 도 5에 도시된 구조의 디지털 엑스레이 검출장치에 비해 본 발명에 따른 디지털 엑스레이 검출장치의 필팩터가 약 4.24-5.24% 향상된다.The fill factor of the digital X-ray detection device of the structure shown in FIG. 5 is about 60.26%, whereas the fill factor of the digital Therefore, the fill factor of the digital X-ray detection device according to the present invention is improved by about 4.24-5.24% compared to the digital X-ray detection device of the structure shown in FIG. 5.
도 7a-도 7d는 본 발명에 따른 디지털 엑스레이 검출장치의 제조방법을 나타내는 도면이다. 이 공정에 의해 제작되는 디지털 엑스레이 검출장치는 제1실시예의 디지털 엑스레이 검출장치이지만, 제2실시예에 따른 디지털 엑스레이 검출장치도 동일한 공정에 의해 제작될 것이다.7A-7D are diagrams showing a method of manufacturing a digital X-ray detection device according to the present invention. The digital X-ray detection device manufactured by this process is the digital X-ray detection device of the first embodiment, but the digital X-ray detection device according to the second embodiment will also be manufactured by the same process.
우선, 도 7a에 도시된 바와 같이, 유리나 플라스틱과 같은 투명한 기판(210) 위에 무기절연물질을 CVD(Chemical Vapor Deposition)법에 의해 적층하여 기판(210) 상에 버퍼층(221)을 형성한다.First, as shown in FIG. 7A, an inorganic insulating material is laminated on a transparent substrate 210, such as glass or plastic, by CVD (Chemical Vapor Deposition) to form a buffer layer 221 on the substrate 210.
이어서, 상기 버퍼층(221) 위에 IGZO, TiO2, ZnO, WO3, SnO2 등과 같은 산화물반도체를 CVD법에 의해 적층하고 에칭하여 반도체층(112a,112b)을 형성한다. 그 후, 상기 반도체층(112a,112b)이 형성된 기판(210) 위에 SiOx나 SiNx와 같은 무기절연물질을 CVD법에 의해 적층하고 에칭하여 게이트절연층(222)을 형성한다. 이어서, 상기 게이트절연층(222)을 포함한 기판(210) 상에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 스퍼터링(sputtering)법에 의해 적층하고 에칭하여 상기 게이트절연층(222) 위에 게이트전극(211a,211b)을 형성한다. 이때, 금속 또는 합금을 복수의 층으로 적층하고 에칭하여 상기 게이트전극(211a,211b)을 복수의 층으로 형성할 수도 있다.Next, an oxide semiconductor such as IGZO, TiO 2 , ZnO, WO 3 , SnO 2 , etc. is stacked on the buffer layer 221 by CVD and etched to form semiconductor layers 112a and 112b. Thereafter, an inorganic insulating material such as SiOx or SiNx is deposited on the substrate 210 on which the semiconductor layers 112a and 112b are formed by CVD and etched to form the gate insulating layer 222. Next, a metal such as Cr, Mo, Ta, Cu, Ti, Al or an alloy thereof is deposited on the substrate 210 including the gate insulating layer 222 by sputtering and etched to insulate the gate.
한편, 상술한 설명에서는 에칭에 의해 설정된 폭의 게이트절연층(222)을 형성하고 그 위에 게이트전극(211a,211b)을 형성함으로써, 상기 게이트절연층(222)과 게이트전극(211a,211b)을 별도의 공정에 의해 형성하지만, 본 발명에서는 하나의 공정에 의해 게이트절연층(222)과 게이트전극(211a,211b)을 형성할 수도 있다. 즉, 본 발명에서는 절연층과 금속층을 연속 적층한 후, 포토마스크에 의해 금속층을 웨트에칭에 의해 식각하여 게이트전극(211a,211b)을 형성한 후, 상기 게이트전극(211a,211b)을 마스크층으로 사용하여 상기 절연층을 드라이에칭함으로써 게이트절연층(221)을 형성할 수도 있다.Meanwhile, in the above description, the gate insulating layer 222 and the
이어서, 기판(210) 전체에 걸쳐서 SiOx나 SiNx와 같은 무기물질을 적층한 후, 에칭하여 제1컨택홀(223a) 및 제2컨택홀(223b)이 형성된 층간절연층(223)을 형성한다.Next, an inorganic material such as SiOx or SiNx is stacked over the entire substrate 210 and then etched to form an interlayer insulating layer 223 in which the first contact hole 223a and the second contact hole 223b are formed.
이어서, 도 7b에 도시된 바와 같이, 기판(210) 전체에 걸쳐 Cr, Mo, Ta, Cu, Ti, Al, Al합금 등과 같은 금속 또는 이들의 합금을 적층하고 에칭하여 상기 층간절연층(223) 위에 형성되어 제1컨택홀(223a) 및 제2컨택홀(223b)을 통해 각각 반도체층(212a,212b)의 소스영역 및 드레인영역과 컨택되는 소스전극(214a,214b) 및 드레인전극(215a,215b)를 형성한다.Subsequently, as shown in FIG. 7B, metals such as Cr, Mo, Ta, Cu, Ti, Al, Al alloys, or alloys thereof are stacked and etched over the entire substrate 210 to form the interlayer insulating layer 223.
그 후, 기판(210) 전체에 걸쳐서 유기절연물질 또는/및 무기절연물질을 적층하고 에칭하여 상기 소스전극(214)이 외부로 노출된 제3컨택홀(225a)이 형성된 제1보호층(225)을 형상한다.Thereafter, an organic insulating material and/or an inorganic insulating material is stacked and etched over the entire substrate 210 to form a first protective layer 225 in which a third contact hole 225a through which the
이어서, 도 7c에 도시된 바와 같이, MoTi와 같은 금속 또는 ITO나 IZO와 같은 투명한 금속산화물을 적층하고 에칭하여 상기 제1보호층(225) 위에 제3컨택홀(225a)를 통해 소스전극(214a,214b)과 전기적으로 접속되는 제1전극(252a,252b)을 형성한다.Subsequently, as shown in FIG. 7C, a metal such as MoTi or a transparent metal oxide such as ITO or IZO is stacked and etched to form the
그 후, 상기 제1전극(252a,252b) 위에 N형 분순물이 도핑된 반도체물질, 진성반도체물질, P형 불순물이 도핑된 반도체물질, ITO 및 IZO와 같은 투명도전물질을 적층하고 에칭하여 상기 제1전극(252a,252b) 위에 PIN다이오드(254a,254b) 및 제2전극(256a,256b)을 형성한다. 이때, 상기 반도체물질로는 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등을 사용할 수 있다.Thereafter, a semiconductor material doped with N-type impurities, an intrinsic semiconductor material, a semiconductor material doped with P-type impurities, and transparent conductive materials such as ITO and IZO are stacked and etched on the first electrodes 252a and 252b. PIN diodes (254a, 254b) and second electrodes (256a, 256b) are formed on the first electrodes (252a, 252b). At this time, amorphous silicon (a-Si), HgI 2 , CdTe, PbO, PbI 2 , BiI 3 , GaAs, Ge, etc. can be used as the semiconductor material.
또한, 비정질실리콘(a-Si), HgI2, CdTe, PbO, PbI2, BiI3, GaAs, Ge 등의 반도체물질을 적층하고 N형 불순물을 도핑한 후, 다시 반도체물질을 적층하고 적층된 반도체층의 상부 영역에 P형 불순물을 도핑하여 PIN다이오드(254a,254b)를 형성할 수도 있다.In addition, semiconductor materials such as amorphous silicon (a-Si), HgI 2 , CdTe, PbO, PbI 2 , BiI 3 , GaAs, Ge, etc. are stacked and N-type impurities are doped, then semiconductor materials are stacked again, and the stacked semiconductor PIN diodes 254a and 254b may be formed by doping P-type impurities in the upper region of the layer.
그 후, 7d에 도시된 바와 같이, PIN다이오드(254a,254b)가 형성된 기판(210) 상에 유기절연물질, 유기절연물질/무기절연물질 또는 무기절연물질/유기절연물질/무기절연물질을 적층하여 제2보호층(226)를 형성하고, 상기 제2보호층(226)을 에칭하여 제4컨택홀(264a,264b)를 형성한다. 이어서, 상기 제2보호층(226) 위에 Cr, Mo, Ta, Cu, Ti, Al과 같은 금속 또는 이들의 합금을 적층하고 에칭하여 상기 제2보호층(226) 위에 바이어스라인(VL)을 형성한다. 이때, 상기 바이어스라인(VL)은 제4컨택홀(264a,264b)을 통해 인접하는 광감지화소(P1,P2)의 제2전극(256a,256b)과 전기적으로 접속된다.Then, as shown in 7d, an organic insulating material, an organic insulating material/inorganic insulating material, or an inorganic insulating material/organic insulating material/inorganic insulating material is stacked on the substrate 210 on which the PIN diodes 254a and 254b are formed. A second protective layer 226 is formed, and the second protective layer 226 is etched to form fourth contact holes 264a and 264b. Next, a metal such as Cr, Mo, Ta, Cu, Ti, Al or an alloy thereof is deposited on the second protective layer 226 and etched to form a bias line (VL) on the second protective layer 226. do. At this time, the bias line (VL) is electrically connected to the second electrodes (256a, 256b) of the adjacent photo-sensing pixels (P1, P2) through the fourth contact holes (264a, 264b).
이어서, 제2전극(256a,256b)이 형성된 제2보호층(226) 위에 포토아크릴과 같은 유기절연물질 및/또는 SiOx나 SiNx와 같은 무기절연물질을 적층하여 유기절연층, 유기절연층/무기절연층 또는 무기절연층/유기절연층/무기절연층으로 이루어진 제3보호층(227)을 형성한다.Subsequently, an organic insulating material such as photoacrylic and/or an inorganic insulating material such as SiOx or SiNx is laminated on the second protective layer 226 on which the second electrodes 256a and 256b are formed to form an organic insulating layer, an organic insulating layer/inorganic material, etc. A third protective layer 227 is formed consisting of an insulating layer or an inorganic insulating layer/organic insulating layer/inorganic insulating layer.
이어서, 상기 제3보호층(227) 위에 탈륨(Tl) 또는 나트륨(Na)이 도핑된 요드화 세슘(CsI) 등의 할로겐화합물이나 가돌리늄(gadolinium)이나 황산화물(GOS) 등의 산화물계 화합물로 이루어진 필름을 부착하거나 할로겐화합물이나 산화물계 화합물을 직접 적층하여 신틸레이트층(270)을 형성함으로써 디지털 엑스레이 검출장치를 완성한다.Next, the third protective layer 227 is coated with a halogen compound such as cesium iodide (CsI) doped with thallium (Tl) or sodium (Na) or an oxide compound such as gadolinium or sulfur oxide (GOS). A digital
상술한 바와 같이, 본 발명에서는 바이어스라인이 서로 인접하는 광감지화소 사이의 영역에 배치되므로, 바이어스라인과 오버래되는 PN다이오드의 영역을 최소화할 수 있게 되어 광감지화소의 개구율이 감소하는 것을 방지할 수 있게 된다. 따라서, 디지털 엑스레이 검출장치의 필팩터를 향상시킬 수 있게 된다.As described above, in the present invention, since the bias line is disposed in the area between adjacent photo-sensing pixels, the area of the PN diode that overlaps the bias line can be minimized, thereby preventing a decrease in the aperture ratio of the photo-sensing pixel. You can do it. Therefore, it is possible to improve the fill factor of the digital X-ray detection device.
더욱이, 본 발명에서는 박막트랜지스터의 반도체층을 산화물반도체물질로 형성함으로써, 박막트랜지스터의 면적을 감소시킬 수 있게 되므로, 광감지화소의 개구율을 향상시킬 수 있게 된다. 그 결과 디지털 엑스레이 검출장치의 필팩터를 더욱 향상시킬 수 있게 된다.Furthermore, in the present invention, by forming the semiconductor layer of the thin film transistor with an oxide semiconductor material, the area of the thin film transistor can be reduced, thereby improving the aperture ratio of the photo-sensing pixel. As a result, the fill factor of the digital X-ray detection device can be further improved.
한편, 상술한 설명에서는 본 발명의 디지털 엑스레이 검출장치를 특정 구조로 한정하여 설명하고 있지만, 본 발명이 이러한 특정 구조에 한정되는 것은 아니다. 상술한 디지털 엑스레이 검출장치의 구조는 설명의 편의를 위해 예시된 것으로 본 발명을 한정하는 것은 아니다. 본 발명의 가장 중요한 특징은 바이어스라인이 인접하는 2개의 광감지화소에 의해 공유되어 광감지화소의 개구율 향상에 따른 필팩터를 향상하는 것이므로, 이러한 구성이 포함된 현재 알려진 모든 구조의 디지털 엑스레이 검출장치에 본 발명이 적용될 수 있을 것이다.Meanwhile, in the above description, the digital X-ray detection device of the present invention is limited to a specific structure, but the present invention is not limited to this specific structure. The structure of the digital X-ray detection device described above is illustrated for convenience of explanation and does not limit the present invention. The most important feature of the present invention is that the bias line is shared by two adjacent photo-sensing pixels to improve the fill factor by improving the aperture ratio of the photo-sensing pixels, and therefore, all currently known structures of digital X-ray detection devices including this configuration. The present invention may be applied to.
GL : 게이트라인 DL : 데이터라인
VL : 바이어스라인 211a,211b : 게이트전극
212a,212b : 반도체층 213a,213b : 소스전극
214a,214b : 드레인전극 221: 버퍼층
223 : 층간절연층 252a,252b : 제1전극
254a,254b : PIN다이오드 256a,256b : 제2전극
270 : 신틸레이터층GL: Gate line DL: Data line
VL:
212a, 212b: semiconductor layer 213a, 213b: source electrode
214a, 214b: drain electrode 221: buffer layer
223: interlayer insulating layer 252a, 252b: first electrode
254a, 254b: PIN diode 256a, 256b: second electrode
270: scintillator layer
Claims (12)
상기 제1광감지화소 및 상기 제2광감지화소의 각각에 배치되는 박막트랜지스터;
상기 제1광감지화소 및 상기 제2광감지화소에 각각 배치되어 광을 전기신호로 변환하며, 제1전극 및 제2전극, 상기 제1전극과 제2전극 사이에 배치된 PIN다이오드로 이루어진 제1포토컨덕터 및 제2포토컨덕터; 및
상기 제1포토컨덕터 및 상기 제2포토컨덕터 상부에 배치된 바이어스라인으로 구성되며,
상기 제1광감지화소 및 상기 제2광감지화소 사이에는 상기 데이터라인이 배치되지 않는 영역이 형성되며,
상기 바이어스라인은 인접하는 상기 제1광감지화소 및 상기 제2광감지화소 사이의 영역에 배치되어 상기 데이터라인이 배치되지 않는 영역을 커버하고 상기 제1광감지화소 및 상기 제2광감지화소에 바이어스전압 또는 역바이어스전압을 동시에 인가하는 디지털 엑스레이 검출장치.A substrate defined by a gate line and a data line and including a plurality of first and second photo-sensing pixels adjacent to each other;
a thin film transistor disposed in each of the first photo-sensing pixel and the second photo-sensing pixel;
It is disposed in each of the first and second photo-sensing pixels to convert light into an electrical signal, and consists of a first electrode and a second electrode and a PIN diode disposed between the first electrode and the second electrode. 1st photoconductor and 2nd photoconductor; and
It consists of a bias line disposed on the first photo conductor and the second photo conductor,
An area in which the data line is not disposed is formed between the first photo-sensing pixel and the second photo-sensing pixel,
The bias line is disposed in an area between the adjacent first and second photo-sensing pixels, covers an area where the data line is not disposed, and is connected to the first and second photo-sensing pixels. A digital X-ray detection device that simultaneously applies bias voltage or reverse bias voltage.
산화물 반도체층;
상기 반도체층 위에 배치된 게이트절연층;
상기 게이트절연층 위에 배치된 게이트전극;
상기 반도체층 및 게이트전극 위에 형성된 층간절연층; 및
상기 층간절연층에 형성된 컨택홀을 통해 반도체층에 컨택하는 소스전극 및 드레인전극을 포함하는 디지털 엑스레이 검출장치.The method of claim 1, wherein the thin film transistor is:
Oxide semiconductor layer;
a gate insulating layer disposed on the semiconductor layer;
a gate electrode disposed on the gate insulating layer;
an interlayer insulating layer formed on the semiconductor layer and the gate electrode; and
A digital X-ray detection device including a source electrode and a drain electrode contacting a semiconductor layer through a contact hole formed in the interlayer insulating layer.
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