KR102668105B1 - Thin film trasistor and a method for manufacturing the same - Google Patents

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윤선진
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Abstract

기판, 상기 기판 상에서 상기 기판의 상면에 평행한 제 1 방향으로 연장되는 채널부, 상기 채널부의 상기 제 1 방향의 양단에 연결되는 소스/드레인 전극들, 및 상기 제 1 방향과 교차하고 상기 기판의 상기 상면에 평행한 제 2 방향으로 상기 채널부와 이격되어 배치되는 게이트 전극을 포함하는 박막 트랜지스터를 제공하되, 상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극 각각은 단일층으로 제공될 수 있다.A substrate, a channel portion extending on the substrate in a first direction parallel to the top surface of the substrate, source/drain electrodes connected to both ends of the channel portion in the first direction, and intersecting the first direction and Provide a thin film transistor including a gate electrode disposed to be spaced apart from the channel portion in a second direction parallel to the upper surface, wherein the channel portion, the source/drain electrodes, and the gate electrode may each be provided as a single layer. there is.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRASISTOR AND A METHOD FOR MANUFACTURING THE SAME}Thin film transistor and its manufacturing method {THIN FILM TRASISTOR AND A METHOD FOR MANUFACTURING THE SAME}

본 발명은 박막 트랜지스터 및 그 제조 방법에 관한 것이다.The present invention relates to thin film transistors and methods for manufacturing the same.

정보화 사회의 발달로 인해, 정보를 표시할 수 있는 표시장치가 활발히 개발되고 있다. 상기 표시장치는 액정표시장치(liquid crystal display device), 유기전계발광 표시장치(organic electro-luminescence display device), 플라즈마 표시장치(plasma display panel) 및 전계 방출 표시장치(field emission display device)를 포함한다.Due to the development of the information society, display devices capable of displaying information are being actively developed. The display device includes a liquid crystal display device, an organic electro-luminescence display device, a plasma display panel, and a field emission display device. .

이러한 표시장치들은 모바일 폰, 네비게이션, 모니터, 텔레비전에 널리 적용되고 있다. 표시장치들은 매트릭스로 배열된 화소들과, 각 화소를 스위칭 온/오프시키는 박막 트랜지스터를 포함한다. 박막 트랜지스터의 스위칭 온/오프에 의해 각 화소가 제어된다.These display devices are widely applied to mobile phones, navigation, monitors, and televisions. Display devices include pixels arranged in a matrix and thin film transistors that switch each pixel on/off. Each pixel is controlled by switching on/off of the thin film transistor.

상기 박막 트랜지스터는 게이트 신호를 수신하는 게이트 전극과 데이터 전압을 수신하는 소스 전극, 및 상기 데이터 전압을 출력하는 드레인 전극을 포함한다. 또한, 상기 박막 트랜지스터는 채널을 형성하는 액티브 층을 포함한다. 최근 박막 트랜지스터의 기능 및 성능과 관련한 연구가 활발히 진행되고 있다.The thin film transistor includes a gate electrode that receives a gate signal, a source electrode that receives a data voltage, and a drain electrode that outputs the data voltage. Additionally, the thin film transistor includes an active layer that forms a channel. Recently, research on the function and performance of thin film transistors has been actively conducted.

본 발명이 해결하고자 하는 과제는 구조적 안정성이 향상된 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.The problem to be solved by the present invention is to provide a thin film transistor with improved structural stability and a method of manufacturing the same.

본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.Another problem to be solved by the present invention is to provide a thin film transistor with improved electrical characteristics and a method of manufacturing the same.

본 발명이 해결하고자 하는 또 다른 과제는 간단한 공정으로 형성될 수 있는 박막 트랜지스터 및 그 제조 방법을 제공하는데 있다.Another problem that the present invention aims to solve is to provide a thin film transistor that can be formed through a simple process and a method of manufacturing the same.

본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problem to be solved by the present invention is not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.

상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 박막 트랜지스터는 기판, 상기 기판 상에서 상기 기판의 상면에 평행한 제 1 방향으로 연장되는 채널부, 상기 채널부의 상기 제 1 방향의 양단에 연결되는 소스/드레인 전극들, 및 상기 제 1 방향과 교차하고 상기 기판의 상기 상면에 평행한 제 2 방향으로 상기 채널부와 이격되어 배치되는 게이트 전극을 포함할 수 있다. 상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극 각각은 단일층으로 제공될 수 있다.A thin film transistor according to embodiments of the present invention for solving the above-described technical problems includes a substrate, a channel portion extending on the substrate in a first direction parallel to the top surface of the substrate, and both ends of the channel portion in the first direction. It may include source/drain electrodes connected to each other, and a gate electrode disposed to be spaced apart from the channel portion in a second direction that intersects the first direction and is parallel to the top surface of the substrate. Each of the channel portion, the source/drain electrodes, and the gate electrode may be provided as a single layer.

일 실시예에 따르면, 상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극은 동일한 물질로 구성될 수 있다.According to one embodiment, the channel portion, the source/drain electrodes, and the gate electrode may be made of the same material.

일 실시예에 따르면, 상기 채널부 및 상기 소스/드레인 전극들은 일체로 구성될 수 있다.According to one embodiment, the channel portion and the source/drain electrodes may be formed as one body.

일 실시예에 따르면, 상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극은 전도성 금속 산화물, 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다.According to one embodiment, the channel portion, the source/drain electrodes, and the gate electrode may include a conductive metal oxide or a semiconductor material doped with impurities.

일 실시예에 따르면, 상기 채널부의 상면은 상기 게이트 전극의 상면보다 낮은 레벨에 위치할 수 있다.According to one embodiment, the top surface of the channel portion may be located at a lower level than the top surface of the gate electrode.

일 실시예에 따르면, 상기 기판은 상기 채널부와 상기 게이트 전극의 사이에 제공되는 리세스를 가질 수 있다. 상기 리세스는 상기 기판의 상면으로부터 상기 기판의 내측을 향할 수 있다.According to one embodiment, the substrate may have a recess provided between the channel portion and the gate electrode. The recess may be directed from the top surface of the substrate toward the inside of the substrate.

일 실시예에 따르면, 상기 리세스의 바닥면은 상기 채널부의 하면 및 상기 게이트 전극의 하면보다 낮은 레벨에 위치할 수 있다.According to one embodiment, the bottom surface of the recess may be located at a lower level than the bottom surface of the channel portion and the bottom surface of the gate electrode.

일 실시예에 따르면, 상기 게이트 전극은 복수로 제공될 수 있다. 상기 채널부는 상기 게이트 전극들 사이에 배치될 수 있다.According to one embodiment, a plurality of gate electrodes may be provided. The channel portion may be disposed between the gate electrodes.

일 실시예에 따르면, 상기 채널부와 상기 게이트 전극 사이에 제공되는 절연부를 더 포함할 수 있다.According to one embodiment, it may further include an insulating part provided between the channel part and the gate electrode.

상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법은 기판 상에 채널부, 소스/드레인 전극들, 및 게이트 전극을 형성하는 것, 상기 채널부의 상부를 식각하는 것, 및 상기 게이트 전극과 상기 채널부 사이에 절연부를 채우는 것을 포함할 수 있다. 상기 소스/드레인은 상기 채널부의 제 1 방향의 양단에서 상기 채널부와 일체로 형성될 수 있다. 상기 게이트 전극은 상기 제 1 방향과 교차하는 제 2 방향으로 상기 채널부와 이격되도록 형성될 수 있다.A method of manufacturing a thin film transistor according to embodiments of the present invention to solve the above-described technical problems includes forming a channel portion, source/drain electrodes, and a gate electrode on a substrate, and etching the upper portion of the channel portion. , and may include filling an insulating portion between the gate electrode and the channel portion. The source/drain may be formed integrally with the channel portion at both ends of the channel portion in the first direction. The gate electrode may be formed to be spaced apart from the channel portion in a second direction crossing the first direction.

일 실시예에 따르면, 상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극을 형성하는 것은 기판 상에 예비층을 형성하는 것, 및 상기 예비층을 패터닝하여 채널부, 소스/드레인 전극들, 및 게이트 전극을 형성하는 것을 포함할 수 있다.According to one embodiment, forming the channel portion, the source/drain electrodes, and the gate electrode includes forming a preliminary layer on a substrate, and patterning the preliminary layer to form the channel portion, the source/drain electrodes, And it may include forming a gate electrode.

일 실시예에 따르면, 상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극을 형성하는 것은 상기 기판 상에 반도체 물질을 드로잉, 프린팅 또는 스탬핑하는 것을 포함할 수 있다.According to one embodiment, forming the channel portion, the source/drain electrodes, and the gate electrode may include drawing, printing, or stamping a semiconductor material on the substrate.

일 실시예에 따르면, 상기 절연부를 채우기 전에, 상기 채널부를 식각하여 상기 채널부의 상기 제 2 방향의 폭을 감소시키는 것을 더 포함할 수 있다.According to one embodiment, before filling the insulating part, the method may further include reducing the width of the channel part in the second direction by etching the channel part.

일 실시예에 따르면, 상기 절연부를 채우기 전에, 상기 채널부와 상기 게이트 전극에 의해 노출되는 상기 기판의 상면을 식각하여 리세스를 형성하는 것을 더 포함할 수 있다.According to one embodiment, before filling the insulating part, the method may further include forming a recess by etching the upper surface of the substrate exposed by the channel part and the gate electrode.

본 발명의 실시예들에 따른 박막 트랜지스터는 소스/드레인 전극들이 채널부와 일체로 형성될 수 있으며, 소스/드레인 전극들과 채널부 사이의 접촉저항이 적어 전기적 특성이 향상될 수 있다.In thin film transistors according to embodiments of the present invention, source/drain electrodes may be formed integrally with the channel portion, and electrical characteristics may be improved due to low contact resistance between the source/drain electrodes and the channel portion.

더하여, 소스/드레인 전극들이 채널부와 일체로 형성되기 때문에, 소스/드레인 전극들과 채널부의 경계에서 구조적 안정성이 향상될 수 있다.In addition, because the source/drain electrodes are formed integrally with the channel portion, structural stability can be improved at the boundary between the source/drain electrodes and the channel portion.

또한, 소스/드레인 전극은 전기 전도도가 높은 물질을 포함하기 때문에, 금속과의 접촉 저항이 낮을 수 있으며, 외부 단자와의 접촉을 위하여 오믹 콘택과 같은 별도의 구성 요소 필요하지 않을 수 있다.Additionally, because the source/drain electrodes include a material with high electrical conductivity, the contact resistance with the metal may be low, and a separate component such as an ohmic contact may not be required for contact with an external terminal.

본 발명에 실시예들에 따른 박막 트랜지스터의 채널부, 소스/드레인 전극들 및 게이트 전극은 간단한 공정들을 이용하여 형성될 수 있으며, 박막 트랜지스터의 제조 공정이 단순화될 수 있다.The channel portion, source/drain electrodes, and gate electrode of the thin film transistor according to embodiments of the present invention can be formed using simple processes, and the manufacturing process of the thin film transistor can be simplified.

도 1은 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 평면도이다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 단면도들이다.
도 5 내지 도 9는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 10 및 도 11은 실험예의 SEM 사진들이다.
도 12는 실험예의 전기적 특성을 측정한 그래프이다.1 is a plan view for explaining a thin film transistor according to embodiments of the present invention.
2 to 4 are cross-sectional views illustrating thin film transistors according to embodiments of the present invention.
5 to 9 are cross-sectional views for explaining a method of manufacturing a thin film transistor according to embodiments of the present invention.
Figures 10 and 11 are SEM pictures of experimental examples.
Figure 12 is a graph measuring the electrical characteristics of the experimental example.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다. 그러나 본 발명은, 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 당해 기술분야에서 통상의 기술을 가진 자는 본 발명의 개념이 어떤 적합한 환경에서 수행될 수 있다는 것을 이해할 것이다.In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the attached drawings. However, the present invention is not limited to the embodiments disclosed below, and can be implemented in various forms and various changes can be made. However, the description of the present embodiments is provided to ensure that the disclosure of the present invention is complete and to fully inform those skilled in the art of the present invention of the scope of the invention. Those of ordinary skill in the art will understand that the inventive concepts can be practiced in any suitable environment.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.The terminology used herein is for describing embodiments and is not intended to limit the invention. As used herein, singular forms also include plural forms, unless specifically stated otherwise in the context. As used in the specification, 'comprises' and/or 'comprising' refers to the presence of one or more other components, steps, operations and/or elements. or does not rule out addition.

본 명세서에서 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다.In this specification, when a film (or layer) is referred to as being on another film (or layer) or substrate, it may be formed directly on the other film (or layer) or substrate, or may form a third film (or layer) between them. or layer) may be interposed.

본 명세서의 다양한 실시 예들에서 제 1, 제 2, 제 3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제 1 막질로 언급된 막질이 다른 실시 예에서는 제 2 막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. In various embodiments of the present specification, terms such as first, second, and third are used to describe various regions, films (or layers), etc., but these regions and films should not be limited by these terms. do. These terms are merely used to distinguish one region or film (or layer) from another region or film (or layer). Accordingly, a film quality referred to as a first film quality in one embodiment may be referred to as a second film quality in another embodiment. Each embodiment described and illustrated herein also includes its complementary embodiment. Parts indicated with the same reference numerals throughout the specification represent the same elements.

본 발명의 실시예들에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Unless otherwise defined, terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those skilled in the art.

이하, 도면들 참조하여 본 발명의 개념에 따른 박막 트랜지스터를 설명한다. 도 1은 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 평면도이다. 도 2 내지 도 4는 본 발명의 실시예들에 따른 박막 트랜지스터를 설명하기 위한 단면도들로, 도 1의 A-A'선에 해당하는 단면들이다.Hereinafter, a thin film transistor according to the concept of the present invention will be described with reference to the drawings. 1 is a plan view for explaining a thin film transistor according to embodiments of the present invention. Figures 2 to 4 are cross-sectional views for explaining thin film transistors according to embodiments of the present invention, and are cross-sections corresponding to line A-A' in Figure 1.

도 1 및 도 2를 참조하여 기판(100)이 제공될 수 있다. 기판(100)은 절연 기판을 포함할 수 있다. 도시하지는 않았으나, 기판(100)은 그의 상면 상에 제공되는 버퍼층(미도시)을 더 포함할 수 있다. 버퍼층(미도시)은 기판(기판)과 후술되는 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)과의 계면에서 발생할 수 있는 문제(일 예로, 격자 부정합(lattice mismatch) 등)를 완화하기 위하여 제공될 수 있다. 이하, 도면들에서 제 1 방향(X) 및 제 2 방향(Y)은 기판(100)의 상면에 평행하고, 상호 수직한 방향들로 정의된다. 제 3 방향(Z)은 기판(100)의 상면에 수직한 방향으로 정의된다.A substrate 100 may be provided with reference to FIGS. 1 and 2 . The substrate 100 may include an insulating substrate. Although not shown, the substrate 100 may further include a buffer layer (not shown) provided on its upper surface. The buffer layer (not shown) may prevent problems (for example, lattice mismatch) that may occur at the interface between the substrate and the channel portion 210, source/drain electrodes 220, and gate electrode 230, which will be described later. ), etc.) can be provided to alleviate. Hereinafter, in the drawings, the first direction (X) and the second direction (Y) are defined as directions parallel to the top surface of the substrate 100 and perpendicular to each other. The third direction (Z) is defined as a direction perpendicular to the top surface of the substrate 100.

기판(100) 상에 채널부(210)가 배치될 수 있다. 채널부(210)는 제 1 방향(X)으로 연장될 수 있다. 평면적 관점에서, 채널부(210)는 제 2 방향(Y)으로 일정한 폭을 갖고, 제 1 방향(X)으로 연장된 바(bar) 형상을 가질 수 있다. 채널부(210)는 단일층으로 구성될 수 있다. 즉, 채널부(210)는 하나의 물질로 구성된 구성 요소일 수 있다. 채널부(210)는 전기 전도도가 높을 수 있다. 예를 들어, 채널부(210)의 캐리어 농도는 1018cm-3보다 클 수 있다. 채널부(210)는 저항이 낮은 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 실리콘(Si), 게르마늄(Ge), 질화 붕소(BN), 질화 갈륨(GaN), 인화 인듐(InP), 산화 아연(ZnO), 산화 주석(SnO) 또는 산화 인듐(InO)을 포함할 수 있다. 이와는 다르게, 채널부(210)는 인듐 주석 산화물(indium tin oxide; ITO), 인듐 아연 산화물(indium zinc oxide; IZO) 또는 알루미늄 도핑 아연 산화물(aluminum-doped zinc oxide; AZO)과 같은 금속 산화물이나 탄소(C) 등을 포함할 수 있다. 채널부(210)는 박막 트랜지스터에서 전하가 이동하는 채널(channel) 역할을 할 수 있다. 예를 들어, 후술되는 게이트 전극(230)에 전압이 인가되는 경우, 채널부(210)에 제 1 방향(X)으로 연장되는 채널이 형성될 수 있다.A channel portion 210 may be disposed on the substrate 100. The channel portion 210 may extend in the first direction (X). From a plan view, the channel portion 210 may have a bar shape that has a constant width in the second direction (Y) and extends in the first direction (X). The channel portion 210 may be composed of a single layer. That is, the channel portion 210 may be a component made of one material. The channel portion 210 may have high electrical conductivity. For example, the carrier concentration of the channel portion 210 may be greater than 10 18 cm -3 . The channel portion 210 may include a semiconductor material with low resistance or a semiconductor material doped with impurities. For example, semiconductor materials include silicon (Si), germanium (Ge), boron nitride (BN), gallium nitride (GaN), indium phosphide (InP), zinc oxide (ZnO), tin oxide (SnO), or indium oxide ( InO) may be included. In contrast, the channel portion 210 is made of metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or aluminum-doped zinc oxide (AZO) or carbon. (C) etc. may be included. The channel unit 210 may serve as a channel through which charges move in the thin film transistor. For example, when a voltage is applied to the gate electrode 230, which will be described later, a channel extending in the first direction (X) may be formed in the channel portion 210.

기판(100) 상에 소스/드레인 전극들(220)이 배치될 수 있다. 소스/드레인 전극들(220)은 채널부(210)의 양단에 배치될 수 있다. 소스/드레인 전극들(220) 각각은 채널부(210)의 제 1 방향(X)의 양단에 연결될 수 있다. 평면적 관점에서, 소스/드레인 전극들(220)은 채널부(210)의 폭보다 큰 폭을 가질 수 있다. 예를 들어, 소스/드레인 전극들(220)과 채널부(210)는 평면적 관점에서 모래 시계의 형상 또는 아령 형상을 가질 수 있다. 소스/드레인 전극들(220)은 단일층으로 구성될 수 있다. 즉, 소스/드레인 전극들(220)은 하나의 물질로 구성된 구성 요소일 수 있다. 소스/드레인 전극들(220)은 전기 전도도가 높을 수 있다. 예를 들어, 소스/드레인 전극들(220)의 캐리어 농도는 1018cm-3보다 클 수 있다. 소스/드레인 전극들(220)은 채널부(210)와 동일한 물질을 포함할 수 있다. 소스/드레인 전극들(220)은 저항이 낮은 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 실리콘(Si), 게르마늄(Ge), 질화 붕소(BN), 질화 갈륨(GaN), 인화 인듐(InP), 산화 아연(ZnO), 산화 주석(SnO) 또는 산화 인듐(InO)을 포함할 수 있다. 이와는 다르게, 소스/드레인 전극들(220)은, 채널부(210)와 동일하게, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 또는 알루미늄 도핑 아연 산화물(AZO)과 같은 금속 산화물이나 탄소(C) 등을 포함할 수 있다. 소스/드레인 전극들(220)이 채널부(210)와 동일한 물질로 구성되는 경우, 소스/드레인 전극들(220)은 채널부(210)와 연속적인 구성을 가질 수 있고, 소스/드레인 전극들(220)과 채널부(210) 사이의 경계면은 시각적으로 보이지 않을 수 있다. 즉, 소스/드레인 전극들(220)과 채널부(210)는 일체(single body)로 제공될 있다. 예를 들어, 소스/드레인 전극들(220)은 제 1 방향(X)의 양측으로 연장된 채널부(210)의 일부일 수 있다. 소스/드레인 전극들(220)이 채널부(210)와 일체로 형성되는 경우, 소스/드레인 전극들(220)과 채널부(210) 사이의 저항이 적을 수 있다. 상세하게는, 소스/드레인 전극들(220)과 채널부(210) 사이에 경계면이 없을 수 있으며, 일체로 형성되는 소스/드레인 전극들(220)과 채널부(210) 사이의 접촉 저항(contact resistance)이 없을 수 있다. 즉, 박막 트랜지스터의 전기적 특성이 향상될 수 있다. 더하여, 소스/드레인 전극들(220)이 채널부(210)와 일체로 형성되기 때문에, 소스/드레인 전극들(220)과 채널부(210)의 경계에서 구조적 안정성이 향상될 수 있다. 즉, 박막 트랜지스터는 구조적 안정성이 향상될 수 있다. 또한, 소스/드레인 전극들(220) 각각은 박막 트랜지스터의 소스(source) 및 드레인(drain)의 역할을 할 수 있으며, 외부 단자(미도시)가 접속되는 콘택(contact)의 역할을 할 수 있다. 예를 들어, 소스/드레인 전극(220)은 전기 전도도가 높은 물질을 포함하기 때문에, 금속과의 접촉 저항이 낮을 수 있으며, 외부 단자(미도시)와의 접촉을 위하여 오믹 콘택(ohmic contact)과 같은 별도의 구성 요소 필요하지 않을 수 있다.Source/drain electrodes 220 may be disposed on the substrate 100. Source/drain electrodes 220 may be disposed at both ends of the channel portion 210. Each of the source/drain electrodes 220 may be connected to both ends of the channel portion 210 in the first direction (X). From a plan view, the source/drain electrodes 220 may have a width greater than the width of the channel portion 210. For example, the source/drain electrodes 220 and the channel portion 210 may have an hourglass shape or a dumbbell shape in plan view. The source/drain electrodes 220 may be composed of a single layer. That is, the source/drain electrodes 220 may be components made of one material. The source/drain electrodes 220 may have high electrical conductivity. For example, the carrier concentration of the source/drain electrodes 220 may be greater than 10 18 cm -3 . The source/drain electrodes 220 may include the same material as the channel portion 210. The source/drain electrodes 220 may include a semiconductor material with low resistance or a semiconductor material doped with impurities. For example, semiconductor materials include silicon (Si), germanium (Ge), boron nitride (BN), gallium nitride (GaN), indium phosphide (InP), zinc oxide (ZnO), tin oxide (SnO), or indium oxide ( InO) may be included. Differently, the source/drain electrodes 220, like the channel portion 210, are made of a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or aluminum-doped zinc oxide (AZO) or carbon ( C) etc. may be included. When the source/drain electrodes 220 are made of the same material as the channel portion 210, the source/drain electrodes 220 may have a continuous configuration with the channel portion 210, and the source/drain electrodes The boundary between 220 and the channel portion 210 may not be visually visible. That is, the source/drain electrodes 220 and the channel portion 210 may be provided as a single body. For example, the source/drain electrodes 220 may be part of the channel portion 210 extending on both sides in the first direction (X). When the source/drain electrodes 220 are formed integrally with the channel portion 210, resistance between the source/drain electrodes 220 and the channel portion 210 may be small. In detail, there may be no interface between the source/drain electrodes 220 and the channel portion 210, and the contact resistance (contact) between the source/drain electrodes 220 and the channel portion 210 is formed integrally. There may be no resistance. That is, the electrical characteristics of the thin film transistor can be improved. In addition, because the source/drain electrodes 220 are formed integrally with the channel portion 210, structural stability can be improved at the boundary between the source/drain electrodes 220 and the channel portion 210. In other words, the structural stability of the thin film transistor can be improved. In addition, each of the source/drain electrodes 220 may serve as a source and drain of a thin film transistor, and may serve as a contact to which an external terminal (not shown) is connected. . For example, since the source/drain electrodes 220 contain a material with high electrical conductivity, the contact resistance with metal may be low, and an ohmic contact, such as an ohmic contact, may be used for contact with an external terminal (not shown). Separate components may not be required.

기판(100) 상에 게이트 전극(230)이 배치될 수 있다. 게이트 전극(230)은 채널부(210)의 제 2 방향(Y)의 일측에 배치될 수 있다. 게이트 전극(230)은 채널부(210)와 이격되어 배치될 수 있다. 게이트 전극(230)과 채널부(210) 사이의 간격은 제 1 방향(X)을 따라 일정할 수 있다. 게이트 전극(230)은 단일층으로 구성될 수 있다. 즉, 게이트 전극(230)은 하나의 물질로 구성된 구성 요소일 수 있다. 게이트 전극(230)은 전기 전도도가 높을 수 있다. 예를 들어, 게이트 전극(230)의 캐리어 농도는 1018cm-3보다 클 수 있다. 게이트 전극(230)은 채널부(210)와 동일한 물질을 포함할 수 있다. 게이트 전극(230)은 저항이 낮은 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 실리콘(Si), 게르마늄(Ge), 질화 붕소(BN), 질화 갈륨(GaN), 인화 인듐(InP), 산화 아연(ZnO), 산화 주석(SnO) 또는 산화 인듐(InO)을 포함할 수 있다. 이와는 다르게, 게이트 전극(230)은, 채널부(210)와 동일하게, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 또는 알루미늄 도핑 아연 산화물(AZO)과 같은 전도성 금속 산화물이나 탄소(C) 등을 포함할 수 있다. 게이트 전극(230)은 박막 트랜지스터의 게이트(gate)의 역할을 할 수 있다.A gate electrode 230 may be disposed on the substrate 100. The gate electrode 230 may be disposed on one side of the channel portion 210 in the second direction (Y). The gate electrode 230 may be arranged to be spaced apart from the channel portion 210. The gap between the gate electrode 230 and the channel portion 210 may be constant along the first direction (X). The gate electrode 230 may be composed of a single layer. That is, the gate electrode 230 may be a component made of one material. The gate electrode 230 may have high electrical conductivity. For example, the carrier concentration of the gate electrode 230 may be greater than 10 18 cm -3 . The gate electrode 230 may include the same material as the channel portion 210. The gate electrode 230 may include a semiconductor material with low resistance or a semiconductor material doped with impurities. For example, semiconductor materials include silicon (Si), germanium (Ge), boron nitride (BN), gallium nitride (GaN), indium phosphide (InP), zinc oxide (ZnO), tin oxide (SnO), or indium oxide ( InO) may be included. Differently, the gate electrode 230, like the channel portion 210, is made of a conductive metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or aluminum-doped zinc oxide (AZO) or carbon (C). It may include etc. The gate electrode 230 may function as a gate of a thin film transistor.

게이트 전극(230)은 하나만 제공될 수 있으나, 도 1 및 도 2에 도시된 바와 같이, 복수로 제공될 수 있다. 이 경우, 채널부(210)는 게이트 전극들(230) 사이에 배치될 수 있다. 즉, 게이트 전극들(230)은 채널부(210)를 사이에 두고 제 2 방향(Y)으로 상호 이격되어 배치될 수 있다. 게이트 전극(230)이 복수로 제공되는 경우, 채널부(210)의 채널 형성 및 해제가 용이할 수 있다. 즉, 박막 트랜지스터의 전기적 특성이 향상될 수 있다.One gate electrode 230 may be provided, but as shown in FIGS. 1 and 2, a plurality of gate electrodes 230 may be provided. In this case, the channel portion 210 may be disposed between the gate electrodes 230. That is, the gate electrodes 230 may be arranged to be spaced apart from each other in the second direction (Y) with the channel portion 210 interposed therebetween. When a plurality of gate electrodes 230 are provided, channel formation and release of the channel portion 210 may be easy. That is, the electrical characteristics of the thin film transistor can be improved.

도 2에서는 게이트 전극(230)의 상면이 채널부(210)의 상면과 동일한 높이에 위치하는 것으로 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 3에 도시된 바와 같이, 기판(100)의 상면으로부터 제 3 방향(Z)으로, 채널부(210)의 제 1 높이(H1)는 게이트 전극(230)의 제 2 높이(H2)보다 낮을 수 있다. 채널부(210)의 상면은 게이트 전극(230)의 상면보다 낮은 레벨에 위치할 수 있다. 게이트 전극(230)에 전압이 인가되면, 게이트 전극(230)의 주변에 전기장이 형성될 수 있다. 이때, 상기 전기장은 게이트 전극(230)의 형상에 따라 형성될 수 있다. 일 예로, 게이트 전극(230)의 모서리에서 전기장이 휘어질 수 있다. 도 3에서와 같이, 채널부(210)의 상면이 게이트 전극(230)의 상면보다 낮도록 형성되는 경우, 채널부(210)는 게이트 전극(230)의 측면 상에서 형성되는 균일한 전기장에만 영향을 받을 수 있다. 이에 따라, 채널부(210) 내에서의 균일한 채널 형성이 용이할 수 있다.In FIG. 2, the top surface of the gate electrode 230 is shown to be located at the same height as the top surface of the channel portion 210, but the present invention is not limited thereto. As shown in FIG. 3, in the third direction (Z) from the top surface of the substrate 100, the first height H1 of the channel portion 210 is lower than the second height H2 of the gate electrode 230. You can. The top surface of the channel portion 210 may be located at a lower level than the top surface of the gate electrode 230. When a voltage is applied to the gate electrode 230, an electric field may be formed around the gate electrode 230. At this time, the electric field may be formed according to the shape of the gate electrode 230. For example, the electric field may be bent at the edge of the gate electrode 230. As shown in FIG. 3, when the upper surface of the channel portion 210 is formed to be lower than the upper surface of the gate electrode 230, the channel portion 210 only affects the uniform electric field formed on the side of the gate electrode 230. You can receive it. Accordingly, it may be easy to form a uniform channel within the channel portion 210.

더하여, 도 4에 도시된 바와 같이, 채널부(210)는 필요에 따라 제 2 방향(Y)의 폭(W)이 조절될 수 있다. 상세하게는, 채널부(210)의 캐리어 농도가 과도하게 높을 경우, 게이트 전극(230)에 의해 채널부(210)의 전하량 조절이 용이하지 않을 수 있다. 채널부(210)가 폭이 좁을 경우, 채널부(210) 내에 존재하는 전체 전하량이 감소할 수 있으며, 채널부(210)의 채널 형성 및 해제가 더욱 용이해질 수 있다.In addition, as shown in FIG. 4, the width (W) of the channel portion 210 in the second direction (Y) may be adjusted as needed. In detail, if the carrier concentration of the channel unit 210 is excessively high, it may not be easy to control the amount of charge of the channel unit 210 by the gate electrode 230. When the channel portion 210 is narrow, the total amount of charge existing within the channel portion 210 may be reduced, and forming and releasing a channel of the channel portion 210 may become easier.

도 2를 다시 참조하여, 채널부(210)와 게이트 전극(230) 사이에 절연부(300)가 배치될 수 있다. 예를 들어, 절연부(300)는 채널부(210)와 게이트 전극(230) 사이 및/또는 소스/드레인 전극들(220)과 게이트 전극(230) 사이를 채울 수 있다. 절연부(300)는 채널부(210)와 게이트 전극(230) 및 소스/드레인 전극들(220)과 게이트 전극(230)을 전기적으로 절연시킬 수 있다. 절연부(300)의 유전 상수는 공기의 유전 상수보다 높을 수 있다. 예를 들어, 절연부(300)의 유전 상수는 1.0 이상, 바람직하게는 1.5 이상일 수 있다. 절연부(300)는 고유전 물질을 포함할 수 있다. 절연부(300)는 하프늄 다이옥사이드(HfO2) 또는 지르코늄 다이옥사이드(ZrO2)를 포함할 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 절연부(300)는 다양한 고유전 물질을 포함할 수 있다. 절연부(300)는 필요에 따라 제공되지 않을 수 있다. 즉, 채널부(210)와 게이트 전극(230) 사이의 공기 또는 진공이 박막 트랜지스터의 유전체로 이용될 수 있다.Referring again to FIG. 2 , an insulating portion 300 may be disposed between the channel portion 210 and the gate electrode 230. For example, the insulating portion 300 may fill between the channel portion 210 and the gate electrode 230 and/or between the source/drain electrodes 220 and the gate electrode 230. The insulating portion 300 may electrically insulate the channel portion 210 and the gate electrode 230 and the source/drain electrodes 220 and the gate electrode 230. The dielectric constant of the insulating portion 300 may be higher than the dielectric constant of air. For example, the dielectric constant of the insulating portion 300 may be 1.0 or more, preferably 1.5 or more. The insulating portion 300 may include a high dielectric material. The insulating portion 300 may include hafnium dioxide (HfO 2 ) or zirconium dioxide (ZrO 2 ). However, the present invention is not limited to this, and the insulating portion 300 may include various high dielectric materials. The insulating portion 300 may not be provided as needed. That is, air or vacuum between the channel portion 210 and the gate electrode 230 can be used as a dielectric for the thin film transistor.

도 2에 도시된 바와는 다르게, 절연부(300)는 기판(100)의 내측으로 연장될 수 있다. 도 4에 도시된 바와 같이, 기판(100)은 게이트 전극(230)과 채널부(210) 사이에 제공되는 리세스(RS)를 가질 수 있다. 리세스(RS)는 기판(100)의 상면으로부터 기판(100)의 내측을 향하도록 형성될 수 있다. 리세스(RS)의 바닥면은 채널부(210)의 하면 및 게이트 전극(230)의 하면보다 낮은 레벨에 위치할 수 있다. 절연부(300)는 게이트 전극(230)과 채널부(210) 사이 및 리세스(RS)를 채울 수 있다. 게이트 전극(230)과 채널부(210) 사이에 리세스(RS)가 형성됨에 따라, 게이트 전극(230)과 채널부(210) 사이에서 기판(100)을 통한 전기적 통로의 길이가 길어질 수 있다. 이에 따라, 기판(100)을 통하여 흐르는 누설 전류가 감소할 수 있다.Unlike shown in FIG. 2 , the insulating portion 300 may extend inside the substrate 100 . As shown in FIG. 4, the substrate 100 may have a recess RS provided between the gate electrode 230 and the channel portion 210. The recess RS may be formed from the top surface of the substrate 100 toward the inside of the substrate 100 . The bottom surface of the recess RS may be located at a lower level than the bottom surface of the channel portion 210 and the bottom surface of the gate electrode 230. The insulating portion 300 may fill the recess RS and between the gate electrode 230 and the channel portion 210. As the recess (RS) is formed between the gate electrode 230 and the channel portion 210, the length of the electrical path through the substrate 100 between the gate electrode 230 and the channel portion 210 may be increased. . Accordingly, leakage current flowing through the substrate 100 may be reduced.

도 5 내지 도 9는 본 발명의 실시예들에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면도들로, 도 1의 A-A'선에 해당하는 단면들이다. 이하 앞서 설명한 바와 중복되는 내용은 설명의 편의를 위하여 생략한다.FIGS. 5 to 9 are cross-sectional views for explaining a method of manufacturing a thin film transistor according to embodiments of the present invention, and are cross-sections corresponding to line A-A' in FIG. 1. Hereinafter, content that overlaps with what was previously described will be omitted for convenience of explanation.

도 5를 참조하여, 기판(100)이 제공될 수 있다. 기판(100)은 절연 기판을 포함할 수 있다.Referring to FIG. 5, a substrate 100 may be provided. The substrate 100 may include an insulating substrate.

기판(100) 상에 예비층(205)이 형성될 수 있다. 예를 들어, 기판(100) 상에 반도체 물질을 증착하여 예비층(205)이 형성될 수 있다. 예비층(205)이 반도체 물질로 형성되는 경우, 예비층(205)에 불순물을 도핑하는 공정이 더 수행될 수 있다. 예비층(205)은 전자빔 증착(electron beam evaporation), 스퍼터링(sputtering) 또는 화학 기상 증착(chemical vapor deposition; CVD) 등을 통해 형성될 수 있다. 예비층(205)은 저항이 낮은 반도체 물질 또는 불순물이 도핑된 반도체 물질을 포함할 수 있다. 예를 들어, 반도체 물질은 실리콘(Si), 게르마늄(Ge), 질화 붕소(BN), 질화 갈륨(GaN), 인화 인듐(InP), 산화 아연(ZnO), 산화 주석(SnO) 또는 산화 인듐(InO)을 포함할 수 있다. 이와는 다르게, 예비층(205)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 또는 알루미늄 도핑 아연 산화물(AZO)과 같은 금속 산화물이나 탄소(C) 등을 포함할 수 있다. A preliminary layer 205 may be formed on the substrate 100. For example, the preliminary layer 205 may be formed by depositing a semiconductor material on the substrate 100. When the preliminary layer 205 is formed of a semiconductor material, a process of doping the preliminary layer 205 with impurities may be further performed. The preliminary layer 205 may be formed through electron beam evaporation, sputtering, or chemical vapor deposition (CVD). The preliminary layer 205 may include a semiconductor material with low resistance or a semiconductor material doped with impurities. For example, semiconductor materials include silicon (Si), germanium (Ge), boron nitride (BN), gallium nitride (GaN), indium phosphide (InP), zinc oxide (ZnO), tin oxide (SnO), or indium oxide ( InO) may be included. Alternatively, the preliminary layer 205 may include a metal oxide such as indium tin oxide (ITO), indium zinc oxide (IZO), or aluminum-doped zinc oxide (AZO), or carbon (C).

도 6을 참조하여, 예비층(205)이 패터닝될 수 있다. 예를 들어, 예비층(205) 상에 제 1 마스크 패턴(MP1)을 형성할 수 있다. 제 1 마스크 패턴(MP1)은 예비층(205)의 상면의 일부를 노출시킬 수 있다.Referring to FIG. 6, the preliminary layer 205 may be patterned. For example, the first mask pattern MP1 may be formed on the preliminary layer 205. The first mask pattern MP1 may expose a portion of the upper surface of the preliminary layer 205.

제 1 마스크 패턴(MP1)을 식각 마스크로 예비층(205)에 식각 공정이 수행되어 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)이 형성될 수 있다. 채널부(210)는 제 1 방향(X)으로 연장되도록 형성될 수 있다. 소스/드레인 전극들(220)은 채널부(210)의 제 1 방향(X)의 양단에 연결되도록 형성되되, 채널부(210)와 일체로 형성될 수 있다. 게이트 전극(230)은 채널부(210)와 제 2 방향(Y)으로 이격되도록 형성될 수 있다.An etching process may be performed on the preliminary layer 205 using the first mask pattern MP1 as an etch mask to form the channel portion 210, source/drain electrodes 220, and gate electrode 230. The channel portion 210 may be formed to extend in the first direction (X). The source/drain electrodes 220 are formed to be connected to both ends of the channel portion 210 in the first direction (X), and may be formed integrally with the channel portion 210. The gate electrode 230 may be formed to be spaced apart from the channel portion 210 in the second direction (Y).

이후, 제 1 마스크 패턴(MP1)은 제거될 수 있다.Afterwards, the first mask pattern MP1 may be removed.

다른 실시예들에 따르면, 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)은 도 5 및 도 6을 참조하여 설명한 바와는 다르게 형성될 수 있다. 예를 들어, 상기 예비층을 패터닝하여 형성되지 않을 수 있다. 기판(100) 상에 상기 예비층이 형성되지 않을 수 있으며, 기판(100)의 상면 상에 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)이 직접 형성될 수 있다. 일 예로, 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)은 기판(100) 상에 반도체 물질로 드로잉(drawing), 프린팅(printing) 또는 스탬핑(stamping) 공정을 수행하여 형성될 수 있다.According to other embodiments, the channel portion 210, source/drain electrodes 220, and gate electrode 230 may be formed differently from those described with reference to FIGS. 5 and 6. For example, it may not be formed by patterning the preliminary layer. The preliminary layer may not be formed on the substrate 100, and the channel portion 210, source/drain electrodes 220, and gate electrode 230 may be formed directly on the upper surface of the substrate 100. . As an example, the channel portion 210, source/drain electrodes 220, and gate electrode 230 perform a drawing, printing, or stamping process with a semiconductor material on the substrate 100. It can be formed.

단일층으로 구성된 예비층(205)에 한번의 식각 공정을 수행하여 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)이 형성될 수 있다. 또는, 기판(100) 상에 프린팅과 같이 동일한 물질을 이용한 하나의 공정을 통해 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)이 형성될 수 있다. 상기와 같이 본 발명에 따른 박막 트랜지스터의 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)은 간단한 공정들을 이용하여 형성될 수 있으며, 박막 트랜지스터의 제조 공정이 단순화될 수 있다.The channel portion 210, source/drain electrodes 220, and gate electrode 230 may be formed by performing a one-time etching process on the preliminary layer 205 composed of a single layer. Alternatively, the channel portion 210, source/drain electrodes 220, and gate electrode 230 may be formed on the substrate 100 through a single process using the same material, such as printing. As described above, the channel portion 210, source/drain electrodes 220, and gate electrode 230 of the thin film transistor according to the present invention can be formed using simple processes, and the manufacturing process of the thin film transistor can be simplified. there is.

도 7을 참조하여, 채널부(210)의 상부가 식각될 수 있다. 예를 들어, 소스/드레인 전극들(220) 및 게이트 전극(230) 상에 제 2 마스크 패턴(MP2)이 형성될 수 있다. 제 2 마스크 패턴(MP2)은 소스/드레인 전극들(220)의 상면 및 게이트 전극(230)의 상면을 덮고, 채널부(210)의 상면을 노출시킬 수 있다. 제 2 마스크 패턴(MP2)을 식각 마스크로 채널부(210)의 상부에 식각 공정이 수행될 수 있다. 채널부(210)의 상부를 식각하는 공정은 이방성 식각 공정을 포함할 수 있다. 상기 식각 공정에 의해 채널부(210)의 높이(H1)가 낮아질 수 있다. 도 7에서는 제 1 마스크 패턴(MP1)을 제거한 후, 제 2 마스크 패턴(MP2)을 형성하는 것을 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 제 2 마스크 패턴(MP2)은 제 1 마스크 패턴(MP1)의 일부(일 예로, 채널부(210) 상의 일부)를 제거하여 형성될 수 있다.Referring to FIG. 7, the top of the channel portion 210 may be etched. For example, a second mask pattern MP2 may be formed on the source/drain electrodes 220 and the gate electrode 230. The second mask pattern MP2 may cover the top surfaces of the source/drain electrodes 220 and the gate electrode 230 and expose the top surface of the channel portion 210. An etching process may be performed on the upper part of the channel portion 210 using the second mask pattern MP2 as an etch mask. The process of etching the upper portion of the channel portion 210 may include an anisotropic etching process. The height H1 of the channel portion 210 may be lowered by the etching process. Although FIG. 7 illustrates forming the second mask pattern MP2 after removing the first mask pattern MP1, the present invention is not limited thereto. The second mask pattern MP2 may be formed by removing a portion (eg, a portion on the channel portion 210) of the first mask pattern MP1.

도 8을 참조하여, 채널부(210)를 식각하여 채널부(210)의 폭(W)이 감소될 수 있다. 예를 들어, 제 2 마스크 패턴(MP2)(또는, 도 7을 참조하여 설명한 공정을 수행하지 않을 경우, 제 1 마스크 패턴(MP1))을 식각 마스크로 채널부(210)가 식각될 수 있다. 채널부(210)를 식각하는 공정은 등방성 식각 공정을 포함할 수 있다. 채널부(210)의 식각 공정은 채널부(210)에 요구되는 폭을 가질 때까지 수행될 수 있다. 실시예들에서, 채널부(210)의 폭을 감소시키는 식각 공정은 채널부(210)의 높이를 낮추는 식각 공정과 별개로 수행되거나, 동시에 수행될 수 있다. 더하여, 채널부(210)의 폭을 감소시키는 식각 공정과 채널부(210)의 높이를 낮추는 식각 공정 중 어느 하나는 필요에 따라 수행되지 않거나, 두 공정 모두 수행되지 않을 수 있다.Referring to FIG. 8, the width (W) of the channel portion 210 may be reduced by etching the channel portion 210. For example, the channel portion 210 may be etched using the second mask pattern MP2 (or, if the process described with reference to FIG. 7 is not performed, the first mask pattern MP1) as an etch mask. The process of etching the channel portion 210 may include an isotropic etching process. The etching process of the channel portion 210 may be performed until the channel portion 210 has the required width. In embodiments, the etching process to reduce the width of the channel portion 210 may be performed separately from, or may be performed simultaneously with, the etching process to reduce the height of the channel portion 210. In addition, one of the etching process to reduce the width of the channel portion 210 and the etching process to reduce the height of the channel portion 210 may not be performed as needed, or both processes may not be performed.

이후, 제 2 마스크 패턴(MP2)이 제거될 수 있다.Afterwards, the second mask pattern MP2 may be removed.

도 9를 참조하여, 기판(100)이 식각되어 리세스(RS)가 형성될 수 있다. 리세스(RS)는 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)에 의해 노출되는 기판(100)의 상면을 식각하여 형성될 수 있다. 예를 들어, 채널부(210), 소스/드레인 전극들(220) 및 게이트 전극(230)을 식각 마스크로 기판(100)의 상면에 식각 공정이 수행될 수 있다. 리세스(RS)는 기판(100)의 상면으로부터 기판(100)의 내측을 향하도록 형성될 수 있다. 리세스(RS)의 바닥면은 채널부(210)의 하면 및 게이트 전극(230)의 하면보다 낮은 레벨에 위치하도록 형성될 수 있다. 리세스(RS)를 형성하는 공정은 필요에 따라 수행되지 않을 수 있다.Referring to FIG. 9 , the substrate 100 may be etched to form a recess RS. The recess RS may be formed by etching the upper surface of the substrate 100 exposed by the channel portion 210, the source/drain electrodes 220, and the gate electrode 230. For example, an etching process may be performed on the upper surface of the substrate 100 using the channel portion 210, the source/drain electrodes 220, and the gate electrode 230 as an etch mask. The recess RS may be formed from the top surface of the substrate 100 toward the inside of the substrate 100 . The bottom surface of the recess RS may be formed to be located at a lower level than the lower surface of the channel portion 210 and the lower surface of the gate electrode 230. The process of forming the recess (RS) may not be performed as needed.

도 4를 다시 참조하여, 채널부(210)와 게이트 전극(230) 사이에 절연부(300)가 형성될 수 있다. 예를 들어, 채널부(210)와 게이트 전극(230) 사이, 소스/드레인 전극들(220)과 게이트 전극(230) 사이 및 리세스(RS)의 내부에 절연 물질을 채워 절연부(300)가 형성될 수 있다. 절연 물질은 고유전 물질을 포함할 수 있다. 예를 들어, 절연 물질은 하프늄 다이옥사이드(HfO2) 또는 지르코늄다이옥사이드(ZrO2)를 포함할 수 있다.Referring again to FIG. 4, an insulating portion 300 may be formed between the channel portion 210 and the gate electrode 230. For example, the insulating material is filled between the channel portion 210 and the gate electrode 230, between the source/drain electrodes 220 and the gate electrode 230, and inside the recess RS to form an insulating portion 300. can be formed. The insulating material may include a high dielectric material. For example, the insulating material may include hafnium dioxide (HfO 2 ) or zirconium dioxide (ZrO 2 ).

상기와 같은 공정을 통해 본 발명의 실시예들에 따른 박막 트랜지스터가 제조될 수 있다.Thin film transistors according to embodiments of the present invention can be manufactured through the above process.

실험예Experiment example

기판 상에 채널부, 소스/드레인 전극들 및 게이트 전극이 형성될 수 있다. 채널부, 소스/드레인 전극들 및 게이트 전극은 기판 상에 증착된 인듐 주석 산화물(indium tin oxide; ITO)을 패터닝하여 형성하였다. 상기 채널의 폭은 31.4nm로 형성하였다. 상기 게이트 전극들의 폭은 51.2nm로 형성하였다.A channel portion, source/drain electrodes, and gate electrodes may be formed on the substrate. The channel portion, source/drain electrodes, and gate electrode were formed by patterning indium tin oxide (ITO) deposited on the substrate. The width of the channel was set to 31.4 nm. The width of the gate electrodes was formed to be 51.2 nm.

도 10 및 도 11은 실험예의 SEM 사진들이다. 도 10 및 도 11에 도시된 바와 같이, 소스/드레인 전극들과 상기 소스/드레인 전극들 사이의 채널부가 형성된 것을 확인할 수 있다. 상기 채널부는 상기 소스/드레인 전극들보다 얇은 폭을 갖도록 형성되었으며, 상기 소스/드레인 전극들과 상기 채널부는 일체로 형성된 것을 확인할 수 있다.Figures 10 and 11 are SEM pictures of experimental examples. As shown in FIGS. 10 and 11, it can be confirmed that source/drain electrodes and a channel portion between the source/drain electrodes are formed. It can be seen that the channel portion is formed to have a thinner width than the source/drain electrodes, and that the source/drain electrodes and the channel portion are formed integrally.

도 12는 실험예의 전기적 특성을 측정한 그래프이다. 도 12에 도시된 바와 같이, 상기 게이트 전극에 전압이 인가되지 않거나 또는 음의 전압이 인가되는 경우, 상기 소스/드레인 전극들 사이의 전류는 변화하지 않는 것을 확인할 수 있다. 상기 게이트 전극에 일정량 이상의 전압(일 예로, 3V 이상의 전압)이 인가되는 경우, 상기 소스/드레인 전극들 사이에 흐르는 전류가 상기 게이트 전극에 전압이 인가되지 않는 경우에 비하여 증가한 것을 확인할 수 있다. 도 12에 따르면, 상기 게이트 전극에 전압이 인가되지 않는 경우에 비하여, 상기 게이트 전극에 일정량 이상의 전압이 인가되는 경우 상기 소스/드레인 전극 사이에서 흐르는 전류가 100배 이상 증가한 것을 확인할 수 있다. 즉, 상기 게이트 전극에 인가되는 전압에 따라 상기 소스/드레인 전극들 사이의 전류량이 변화하는 것을 확인할 수 있으며, 본 발명에 따른 박막 트렌지스터가 트렌지스터로써 작동하는 것을 확인할 수 있다.Figure 12 is a graph measuring the electrical characteristics of the experimental example. As shown in FIG. 12, it can be seen that when no voltage is applied to the gate electrode or a negative voltage is applied, the current between the source/drain electrodes does not change. When a certain amount of voltage (for example, a voltage of 3V or more) is applied to the gate electrode, it can be seen that the current flowing between the source/drain electrodes increases compared to the case where no voltage is applied to the gate electrode. According to FIG. 12, it can be seen that the current flowing between the source/drain electrodes increases by more than 100 times when a certain amount of voltage or more is applied to the gate electrode compared to the case where no voltage is applied to the gate electrode. That is, it can be confirmed that the amount of current between the source/drain electrodes changes depending on the voltage applied to the gate electrode, and it can be confirmed that the thin film transistor according to the present invention operates as a transistor.

이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Above, embodiments of the present invention have been described with reference to the attached drawings, but those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will understand that it exists. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

100: 기판 205: 예비층
210: 채널부 220: 소스/드레인 전극
230: 게이트 전극 300: 절연부100: substrate 205: preliminary layer
210: Channel portion 220: Source/drain electrode
230: Gate electrode 300: Insulating portion

Claims (14)

기판;
상기 기판 상에서 상기 기판의 상면에 평행한 제 1 방향으로 연장되는 채널부;
상기 채널부의 상기 제 1 방향의 양단에 연결되는 소스/드레인 전극들; 및
상기 제 1 방향과 교차하고 상기 기판의 상기 상면에 평행한 제 2 방향으로 상기 채널부와 이격되어 배치되는 게이트 전극을 포함하되,
상기 채널부는 하나의 물질로 구성된 단일층으로 제공되고,
상기 소스/드레인 전극들 각각은 하나의 물질로 구성된 단일층으로 제공되고,
상기 게이트 전극은 하나의 물질로 구성된 단일층으로 제공되고,
상기 기판은 상기 채널부와 상기 게이트 전극의 사이에 제공되는 리세스를 갖되,
상기 리세스는 상기 기판의 상면으로부터 상기 기판의 내측을 향하는 박막 트랜지스터.
Board;
a channel portion extending on the substrate in a first direction parallel to the top surface of the substrate;
source/drain electrodes connected to both ends of the channel portion in the first direction; and
A gate electrode disposed to be spaced apart from the channel portion in a second direction that intersects the first direction and is parallel to the upper surface of the substrate,
The channel portion is provided as a single layer made of one material,
Each of the source/drain electrodes is provided as a single layer made of one material,
The gate electrode is provided as a single layer made of one material,
The substrate has a recess provided between the channel portion and the gate electrode,
The recess is a thin film transistor that faces from the top of the substrate toward the inside of the substrate.
 제 1 항에 있어서,
상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극은 동일한 물질로 구성되는 박막 트랜지스터.According to claim 1,
A thin film transistor in which the channel portion, the source/drain electrodes, and the gate electrode are made of the same material. 제 2 항에 있어서,
상기 채널부 및 상기 소스/드레인 전극들은 연속적인 구성을 갖는 일체로 제공되는 박막 트랜지스터.According to claim 2,
A thin film transistor in which the channel portion and the source/drain electrodes are provided as one body with a continuous configuration. 제 2 항에 있어서,
상기 채널부, 상기 소스/드레인 전극들 및 상기 게이트 전극은 전도성 금속 산화물, 또는 불순물이 도핑된 반도체 물질을 포함하는 박막 트랜지스터.According to claim 2,
The channel portion, the source/drain electrodes, and the gate electrode include a conductive metal oxide or an impurity-doped semiconductor material. 제 1 항에 있어서,
상기 채널부의 상면은 상기 게이트 전극의 상면보다 낮은 레벨에 위치하는 박막 트랜지스터.According to claim 1,
A thin film transistor in which the upper surface of the channel portion is located at a lower level than the upper surface of the gate electrode. 삭제delete 제 1 항에 있어서,
상기 리세스의 바닥면은 상기 채널부의 하면 및 상기 게이트 전극의 하면보다 낮은 레벨에 위치하는 박막 트랜지스터.According to claim 1,
A thin film transistor wherein the bottom surface of the recess is located at a lower level than the bottom surface of the channel portion and the bottom surface of the gate electrode. 제 1 항에 있어서,
상기 게이트 전극은 복수로 제공되되,
상기 채널부는 상기 게이트 전극들 사이에 배치되는 박막 트랜지스터.According to claim 1,
The gate electrode is provided in plural,
A thin film transistor wherein the channel portion is disposed between the gate electrodes. 제 1 항에 있어서,
상기 채널부와 상기 게이트 전극 사이에 제공되는 절연부를 더 포함하는 박막 트랜지스터.
According to claim 1,
A thin film transistor further comprising an insulating portion provided between the channel portion and the gate electrode.
 기판 상에 예비층을 형성하고;
상기 예비층을 패터닝하여 채널부, 소스/드레인 전극들, 및 게이트 전극을 형성하고;
상기 채널부의 상부를 식각하고;
상기 채널부의 상기 상부를 식각한 후, 상기 채널부와 상기 게이트 전극에 의해 노출되는 상기 기판의 상면을 식각하여 리세스를 형성하고; 및
상기 게이트 전극과 상기 채널부 사이의 공간 및 상기 리세스에 절연부를 채우는 것을 포함하되,
상기 소스/드레인 전극들은 상기 채널부의 제 1 방향의 양단에 각각 연결되되, 상기 소스/드레인 전극들과 상기 채널부는 동일한 물질로 이루어져 연속적인 구성을 갖는 일체로 형성되고,
상기 게이트 전극은 상기 제 1 방향과 교차하는 제 2 방향으로 상기 채널부와 이격되도록 형성되는 박막 트랜지스터의 제조 방법.
forming a preliminary layer on the substrate;
patterning the preliminary layer to form a channel portion, source/drain electrodes, and gate electrodes;
Etching the upper part of the channel portion;
After etching the upper portion of the channel portion, etching the upper surface of the substrate exposed by the channel portion and the gate electrode to form a recess; and
Including filling the space between the gate electrode and the channel portion and the recess with an insulating portion,
The source/drain electrodes are respectively connected to both ends of the channel portion in the first direction, and the source/drain electrodes and the channel portion are made of the same material and are formed as a continuous body,
The method of manufacturing a thin film transistor wherein the gate electrode is formed to be spaced apart from the channel portion in a second direction crossing the first direction.
 삭제delete 삭제delete 제 10 항에 있어서,
상기 절연부를 채우기 전에,
상기 채널부를 식각하여 상기 채널부의 상기 제 2 방향의 폭을 감소시키는 것을 더 포함하는 박막 트랜지스터의 제조 방법.According to claim 10,
Before filling the insulation,
A method of manufacturing a thin film transistor further comprising etching the channel portion to reduce a width of the channel portion in the second direction. 삭제delete
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