KR102660207B1 - Pixel and display device having the same - Google Patents

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Abstract

표시 장치는 복수의 화소들을 포함하는 표시 패널 및 표시 패널을 구동하는 패널 구동부를 포함한다. 화소들 각각은 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 스캔 라인들 중 하나에 연결된 게이트 전극, 제1 노드에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자, 제3 전원에 연결된 제1 전극 및 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터, 및 데이터 라인들 중 하나에 연결된 제1 전극 및 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터를 포함한다.A display device includes a display panel including a plurality of pixels and a panel driver that drives the display panel. Each of the pixels includes a first transistor including a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node, a gate electrode connected to one of the scan lines, and a first node. a second transistor including a first electrode connected to and a second electrode connected to a second node, an organic light emitting device including a first electrode connected to the second node and a second electrode connected to a second power source, and a third power source A first capacitor including a first electrode connected to a first electrode and a second electrode connected to a first node, and a second capacitor including a first electrode connected to one of the data lines and a second electrode connected to a second node.

Description

화소 및 이를 포함하는 표시 장치{PIXEL AND DISPLAY DEVICE HAVING THE SAME}Pixel and display device including same {PIXEL AND DISPLAY DEVICE HAVING THE SAME}

본 발명은 표시 장치에 관한 것으로, 보다 상세하게는 화소 및 화소를 포함하는 표시 장치에 관한 것이다.The present invention relates to a display device, and more specifically, to a display device including a pixel and a pixel.

유기 발광 표시 장치는 화소들 각각에 포함된 유기 발광 다이오드(Organic Light Emitting Diode: OLED)를 이용하여 영상을 표시한다. 유기 발광 다이오드는 애노드 전극(anode)으로부터 제공되는 정공들과 캐소드 전극(cathode)으로부터 제공되는 전자들이 애노드 전극 및 캐소드 전극 사이의 발광층에서 결합하여 발광한다.Organic light emitting display devices display images using organic light emitting diodes (OLEDs) included in each pixel. An organic light emitting diode emits light by combining holes provided from an anode and electrons provided from a cathode in a light emitting layer between the anode and cathode.

유기 발광 표시 장치는 공정 편차 등에 의해 화소들 각각에 포함된 구동 트랜지스터의 문턱 전압의 편차가 발생하고, 화소들 간에 휘도 편차에 의해 표시 품질이 낮아질 수 있다. 이를 위해, 화소 내부에서 구동 트랜지스터의 문턱 전압을 보상할 수 있는 다양한 구조의 화소들이 연구되고 있다. 한편, 유기 발광 표시 장치는 화면 끌림, 색번짐 등을 방지하고 표시 품질을 향상시키기 위해, 동시 발광 방식으로 화소들을 구동할 수 있다. 하지만, 구동 트랜지스터의 문턱 전압을 보상하거나 동시 발광 방식으로 화소들을 구동하기 위해 화소가 상대적으로 복잡한 구조를 갖는 경우, 고해상도 표시 장치를 구현하기 어려울 수 있다.In organic light emitting display devices, variations in the threshold voltage of driving transistors included in each pixel may occur due to process variations, etc., and display quality may be lowered due to luminance variations between pixels. To this end, pixels with various structures that can compensate for the threshold voltage of the driving transistor inside the pixel are being studied. Meanwhile, an organic light emitting display device can drive pixels in a simultaneous light emission method to prevent screen drag, color bleeding, etc. and improve display quality. However, if the pixel has a relatively complex structure to compensate for the threshold voltage of the driving transistor or to drive the pixels in a simultaneous light emission method, it may be difficult to implement a high-resolution display device.

본 발명의 일 목적은 고해상도 표시 장치를 제공하는 것이다.One object of the present invention is to provide a high-resolution display device.

본 발명의 다른 목적은 상기 표시 장치에 적용되는 화소를 제공하는 것이다.Another object of the present invention is to provide a pixel applied to the display device.

다만, 본 발명의 목적은 상기 목적들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the purpose of the present invention is not limited to the above purposes, and may be expanded in various ways without departing from the spirit and scope of the present invention.

본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널, 및 스캔 라인들을 통해 상기 화소들에 스캔 신호를 제공하고, 데이터 라인들을 통해 상기 화소들에 데이터 신호를 제공하는 패널 구동부를 포함할 수 있다. 상기 화소들 각각은 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 상기 스캔 라인들 중 하나에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자, 제3 전원에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터, 상기 데이터 라인들 중 하나에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터를 포함할 수 있다.In order to achieve an object of the present invention, a display device according to embodiments of the present invention includes a display panel including a plurality of pixels, providing scan signals to the pixels through scan lines, and providing scan signals to the pixels through data lines. It may include a panel driver that provides data signals to pixels. Each of the pixels includes a first transistor including a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node, a gate electrode connected to one of the scan lines, A second transistor including a first electrode connected to a first node and a second electrode connected to the second node, an organic light emitting device including a first electrode connected to the second node and a second electrode connected to a second power source , a first capacitor including a first electrode connected to a third power source and a second electrode connected to the first node, a first electrode connected to one of the data lines and a second electrode connected to the second node. It may include a second capacitor.

일 실시예에 의하면, 상기 패널 구동부는 상기 화소들이 발광하지 않는 비발광 구간 및 상기 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 상기 표시 패널을 구동할 수 있다. 상기 비발광 구간은 상기 유기 발광 소자의 상기 제1 전극의 전압이 초기화되는 제1 초기화 구간, 상기 제1 트랜지스터의 상기 게이트 전극이 초기화되는 제2 초기화 구간, 상기 제1 트랜지스터가 다이오드 연결되는 문턱 전압 보상 구간, 및 상기 데이터 신호가 상기 화소들에 기입되는 데이터 기입 구간을 순차적으로 포함할 수 있다.According to one embodiment, the panel driver may drive the display panel in a simultaneous light emission method including a non-emission period in which the pixels do not emit light and a light emission period in which the pixels simultaneously emit light. The non-emission period includes a first initialization period in which the voltage of the first electrode of the organic light emitting device is initialized, a second initialization period in which the gate electrode of the first transistor is initialized, and a threshold voltage at which the first transistor is connected to the diode. It may sequentially include a compensation section and a data writing section in which the data signal is written to the pixels.

일 실시예에 의하면, 상기 제1 트랜지스터는 nMOS(N-channel metaloxidesemiconductor) 트랜지스터일 수 있다. 상기 제1 전원은 제1 전압 레벨, 상기 제1 전압 레벨보다 큰 제2 전압 레벨, 및 상기 제2 전압 레벨보다 큰 제3 전압 레벨 중 하나를 가질 수 있다. 상기 제3 전원은 제4 전압 레벨 및 상기 제4 전압 레벨보다 큰 제5 전압 레벨 중 하나를 가질 수 있다.According to one embodiment, the first transistor may be an N-channel metaloxidesemiconductor (nMOS) transistor. The first power source may have one of a first voltage level, a second voltage level greater than the first voltage level, and a third voltage level greater than the second voltage level. The third power source may have one of a fourth voltage level and a fifth voltage level that is greater than the fourth voltage level.

일 실시예에 의하면, 상기 제1 초기화 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제2 전압 레벨보다 큰 상기 제5 전압 레벨을 가지며, 상기 스캔 신호는 오프(off) 레벨을 가질 수 있다.According to one embodiment, in the first initialization period, the first power source has the second voltage level, the third power source has the fifth voltage level greater than the second voltage level, and the scan signal is It can have an off level.

일 실시예에 의하면, 상기 제2 초기화 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 스캔 신호는 온(on) 레벨을 가질 수 있다.According to one embodiment, in the second initialization period, the first power source has the second voltage level, the third power source has the fifth voltage level, and the scan signal has an on level. You can.

일 실시예에 의하면, 상기 문턱 전압 보상 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 스캔 신호는 온 레벨을 가질 수 있다.According to one embodiment, in the threshold voltage compensation section, the first power source may have the first voltage level, the third power source may have the fourth voltage level, and the scan signal may have an on level.

일 실시예에 의하면, 상기 데이터 기입 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 패널 구동부는 상기 데이터 신호가 상기 화소들에 기입되도록 온 레벨을 갖는 상기 스캔 신호를 상기 스캔 라인들에 순차적으로 제공할 수 있다.According to one embodiment, in the data writing section, the first power source has the second voltage level, the third power source has the fourth voltage level, and the panel driver transmits the data signal to the pixels. The scan signal having an on level to be written may be sequentially provided to the scan lines.

일 실시예에 의하면, 상기 발광 구간에서 상기 제1 전원은 상기 제3 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 스캔 신호는 오프 레벨을 가질 수 있다.According to one embodiment, in the light emission period, the first power source may have the third voltage level, the third power source may have the fifth voltage level, and the scan signal may have an off level.

일 실시예에 의하면, 상기 제1 트랜지스터는 pMOS(P-channel metaloxidesemiconductor) 트랜지스터일 수 있다. 상기 제1 전원은 제1 전압 레벨, 상기 제1 전압 레벨보다 큰 제2 전압 레벨, 및 상기 제2 전압 레벨보다 큰 제3 전압 레벨 중 하나를 가질 수 있다. 상기 제3 전원은 제4 전압 레벨 및 상기 제4 전압 레벨보다 큰 제5 전압 레벨 중 하나를 가질 수 있다. 상기 제2 전원은 제6 전압 레벨 및 상기 제6 전압 레벨보다 큰 제7 전압 레벨 중 하나를 가질 수 있다.According to one embodiment, the first transistor may be a pMOS (P-channel metaloxidesemiconductor) transistor. The first power source may have one of a first voltage level, a second voltage level greater than the first voltage level, and a third voltage level greater than the second voltage level. The third power source may have one of a fourth voltage level and a fifth voltage level that is greater than the fourth voltage level. The second power source may have one of a sixth voltage level and a seventh voltage level that is greater than the sixth voltage level.

일 실시예에 의하면, 상기 제1 초기화 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 스캔 신호는 오프 레벨을 가질 수 있다.According to one embodiment, in the first initialization period, the first power source has the first voltage level, the third power source has the fourth voltage level, and the second power source has the seventh voltage level. With this, the scan signal may have an off level.

일 실시예에 의하면, 상기 제2 초기화 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 스캔 신호는 온 레벨을 가질 수 있다.According to one embodiment, in the second initialization period, the first power source has the first voltage level, the third power source has the fourth voltage level, and the second power source has the seventh voltage level. With this, the scan signal may have an on level.

일 실시예에 의하면, 상기 문턱 전압 보상 구간에서, 상기 제1 전원은 상기 제3 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 스캔 신호는 온 레벨을 가질 수 있다.According to one embodiment, in the threshold voltage compensation section, the first power source has the third voltage level, the third power source has the fifth voltage level, and the second power source has the seventh voltage level. With this, the scan signal may have an on level.

일 실시예에 의하면, 상기 데이터 기입 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 패널 구동부는 상기 데이터 신호가 상기 화소들에 기입되도록 온 레벨을 갖는 상기 스캔 신호를 스캔 라인들에 순차적으로 제공할 수 있다.According to one embodiment, in the data writing section, the first power source has the second voltage level, the third power source has the fifth voltage level, and the second power source has the seventh voltage level. , the panel driver may sequentially provide the scan signal having an on level to scan lines so that the data signal is written to the pixels.

일 실시예에 의하면, 상기 발광 구간에서 상기 제1 전원은 상기 제3 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 제2 전원은 상기 제6 전압 레벨을 가지고, 상기 스캔 신호는 오프 레벨을 가질 수 있다.According to one embodiment, in the light emission period, the first power source has the third voltage level, the third power source has the fifth voltage level, the second power source has the sixth voltage level, and the The scan signal may have an off level.

일 실시예에 의하면, 상기 비발광 구간은 상기 데이터 기입 구간 및 상기 발광 구간 사이에 제3 초기화 구간을 더 포함할 수 있다. 상기 제3 초기화 구간에서, 상기 제3 전원이 스윙(swing)될 수 있다.According to one embodiment, the non-light-emitting section may further include a third initialization section between the data writing section and the light-emitting section. In the third initialization period, the third power source may be swinged.

일 실시예에 의하면, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 타입의 MOS(metaloxidesemiconductor) 트랜지스터들일 수 있다.According to one embodiment, the first transistor and the second transistor may be different types of metaloxide semiconductor (MOS) transistors.

본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 화소는 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자, 제3 전원에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터, 및 데이터 라인에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터를 포함할 수 있다.In order to achieve another object of the present invention, a pixel according to embodiments of the present invention includes a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node. A second transistor including a transistor, a gate electrode connected to the scan line, a first electrode connected to the first node, and a second electrode connected to the second node, a first electrode connected to the second node, and a second power source. An organic light emitting device including a second electrode connected to a third power source, a first capacitor including a first electrode connected to a third power source and a second electrode connected to the first node, and a first electrode connected to a data line and the second node connected to the second node. It may include a second capacitor including a connected second electrode.

일 실시예에 의하면, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 타입의 MOS 트랜지스터들일 수 있다.According to one embodiment, the first transistor and the second transistor may be different types of MOS transistors.

본 발명의 다른 목적을 달성하기 위하여, 발명의 실시예들에 따른 화소는 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 제2 스캔 라인에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제3 전원에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터, 데이터 라인에 연결된 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 커패시터, 및 상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자를 포함할 수 있다.In order to achieve another object of the present invention, a pixel according to embodiments of the present invention includes a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node. A second transistor including a transistor, a gate electrode connected to a first scan line, a first electrode connected to the first node, and a second electrode connected to a third node, a gate electrode connected to a second scan line, and the third node. a third transistor including a first electrode connected to and a second electrode connected to a second node, a first capacitor including a first electrode connected to a third power source and a second electrode connected to the first node, and a data line It may include a second capacitor including a connected first electrode and a second electrode connected to the third node, and an organic light emitting device including a first electrode connected to the second node and a second electrode connected to a second power source. there is.

일 실시예에 의하면, 상기 제2 트랜지스터는 저온 다결정 실리콘(low-temperature poly-silicon; LTPS) 박막 트랜지스터일 수 있다. 상기 제3 트랜지스터는 옥사이드(oxide) 박막 트랜지스터일 수 있다.According to one embodiment, the second transistor may be a low-temperature poly-silicon (LTPS) thin film transistor. The third transistor may be an oxide thin film transistor.

본 발명의 실시예들에 따른 표시 장치는 구동 트랜지스터의 문턱 전압을 보상하고 동시 발광 방식으로 구동되는 화소들을 포함함으로써 표시 품질을 향상시킬 수 있다. 또한, 상기 표시 장치는 상대적으로 간단한 구조를 갖는 화소들을 포함하므로, 상대적으로 높은 PPI(pixels per inch)를 갖는 고해상도 표시 장치가 구현될 수 있다.Display devices according to embodiments of the present invention can improve display quality by compensating the threshold voltage of the driving transistor and including pixels driven in a simultaneous light emission method. Additionally, since the display device includes pixels with a relatively simple structure, a high-resolution display device with relatively high pixels per inch (PPI) can be implemented.

본 발명의 실시예들에 따른 화소는 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원 및 제3 전원(즉, 초기화 전원)에 연결됨으로써, 상대적으로 간단한 구조로 구현될 수 있다.The pixel according to embodiments of the present invention can be implemented with a relatively simple structure by being connected to a first power source and a third power source (i.e., an initialization power source) having voltage levels that vary within one frame period.

다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.However, the effects of the present invention are not limited to the above effects, and may be expanded in various ways without departing from the spirit and scope of the present invention.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 3 및 도 4는 도 2의 화소가 동시 발광 방식으로 구동되는 예들을 나타내는 도면들이다.
도 5 내지 도 7은 도 1의 표시 장치에 포함된 화소의 예들을 나타내는 회로도들이다.
도 8은 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.
도 9는 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 10은 도 9의 화소가 동시 발광 방식으로 구동되는 일 예를 나타내는 도면이다.
도 11은 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.
도 12 및 도 13은 도 11의 화소가 동시 발광 방식으로 구동되는 예들을 나타내는 도면들이다.
도 14 내지 도 16은 도 1의 표시 장치에 포함된 화소의 예들을 나타내는 회로도들이다.1 is a block diagram showing a display device according to embodiments of the present invention.
FIG. 2 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 1 .
FIGS. 3 and 4 are diagrams showing examples in which the pixels of FIG. 2 are driven in a simultaneous light emission method.
5 to 7 are circuit diagrams showing examples of pixels included in the display device of FIG. 1.
FIG. 8 is a circuit diagram showing another example of a pixel included in the display device of FIG. 1.
FIG. 9 is a circuit diagram showing another example of a pixel included in the display device of FIG. 1.
FIG. 10 is a diagram illustrating an example in which the pixels of FIG. 9 are driven in a simultaneous light emission method.
FIG. 11 is a circuit diagram showing another example of a pixel included in the display device of FIG. 1.
FIGS. 12 and 13 are diagrams showing examples in which the pixels of FIG. 11 are driven in a simultaneous light emission method.
FIGS. 14 to 16 are circuit diagrams showing examples of pixels included in the display device of FIG. 1 .

이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.Hereinafter, embodiments of the present invention will be described in more detail with reference to the attached drawings. The same or similar reference numerals are used for identical components in the drawings.

도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.1 is a block diagram showing a display device according to embodiments of the present invention.

도 1을 참조하면, 표시 장치(1000)는 복수의 화소(PX)들을 포함하는 표시 패널(100) 및 표시 패널(100)를 구동하는 패널 구동부를 포함할 수 있다. 패널 구동부는 화소(PX)들이 발광하지 않는 비발광 구간 및 화소(PX)들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 표시 패널(100)을 구동할 수 있다. 일 실시예에서, 패널 구동부는 스캔 구동부(200), 데이터 구동부(300), 전원 공급부(400), 및 타이밍 제어부(500)를 포함할 수 있다.Referring to FIG. 1 , the display device 1000 may include a display panel 100 including a plurality of pixels (PX) and a panel driver that drives the display panel 100. The panel driver may drive the display panel 100 in a simultaneous emission method including a non-emission period in which the pixels PX does not emit light and an emission period in which the pixels PX simultaneously emit light. In one embodiment, the panel driver may include a scan driver 200, a data driver 300, a power supply 400, and a timing controller 500.

표시 패널(100)는 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 예를 들어, 표시 패널(100)은 제1 내지 제n(단, n은 1보다 큰 정수) 스캔 라인들(SL1 내지 SLn) 및 제1 내지 제m(단, m은 1보다 큰 정수) 데이터 라인들(DL1 내지 DLm)의 교차부마다 위치되는 n*m개의 화소(PX)들을 포함할 수 있다. 화소(PX)는 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(ELVDD) 및 제3 전원(VINT)에 연결되어 동시 발광 방식으로 구동될 수 있다. 화소(PX)의 구조 및 구동 방법에 대해서는 도 2 내지 도 16를 참조하여 자세히 설명하기로 한다.The display panel 100 may include a plurality of pixels (PX) to display an image. For example, the display panel 100 includes first to nth (where n is an integer greater than 1) scan lines (SL1 to SLn) and first to mth (where m is an integer greater than 1) data. It may include n*m pixels (PX) located at each intersection of the lines (DL1 to DLm). The pixel PX may be connected to a first power source (ELVDD) and a third power source (VINT) having voltage levels that vary within one frame period and driven in a simultaneous light emission manner. The structure and driving method of the pixel PX will be described in detail with reference to FIGS. 2 to 16.

스캔 구동부(200)는 제1 제어 신호(CNT1)에 기초하여 제1 내지 제n 스캔 라인들(SL1 내지 SLn)을 통해 화소(PX)들에 스캔 신호를 제공할 수 있다.The scan driver 200 may provide a scan signal to the pixels PX through the first to nth scan lines SL1 to SLn based on the first control signal CNT1.

데이터 구동부(300)는 제2 제어 신호(CNT2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 신호로 변환하고, 데이터 신호를 제1 내지 제m 데이터 라인들(DL1 내지 DLm)을 통해 화소(PX)들에 데이터 신호를 제공할 수 있다.The data driver 300 converts digital image data into an analog data signal based on the second control signal CNT2, and transmits the data signal to the pixels PX through the first to mth data lines DL1 to DLm. A data signal can be provided to.

전원 공급부(400)는 제3 제어 신호(CNT3)에 기초하여 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(ELVDD), 제2 전원(ELVSS), 및 제3 전원(VINT)를 화소(PX)들에 제공할 수 있다. 예를 들어, 전원 공급부(400)는 입력 전압(예를 들어, 배터리 전압)으로부터 다양한 전압 레벨을 갖는 출력 전압들을 생성하는 DC-DC 컨버터 및 제1 전원(ELVDD), 제2 전원(ELVSS), 및 제3 전원(VINT)에 각각에 대한 전압 레벨을 설정하기 위해 제3 제어 신호(CNT3)에 기초하여 출력 전압들을 제1 전원(ELVDD), 제2 전원(ELVSS), 및 제3 전원(VINT)로서 선택하는 스위치들을 포함할 수 있다.The power supply unit 400 supplies a first power source (ELVDD), a second power source (ELVSS), and a third power source (VINT) with voltage levels that vary within one frame period based on the third control signal CNT3. (PX) can be provided. For example, the power supply unit 400 includes a DC-DC converter that generates output voltages having various voltage levels from an input voltage (e.g., battery voltage), a first power source (ELVDD), a second power source (ELVSS), and output voltages to the first power source (ELVDD), the second power source (ELVSS), and the third power source (VINT) based on the third control signal (CNT3) to set the voltage levels for each of the third power source (VINT). ) may include switches to select.

타이밍 제어부(500)는 스캔 구동부(200), 데이터 구동부(300), 및 전원 공급부(400)를 제어할 수 있다. 예를 들어, 타이밍 제어부(500)는 외부(예를 들어, 시스템 보드)로부터 제어 신호(CNT)를 수신할 수 있다. 타이밍 제어부(500)는 스캔 구동부(200), 데이터 구동부(300), 및 발광 제어 구동부(400)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1 내지 CTL3)을 생성할 수 있다. 스캔 구동부(200)를 제어하기 위한 제1 제어 신호(CTL1)는 스캔 개시 신호, 스캔 클럭 신호, 등을 포함할 수 있다. 데이터 구동부(300)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 영상 데이터, 등을 포함할 수 있다. 전원 공급부(400)를 제어하기 위한 제3 제어 신호(CTL3)는 제1 전원(ELVDD), 제2 전원(ELVSS), 및 제3 전원(VINT)의 전압 레벨을 제어하기 위한 스위치 제어 신호, 등을 포함할 수 있다. 타이밍 제어부(500)는 입력 영상 데이터에 기초하여 표시 패널(100)의 동작 조건에 맞는 디지털 영상 데이터를 생성하여 데이터 구동부(300)에 제공할 수 있다.The timing control unit 500 may control the scan driver 200, the data driver 300, and the power supply unit 400. For example, the timing controller 500 may receive a control signal CNT from an external source (eg, a system board). The timing control unit 500 may generate first to third control signals CTL1 to CTL3 to control the scan driver 200, the data driver 300, and the emission control driver 400, respectively. The first control signal CTL1 for controlling the scan driver 200 may include a scan start signal, a scan clock signal, etc. The second control signal CTL2 for controlling the data driver 300 may include a horizontal start signal, a load signal, image data, etc. The third control signal (CTL3) for controlling the power supply unit 400 is a switch control signal for controlling the voltage levels of the first power source (ELVDD), the second power source (ELVSS), and the third power source (VINT), etc. may include. The timing control unit 500 may generate digital image data that meets the operating conditions of the display panel 100 based on the input image data and provide the digital image data to the data driver 300 .

따라서, 표시 장치(1000)는 구동 트랜지스터의 문턱 전압을 보상하고 동시 발광 방식으로 구동되는 화소들을 포함함으로써 표시 품질을 향상시킬 수 있다. 예를 들어, 두부 장착 표시 장치(Head Mounted Display; HMD)는 사용자의 머리에 장착되고, 렌즈를 이용하여 영상(즉, 표시 패널에서 출력되는 영상)을 확대하며, 사용자의 눈 앞에 직접 영상을 제공할 수 있다. 이에 따라, 표시 패널이 순차 발광 방식으로 구동되는 경우, 화면 끌림, 색번짐 등이 사용자에게 시인될 수 있다. 표시 장치(1000)는 상대적으로 간단한 구조를 갖는 화소들을 동시 발광 방식으로 구동하므로, 높은 표시 품질을 제공하는 고해상도 표시 장치가 구현될 수 있다.Accordingly, the display device 1000 can improve display quality by compensating the threshold voltage of the driving transistor and including pixels driven in a simultaneous light emission method. For example, a head mounted display (HMD) is mounted on the user's head, uses a lens to enlarge the image (i.e., the image output from the display panel), and presents the image directly in front of the user's eyes. can do. Accordingly, when the display panel is driven in a sequential light emission method, screen drag, color bleeding, etc. may be visible to the user. Since the display device 1000 drives pixels with a relatively simple structure in a simultaneous light emission method, a high-resolution display device that provides high display quality can be implemented.

도 2는 도 1의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.FIG. 2 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 1 .

도 2를 참조하면, 화소(PXA)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 커패시터(Cst), 및 제2 커패시터(Cpr)를 포함할 수 있다. 화소(PXA)는 제i(단, i는 1과 n 사이의 정수) 화소행 및 제j(단, j는 1과 m 사이의 정수) 화소열에 위치할 수 있다. 일 실시예에서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 nMOS(N-channel metaloxidesemiconductor) 트랜지스터일 수 있다.Referring to FIG. 2 , the pixel PXA may include a first transistor T1, a second transistor T2, a first capacitor Cst, and a second capacitor Cpr. The pixel PXA may be located in the i-th (where i is an integer between 1 and n) pixel row and the j-th (where j is an integer between 1 and m) pixel column. In one embodiment, each of the first transistor T1 and the second transistor T2 may be an N-channel metaloxidesemiconductor (nMOS) transistor.

제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The first transistor T1 may be a driving transistor. In one embodiment, the first transistor T1 may include a gate electrode connected to the first node N1, a first electrode connected to the first power source ELVDD, and a second electrode connected to the second node N2. You can.

제2 트랜지스터(T2)는 스캔 신호(S[i])에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결할 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제i 스캔 라인으로부터 제i 스캔 신호(S[i])를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The second transistor T2 may connect the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 in response to the scan signal S[i]. In one embodiment, the second transistor T2 includes a gate electrode that receives the i-th scan signal (S[i]) from the i-th scan line, a first electrode connected to the first node (N1), and a second node ( It may include a second electrode connected to N2).

여기서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 옥사이드(oxide) 박막 트랜지스터, 저온 다결정 실리콘(low-temperature poly-silicon; LTPS) 박막 트랜지스터, 등으로 구현될 수 있다. 예를 들어, 제1 트랜지스터(T1)는 저온 다결정 실리콘 박막 트랜지스터이고, 제2 트랜지스터(T2)는 옥사이드 박막 트랜지스터일 수 있으나, 이에 한정되지 않는다.Here, each of the first transistor T1 and the second transistor T2 may be implemented as an oxide thin film transistor, a low-temperature poly-silicon (LTPS) thin film transistor, etc. For example, the first transistor T1 may be a low-temperature polycrystalline silicon thin film transistor, and the second transistor T2 may be an oxide thin film transistor, but the present invention is not limited thereto.

제1 캐패시터(Cst)는 제3 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 여기서, 제3 전원(VINT)은 초기화 전원으로써 초기화 구간에서 화소(예를 들어, 유기 발광 소자(OLED)의 제1 전극, 제1 트랜지스터(T1)의 게이트 전극, 등)를 초기화하기 위한 전압 레벨로 제어될 수 있으며, 발광 구간에서 구동 전류가 유기 발광 소자(OLED)에 제공되기 위한 전압 레벨로 제어될 수 있다. 일 실시예에서, 제1 캐패시터(Cst)는 제3 전원(VINT)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.The first capacitor Cst may be located between the third power source VINT and the first node N1. Here, the third power source (VINT) is an initialization power supply and is a voltage level for initializing the pixel (e.g., the first electrode of the organic light emitting device (OLED), the gate electrode of the first transistor (T1), etc.) in the initialization period. It can be controlled to a voltage level for the driving current to be provided to the organic light emitting device (OLED) in the light emitting section. In one embodiment, the first capacitor Cst may include a first electrode connected to the third power source VINT and a second electrode connected to the first node N1.

제2 커패시터(Cpr)는 제j 데이터 라인 및 제2 노드(N2) 사이에 위치할 수 있다. 일 실시예에서, 제2 커패시터(Cpr)는 제j 데이터 라인으로부터 데이터 신호(D[j])를 수신하는 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The second capacitor Cpr may be located between the j data line and the second node N2. In one embodiment, the second capacitor Cpr may include a first electrode that receives the data signal D[j] from the j-th data line and a second electrode connected to the second node N2.

유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 유기 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다. 예를 들어, 유기 발광 소자(OLED)의 제1 전극은 애노드 전극이고, 유기 발광 소자(OLED)의 제2 전극은 캐소드 전극일 수 있다. 일 실시예에서, 유기 발광 소자(OLED)는 유기 발광 다이오드(OLED)과 병렬로 연결된 다이오드 커패시터(미도시)를 포함할 수 있다. 예를 들어, 다이오드 커패시터는 기생 커패시터일 수 있다.The organic light emitting device (OLED) may emit light based on the driving current flowing from the first transistor (T1). In one embodiment, the organic light emitting device (OLED) may include a first electrode connected to the second node (N2) and a second electrode connected to the second power source (ELVSS). For example, the first electrode of the organic light emitting device (OLED) may be an anode electrode, and the second electrode of the organic light emitting device (OLED) may be a cathode electrode. In one embodiment, the organic light emitting diode (OLED) may include a diode capacitor (not shown) connected in parallel with the organic light emitting diode (OLED). For example, a diode capacitor may be a parasitic capacitor.

도 3 및 도 4는 도 2의 화소가 동시 발광 방식으로 구동되는 예들을 나타내는 도면들이다.FIGS. 3 and 4 are diagrams showing examples in which the pixels of FIG. 2 are driven in a simultaneous light emission method.

도 2 내지 도 4를 참조하면, 패널 구동부는 화소들이 발광하지 않는 비발광 구간(PA1 내지 PA4) 및 화소들이 동시에 발광하는 발광 구간(PA5)을 포함하는 동시 발광 방식으로 표시 패널을 구동할 수 있다. 비발광 구간은 유기 발광 소자(OLED)의 제1 전극의 전압이 초기화되는 제1 초기화 구간(PA1), 제1 트랜지스터(T1)의 게이트 전극이 초기화되는 제2 초기화 구간(PA2), 제1 트랜지스터(T1)가 다이오드 연결되는 문턱 전압 보상 구간(PA3), 및 데이터 신호가 화소들에 기입되는 데이터 기입 구간(PA4)을 순차적으로 포함할 수 있다. Referring to FIGS. 2 to 4 , the panel driver may drive the display panel in a simultaneous light emission method including a non-emission period (PA1 to PA4) in which the pixels do not emit light and a light emission period (PA5) in which the pixels simultaneously emit light. . The non-emission period includes a first initialization period (PA1) in which the voltage of the first electrode of the organic light emitting device (OLED) is initialized, a second initialization period (PA2) in which the gate electrode of the first transistor (T1) is initialized, and a second initialization period (PA2) in which the voltage of the first electrode of the organic light emitting device (OLED) is initialized. (T1) may sequentially include a threshold voltage compensation section (PA3) in which a diode is connected, and a data writing section (PA4) in which a data signal is written to the pixels.

화소들은 일 프레임 주기 내에서 변동되는 전압 레벨(즉, AC전압)을 갖는 제1 전원(ELVDD) 및 제3 전원(VINT)과 연결될 수 있다. 예를 들어, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L), 제1 전압 레벨(ELVDD_L)보다 큰 제2 전압 레벨(ELVDD_M), 및 제2 전압 레벨(ELVDD_M)보다 큰 제3 전압 레벨(ELVDD_H) 중 하나를 가질 수 있다. 제3 전원(VINT)은 제4 전압 레벨(VINT_L) 및 제4 전압 레벨(VINT_L)보다 큰 제5 전압 레벨(VINT_H) 중 하나를 가질 수 있다. 제2 전원(ELVSS)의 전압 레벨은 일정하게 유지될 수 있다. 예를 들어, 제2 전원(ELVSS)는 접지 전압 레벨(GND)을 가질 수 있다. 또한, 데이터 기입 구간(PA4) 이외에서 데이터 라인에 기준 전압(VREF)이 인가되고, 데이터 기입 구간(PA4)에서 데이터 라인에는 계조를 표현하기 위한 데이터 신호가 제공될 수 있다.The pixels may be connected to a first power source (ELVDD) and a third power source (VINT) having voltage levels (i.e., AC voltage) that change within one frame period. For example, the first power source ELVDD has a first voltage level ELVDD_L, a second voltage level ELVDD_M greater than the first voltage level ELVDD_L, and a third voltage level greater than the second voltage level ELVDD_M. It can have one of (ELVDD_H). The third power source (VINT) may have one of the fourth voltage level (VINT_L) and the fifth voltage level (VINT_H) that is greater than the fourth voltage level (VINT_L). The voltage level of the second power source ELVSS may be maintained constant. For example, the second power source ELVSS may have a ground voltage level (GND). Additionally, the reference voltage VREF may be applied to the data line other than the data writing section PA4, and a data signal for expressing grayscale may be provided to the data line in the data writing section PA4.

도 3에 도시된 바와 같이, 제1 초기화 구간(PA1)에서, 제1 전원(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 제3 전원(VINT)은 제2 전압 레벨(ELVDD_M)보다 큰 제5 전압 레벨(VINT_H)을 가지며, 스캔 신호(S[i])는 오프(off) 레벨을 가질 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(T1)를 통해 제1 전원(ELVDD)으로 전류가 흐르고, 제2 노드의 전압(V_N2)은 제2 전압 레벨(ELVDD_M)로 설정될 수 있다. 즉, 유기 발광 소자(OLED)의 제1 전극의 전압이 초기화될 수 있다.As shown in FIG. 3, in the first initialization period PA1, the first power source ELVDD has a second voltage level (ELVDD_M), and the third power source (VINT) has a level greater than the second voltage level (ELVDD_M). It has a fifth voltage level (VINT_H), and the scan signal (S[i]) may have an off level. Accordingly, current flows from the second node N2 to the first power source ELVDD through the first transistor T1, and the voltage V_N2 of the second node may be set to the second voltage level ELVDD_M. . That is, the voltage of the first electrode of the organic light emitting device (OLED) may be initialized.

제2 초기화 구간(PA2)에서, 제1 전원(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 제3 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 스캔 신호(S[i])는 온(on) 레벨을 가질 수 있다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극은 턴-온된 제2 트랜지스터(T2)에 의해 연결되므로, 제1 트랜지스터(T1)는 다이오드 연결될 수 있다. 따라서, 제1 노드의 전압(V_N1) 및 제2 노드의 전압(V_N2)은 제2 전압 레벨(ELVDD_M)에 제1 트랜지스터(T1)의 문턱 전압(Vth)을 합산한 전압(즉, ELVDD_M + Vth)에 상응할 수 있다. 즉, 유기 발광 소자(OLED)의 제1 전극의 전압 및 제1 트랜지스터(T1)의 게이트 전극의 전압이 초기화될 수 있다.In the second initialization period PA2, the first power source (ELVDD) has a second voltage level (ELVDD_M), the third power source (VINT) has a fifth voltage level (VINT_H), and the scan signal (S[i) ) may have an on level. Accordingly, since the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 are connected by the turned-on second transistor T2, the first transistor T1 may be diode connected. Therefore, the voltage (V_N1) of the first node and the voltage (V_N2) of the second node are the voltage obtained by adding the threshold voltage (Vth) of the first transistor (T1) to the second voltage level (ELVDD_M) (i.e., ELVDD_M + Vth ) may correspond to. That is, the voltage of the first electrode of the organic light emitting device (OLED) and the voltage of the gate electrode of the first transistor (T1) may be initialized.

문턱 전압 보상 구간(PA3)에서, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L)을 가지고, 제3 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 스캔 신호(S[i])는 온 레벨을 가질 수 있다. 이에 따라, 제1 트랜지스터(T1)는 다이오드 연결되고, 제1 노드의 전압(V_N1) 및 제2 노드의 전압(V_N2)은 제1 전압 레벨(ELVDD_L)에 제1 트랜지스터(T1)의 문턱 전압(Vth)을 합산한 전압(즉, ELVDD_L + Vth)에 상응할 수 있다.In the threshold voltage compensation period PA3, the first power source ELVDD has a first voltage level ELVDD_L, the third power source VINT has a fourth voltage level VINT_L, and the scan signal S[i] ) can have an on level. Accordingly, the first transistor (T1) is diode-connected, and the voltage (V_N1) of the first node and the voltage (V_N2) of the second node are set to the first voltage level (ELVDD_L) and the threshold voltage ( Vth) may correspond to the sum of the voltage (i.e., ELVDD_L + Vth).

데이터 기입 구간(PA4)에서, 제1 전원(ELVDD)은 제3 전압 레벨(ELVDD_H)을 가지고, 제3 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 패널 구동부는 데이터 신호(D[j])가 화소들에 기입되도록 온 레벨을 갖는 스캔 신호(S[1] 내지 S[n])를 스캔 라인들에 순차적으로 제공할 수 있다. In the data writing period PA4, the first power source (ELVDD) has a third voltage level (ELVDD_H), the third power source (VINT) has a fourth voltage level (VINT_L), and the panel driver has a data signal (D[ The scan signals (S[1] to S[n]) having an on level may be sequentially provided to the scan lines so that j]) are written to the pixels.

데이터 기입 구간(PA4) 시작 시점(즉, 제1 시점)에서 제i 화소행 및 제j 화소열에 위치하는 제1 화소에 포함된 제1 커패시터(Cst), 제2 커패시터(Cpr), 및 유기 발광 소자(OLED)의 커패시터(즉, 다이오드 커패시터)에 저장된 전하량은 하기 [수학식 1] 내지 [수학식 3]에 따라 산출될 수 있다.The first capacitor (Cst), the second capacitor (Cpr), and the organic light emission included in the first pixel located in the i-th pixel row and the j-th pixel column at the start of the data writing period (PA4) (i.e., the first time point) The amount of charge stored in the capacitor (i.e., diode capacitor) of the device (OLED) can be calculated according to [Equation 1] to [Equation 3] below.

[수학식 1][Equation 1]

Qst1 = (ELVDD_L + Vth - VINT_L) * CstQst1 = (ELVDD_L + Vth - VINT_L) * Cst

[수학식 2][Equation 2]

Qpr1 = (ELVDD_L + Vth - Vref) * CprQpr1 = (ELVDD_L + Vth - Vref) * Cpr

[수학식 3][Equation 3]

Qoled1 = (ELVDD_L + Vth - ELVSS) * ColedQoled1 = (ELVDD_L + Vth - ELVSS) * Coled

여기서, Qst1, Qpr1, Qoled1은 각각 제1 시점에서 제1 커패시터, 제2 커패시터, 유기 발광 소자의 커패시터 각각에 저장된 전하량을 나타낼 수 있다. ELVDD_L은 제1 전원의 제1 전압 레벨, Vth는 제1 트랜지스터의 문턱 전압, VINT_L은 제3 전원의 제4 전압 레벨, Vref은 기준 전압, ELVSS은 제2 전원의 전압 레벨, Cst, Cpr, Coled 각각은 제1 커패시터, 제2 커패시터, 유기 발광 소자의 커패시터 각각의 커패시턴스를 나타낸다.Here, Qst1, Qpr1, and Qoled1 may represent the amount of charge stored in each of the first capacitor, the second capacitor, and the capacitor of the organic light emitting device at the first point in time. ELVDD_L is the first voltage level of the first power supply, Vth is the threshold voltage of the first transistor, VINT_L is the fourth voltage level of the third power supply, Vref is the reference voltage, ELVSS is the voltage level of the second power supply, Cst, Cpr, Coled Each represents the capacitance of the first capacitor, the second capacitor, and the capacitor of the organic light emitting device.

또한, 데이터 기입 구간(PA4) 중 온 레벨을 갖는 제i 스캔 신호(S[i])가 제i 화소행에 제공된 직후(즉, 제2 시점), 제i 화소행 및 제j 화소열에 위치하는 제1 화소에 포함된 제1 커패시터(Cst), 제2 커패시터(Cpr), 및 유기 발광 소자(OLED)의 커패시터에 저장된 전하량은 하기 [수학식 4] 내지 [수학식 6]에 따라 산출될 수 있다.In addition, immediately after the i-th scan signal (S[i]) having an on level during the data writing period PA4 is provided to the i-th pixel row (i.e., at the second time point), the i-th pixel row and the j-th pixel column are The amount of charge stored in the first capacitor (Cst), the second capacitor (Cpr), and the capacitor of the organic light emitting device (OLED) included in the first pixel can be calculated according to the following [Equation 4] to [Equation 6] there is.

[수학식 4][Equation 4]

Qst2 = (Vgate - VINT_L) * CstQst2 = (Vgate - VINT_L) * Cst

[수학식 5][Equation 5]

Qpr2 = (Vgate - Vdata(i,j)) * CprQpr2 = (Vgate - Vdata(i,j)) * Cpr

[수학식 6][Equation 6]

Qoled2 = (Vgate - ELVSS) * ColedQoled2 = (Vgate - ELVSS) * Coled

여기서, Qst2, Qpr2, Qoled2은 제2 시점에서 제1 커패시터, 제2 커패시터, 유기 발광 소자의 커패시터 각각에 저장된 전하량을 나타낼 수 있다. Vgate는 제1 트랜지스터의 게이트 전극의 전압, VINT_L은 제3 전원의 제4 전압 레벨, Vdata(i,j)는 데이터 신호의 전압, ELVSS는 제2 전원의 전압 레벨, Cst, Cpr, Coled는 제1 커패시터, 제2 커패시터, 유기 발광 소자의 커패시터 각각의 커패시턴스를 나타낸다.Here, Qst2, Qpr2, and Qoled2 may represent the amount of charge stored in each of the first capacitor, the second capacitor, and the capacitor of the organic light emitting device at the second time point. Vgate is the voltage of the gate electrode of the first transistor, VINT_L is the fourth voltage level of the third power supply, Vdata(i,j) is the voltage of the data signal, ELVSS is the voltage level of the second power supply, Cst, Cpr, and Coled are the fourth voltage level of the third power supply. Indicates the capacitance of each of the first capacitor, the second capacitor, and the capacitor of the organic light emitting device.

제1 시점 및 제2 시점 사이에 화소에 포함된 구동 트랜지스터의 게이트 전극과 소스 전극의 전류 경로가 존재하지 않으므로, 제1 시점 및 제2 시점의 총 전하량은 동일(즉, Qst1 + Qpr1 + Qoled1 = Qst2 + Qpr2 + Qoled2)할 수 있다. [수학식 1 내지 6]에 기초하여 데이터 기입 구간(PA4)에서 제1 화소에 포함된 구동 트랜지스터의 게이트 전극의 전압은 하기 [수학식 7]로 산출될 수 있다.Since there is no current path between the gate electrode and source electrode of the driving transistor included in the pixel between the first time point and the second time point, the total amount of charge at the first time point and the second time point is the same (i.e., Qst1 + Qpr1 + Qoled1 = Qst2 + Qpr2 + Qoled2) can be done. Based on [Equations 1 to 6], the voltage of the gate electrode of the driving transistor included in the first pixel in the data writing section PA4 can be calculated as [Equation 7] below.

[수학식 7][Equation 7]

따라서, 구동 트랜지스터의 게이트 전극의 전압은 다른 타이밍의 데이터 신호의 전압과는 무관하게 설정될 수 있다.Accordingly, the voltage of the gate electrode of the driving transistor can be set independently of the voltage of the data signal at another timing.

발광 구간(PA5)에서 제1 전원(ELVDD)은 제3 전압 레벨(ELVDD_H)을 가지고, 제3 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 스캔 신호(S[i])는 오프 레벨을 가질 수 있다. 즉, 발광 구간(PA5)에서 제3 전원(VINT)이 제4 전압 레벨(VINT_L)에서 제5 전압 레벨(VINT_H)으로 상승하고, 제1 노드의 전압(V_N1)(즉, 구동 트랜지스터의 게이트 전극의 전압)은 제3 전원(VINT)의 변화량(즉, VINT_H VINT_L)에 상응하여 상승할 수 있다. 이에 따라, 제1 트랜지스터(T1)의 게이트 전극과 소스 전극(즉, 제2 전극)의 전압 차이에 따른 구동 전류(I_OLED)가 발생하고, 제1 트랜지스터(T1)를 통해 유기 발광 소자(OLED)로 구동 전류(I_OLED)가 흐르므로, 화소들이 동시에 발광할 수 있다.In the light emission period PA5, the first power source (ELVDD) has a third voltage level (ELVDD_H), the third power source (VINT) has a fifth voltage level (VINT_H), and the scan signal (S[i]) is off. You can have levels. That is, in the light emission period PA5, the third power source VINT rises from the fourth voltage level VINT_L to the fifth voltage level VINT_H, and the voltage V_N1 of the first node (i.e., the gate electrode of the driving transistor voltage) may increase corresponding to the amount of change in the third power source (VINT) (i.e., VINT_H VINT_L). Accordingly, a driving current (I_OLED) is generated according to the voltage difference between the gate electrode and the source electrode (i.e., the second electrode) of the first transistor (T1), and the organic light emitting device (OLED) is generated through the first transistor (T1). Since the driving current (I_OLED) flows, the pixels can emit light at the same time.

비록, 도 3에서 화소들은 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(ELVDD) 및 제3 전원(VINT)를 이용하여 화소가 구동되는 일 예를 도시하였으나, 화소들은 다양한 방법으로 구동될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 데이터 기입 구간(PA4)에서, 제1 전원(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 제3 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 패널 구동부는 데이터 신호가 화소들에 기입되도록 온 레벨을 갖는 스캔 신호(S[1] 내지 S[n])를 스캔 라인들에 순차적으로 제공할 수 있다. 즉, 도 3에 개시된 화소의 구동 방법과는 달리, 도 4에 개시된 화소의 구동 방법은 데이터 기입 구간(PA4)에서, 제1 전원(ELVDD)을 제2 전압 레벨(ELVDD_M)로 설정함으로써 데이터 기입 구간(PA4) 동안 제1 트랜지스터(T1)를 통해 제1 전원(ELVDD)으로부터 제2 노드(N2)로 흐르는 누설 전류를 방지할 수 있다. 즉, 제1 트랜지스터(T1)의 제1 전극의 전압을 제1 전압 레벨(ELVDD_L)과 제3 제1 전압 레벨(ELVDD_H) 사이의 전압(예를 들어, 제2 전압 레벨(ELVDD_M))로 설정함으로써 누설 전류 경로를 제거할 수 있다. 이에 따라, 누설 전류에 의해 화소에 기입되는 데이터 신호의 변화를 방지하고, 화소들 간 휘도 편차에 의한 표시 품질 저하(예를 들어, 얼룩 시인)를 방지할 수 있다.Although FIG. 3 shows an example in which the pixels are driven using a first power source (ELVDD) and a third power source (VINT) whose voltage levels vary within one frame period, the pixels can be driven in various ways. It can be. For example, as shown in FIG. 4, in the data writing period PA4, the first power source ELVDD has a second voltage level (ELVDD_M), and the third power source (VINT) has a fourth voltage level (VINT_L). ), and the panel driver may sequentially provide scan signals (S[1] to S[n]) having an on level to the scan lines so that data signals are written to the pixels. That is, unlike the pixel driving method shown in FIG. 3, the pixel driving method shown in FIG. 4 writes data by setting the first power source ELVDD to the second voltage level ELVDD_M in the data writing period PA4. During the period PA4, leakage current flowing from the first power source ELVDD to the second node N2 through the first transistor T1 can be prevented. That is, the voltage of the first electrode of the first transistor T1 is set to a voltage (e.g., the second voltage level ELVDD_M) between the first voltage level ELVDD_L and the third first voltage level ELVDD_H. By doing this, the leakage current path can be eliminated. Accordingly, it is possible to prevent changes in the data signal written to the pixel due to leakage current, and to prevent display quality deterioration (for example, spotting) due to luminance deviation between pixels.

도 5 내지 도 7은 도 1의 표시 장치에 포함된 화소의 예들을 나타내는 회로도들이다.5 to 7 are circuit diagrams showing examples of pixels included in the display device of FIG. 1.

도 5 내지 도 7을 참조하면, 화소(PXB, PXC, PXD)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 커패시터(Cst), 및 제2 커패시터(Cpr)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PXB, PXC, PXD)는 제2 트랜지스터가 pMOS 트랜지스터로 구현되거나 듀얼(dual) 트랜지스터로 구현되는 것을 제외하면, 도 2의 화소(PXA)와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.5 to 7, the pixels (PXB, PXC, and PXD) may include a first transistor (T1), a second transistor (T2), a first capacitor (Cst), and a second capacitor (Cpr). there is. However, the pixels (PXB, PXC, PXD) according to this embodiment are substantially the same as the pixel (PXA) of FIG. 2, except that the second transistor is implemented as a pMOS transistor or a dual transistor, The same reference numbers will be used for identical or similar components, and overlapping descriptions will be omitted.

제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 nMOS 트랜지스터일 수 있다.The first transistor T1 may be a driving transistor. In one embodiment, the first transistor T1 may include a gate electrode connected to the first node N1, a first electrode connected to the first power source ELVDD, and a second electrode connected to the second node N2. You can. The first transistor T1 may be an nMOS transistor.

제2 트랜지스터(T2)는 스캔 신호에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결할 수 있다.The second transistor T2 may connect the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 in response to the scan signal.

일 실시예에서, 도 5에 도시된 바와 같이, 화소(PXB)에 포함된 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 서로 다른 타입의 MOS(metaloxidesemiconductor) 트랜지스터들일 수 있다. 예를 들어, 제1 트랜지스터(T1)는 nMOS 트랜지스터이고, 제2 트랜지스터(T2)는 pMOS 트랜지스터일 수 있다. 예를 들어, 화소(PXB)의 제2 트랜지스터(T2)는 반전된 스캔 신호(/S[i])에 응답하여 제1 노드(N1) 및 제2 노드(N2)를 연결할 수 있다.In one embodiment, as shown in FIG. 5, the first transistor T1 and the second transistor T2 included in the pixel PXB may be different types of metaloxide semiconductor (MOS) transistors. For example, the first transistor T1 may be an nMOS transistor, and the second transistor T2 may be a pMOS transistor. For example, the second transistor T2 of the pixel PXB may connect the first node N1 and the second node N2 in response to the inverted scan signal /S[i].

다른 실시예에서, 도 6 및 도 7에 도시된 바와 같이, 화소(PXC, PXD)에 포함된 제2 트랜지스터는 누설 전류를 완화시키기 위해 듀얼 트랜지스터(즉, 직렬로 연결된 2개의 트랜지스터들)로 구현될 수 있다. 예를 들어, 도 6과 같이, 화소(PXC)는 스캔 신호(S[i])에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결하는 직렬로 연결된 제(2-1) 트랜지스터(T2-1) 및 제(2-2) 트랜지스터(T2-2)를 포함할 수 있다. 또한, 도 7과 같이, 화소(PXD)는 스캔 신호(S[i]) 및 반전 스캔 신호(/S[i])에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결하는 직렬로 연결된 제(2-3) 트랜지스터(T2-3) 및 제(2-4) 트랜지스터(T2-4)를 포함할 수 있다.In another embodiment, as shown in FIGS. 6 and 7, the second transistor included in the pixel (PXC, PXD) is implemented as a dual transistor (i.e., two transistors connected in series) to alleviate leakage current. It can be. For example, as shown in FIG. 6, the pixel PXC is connected in series to the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 in response to the scan signal S[i]. It may include a (2-1)th transistor (T2-1) and a (2-2)th transistor (T2-2) connected. In addition, as shown in FIG. 7, the pixel PXD is connected to the gate electrode of the first transistor T1 and the first transistor T1 in response to the scan signal S[i] and the inverted scan signal /S[i]. It may include a (2-3)th transistor (T2-3) and a (2-4)th transistor (T2-4) connected in series connecting the second electrode of .

제1 캐패시터(Cst)는 제3 전원(VINT)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.The first capacitor Cst may include a first electrode connected to the third power source VINT and a second electrode connected to the first node N1.

제2 커패시터(Cpr)는 제j 데이터 라인으로부터 데이터 신호(D[j])를 수신하는 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The second capacitor Cpr may include a first electrode that receives the data signal D[j] from the j-th data line and a second electrode connected to the second node N2.

유기 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다.The organic light emitting device (OLED) may include a first electrode connected to the second node (N2) and a second electrode connected to the second power source (ELVSS).

도 5 내지 도 7에 개시된 화소(PXB, PXC, PXD)는 도 2 또는 도 3에 개시된 화소의 구동 방법과 실질적으로 동일한 방법으로 구동될 수 있으므로, 중복되는 설명은 생략하기로 한다.Since the pixels (PXB, PXC, and PXD) shown in FIGS. 5 to 7 can be driven in substantially the same way as the driving method of the pixels shown in FIG. 2 or 3, overlapping descriptions will be omitted.

도 8은 도 1의 표시 장치에 포함된 화소의 다른 예를 나타내는 회로도이다.FIG. 8 is a circuit diagram showing another example of a pixel included in the display device of FIG. 1.

도 8을 참조하면, 화소(PXE)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 및 제2 커패시터(Cpr)를 포함할 수 있다. 화소(PXE)는 제i 화소행 및 제j 화소열에 위치할 수 있다.Referring to FIG. 8, the pixel PXE may include a first transistor T1, a second transistor T2, a third transistor T3, a first capacitor Cst, and a second capacitor Cpr. there is. The pixel (PXE) may be located in the i-th pixel row and the j-th pixel column.

제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The first transistor T1 may be a driving transistor. In one embodiment, the first transistor T1 may include a gate electrode connected to the first node N1, a first electrode connected to the first power source ELVDD, and a second electrode connected to the second node N2. You can.

제2 트랜지스터(T2)는 제i 스캔 신호(S[i])에 응답하여 제1 노드(N1) 및 제3 노드(N3)를 연결할 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제i 스캔 라인으로부터 제i 스캔 신호(S[i])를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.The second transistor T2 may connect the first node N1 and the third node N3 in response to the ith scan signal S[i]. In one embodiment, the second transistor T2 includes a gate electrode that receives the i-th scan signal (S[i]) from the i-th scan line, a first electrode connected to the first node N1, and a third node ( It may include a second electrode connected to N3).

제3 트랜지스터(T3)는 제(i+1) 스캔 신호(S[i+1])에 응답하여 제3 노드(N3) 및 제2 노드(N2)를 연결할 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 제(i+1) 스캔 라인으로부터 제(i+1) 스캔 신호(S[i+1])를 수신하는 게이트 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The third transistor T3 may connect the third node N3 and the second node N2 in response to the (i+1)th scan signal S[i+1]. In one embodiment, the third transistor T3 is connected to the third node N3, a gate electrode that receives the (i+1)th scan signal (S[i+1]) from the (i+1)th scan line. It may include a first electrode connected to the first electrode and a second electrode connected to the second node N2.

제1 캐패시터(Cst)는 제3 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 일 실시예에서, 제1 캐패시터(Cst)는 제3 전원(VINT)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.The first capacitor Cst may be located between the third power source VINT and the first node N1. In one embodiment, the first capacitor Cst may include a first electrode connected to the third power source VINT and a second electrode connected to the first node N1.

제2 커패시터(Cpr)는 제j 데이터 라인 및 제3 노드(N3) 사이에 위치할 수 있다. 일 실시예에서, 제2 커패시터(Cpr)는 제j 데이터 라인으로부터 데이터 신호(D[j])를 수신하는 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다.The second capacitor Cpr may be located between the j data line and the third node N3. In one embodiment, the second capacitor Cpr may include a first electrode that receives the data signal D[j] from the j-th data line and a second electrode connected to the third node N3.

유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 유기 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다.The organic light emitting device (OLED) may emit light based on the driving current flowing from the first transistor (T1). In one embodiment, the organic light emitting device (OLED) may include a first electrode connected to the second node (N2) and a second electrode connected to the second power source (ELVSS).

즉, 도 8에 개시된 화소(PXE)는 도 2에 개시된 화소(PXA)에서 제2 트랜지스터(T2)의 제2 전극과 유기 발광 소자(OLED)의 제1 전극 사이에 제3 트랜지스터(T3)를 추가적으로 구비할 수 있다. 이에 따라, 화소(PXE)는 제3 트랜지스터(T3)에 의해 제2 노드(N2)와 제3 노드(N3)가 분리될 수 있으므로, 데이터 신호(D[j])가 제1 트랜지스터(T1)의 게이트 전극(즉, 제1 노드(N1))에 기입되는 동안 제1 트랜지스터(T1)를 통해 제1 전원(ELVDD)로부터 제2 노드(N2)로 흐르는 누설 전류가 발생하는 경우에도 제1 트랜지스터(T1)의 게이트 전극에 기입되는 데이터 신호(D[j])가 영향을 받지 않으므로 표시 품질이 향상될 수 있다.That is, the pixel PXE shown in FIG. 8 has a third transistor T3 between the second electrode of the second transistor T2 and the first electrode of the organic light emitting device OLED in the pixel PXA shown in FIG. 2. It can be provided additionally. Accordingly, in the pixel PXE, the second node N2 and the third node N3 can be separated by the third transistor T3, so that the data signal D[j] is connected to the first transistor T1. Even if a leakage current flows from the first power source ELVDD to the second node N2 through the first transistor T1 while writing to the gate electrode (i.e., the first node N1), the first transistor Since the data signal D[j] written to the gate electrode of (T1) is not affected, display quality can be improved.

일 실시예에서, 제2 트랜지스터(T2)는 저온 다결정 실리콘(low-temperature poly-silicon; LTPS) 박막 트랜지스터이고, 제3 트랜지스터(T3)는 옥사이드(oxide) 박막 트랜지스터일 수 있다. 저온 다결정 실리콘 박막 트랜지스터는 전자 이동도 및 안정성이 상대적으로 우수한 반면, 누설 전류가 상대적으로 크게 발생할 수 있다. 따라서, 제3 트랜지스터(T3)를 옥사이드(oxide) 박막 트랜지스터로 구현함으로써, 제3 트랜지스터(T3)를 통해 흐르는 누설 전류를 효율적으로 방지할 수 있다.In one embodiment, the second transistor T2 may be a low-temperature poly-silicon (LTPS) thin film transistor, and the third transistor T3 may be an oxide thin film transistor. While low-temperature polycrystalline silicon thin film transistors have relatively excellent electron mobility and stability, relatively large leakage current may occur. Therefore, by implementing the third transistor T3 as an oxide thin film transistor, leakage current flowing through the third transistor T3 can be effectively prevented.

도 8에 개시된 화소(PXE)는 도 2 또는 도 3에 개시된 화소의 구동 방법과 실질적으로 동일한 방법으로 구동될 수 있으므로, 중복되는 설명은 생략하기로 한다.Since the pixel PXE shown in FIG. 8 can be driven in substantially the same way as the driving method of the pixel shown in FIG. 2 or 3, overlapping descriptions will be omitted.

도 9는 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다. 도 10은 도 9의 화소가 동시 발광 방식으로 구동되는 일 예를 나타내는 도면이다.FIG. 9 is a circuit diagram showing another example of a pixel included in the display device of FIG. 1. FIG. 10 is a diagram illustrating an example in which the pixels of FIG. 9 are driven in a simultaneous light emission method.

도 9 및 도 10을 참조하면, 화소(PXE')는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제1 커패시터(Cst), 및 제2 커패시터(Cpr)를 포함할 수 있다. 화소(PXE')는 제i 화소행 및 제j 화소열에 위치할 수 있다. 다만, 본 실시예에 따른 화소(PXE')는 제3 트랜지스터(T3)의 게이트 전극에 공통 제어 신호(GC)가 인가되는 것을 제외하면, 도 8의 화소와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.9 and 10, the pixel PXE' includes a first transistor T1, a second transistor T2, a third transistor T3, a first capacitor Cst, and a second capacitor Cpr. may include. The pixel PXE' may be located in the ith pixel row and the jth pixel column. However, the pixel PXE' according to this embodiment is substantially the same as the pixel in FIG. 8 except that the common control signal GC is applied to the gate electrode of the third transistor T3, and therefore has the same or similar configuration. The same reference numbers will be used for elements, and overlapping descriptions will be omitted.

제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제i 스캔 라인으로부터 제i 스캔 신호(S[i])를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 공통 제어 신호(GC)를 수신하는 게이트 전극, 제3 노드(N3)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The first transistor T1 may include a gate electrode connected to the first node N1, a first electrode connected to the first power source ELVDD, and a second electrode connected to the second node N2. The second transistor T2 includes a gate electrode that receives the i-th scan signal (S[i]) from the i-th scan line, a first electrode connected to the first node N1, and a third node connected to the third node N3. It may include 2 electrodes. The third transistor T3 may include a gate electrode that receives the common control signal GC, a first electrode connected to the third node N3, and a second electrode connected to the second node N2.

도 10에 도시된 바와 같이, 표시 패널에 포함된 모든 화소행에 동일한 공통 제어 신호(GC)가 제공될 수 있다. 공통 제어 신호(GC)는 제2 초기화 구간(PA2) 및 문턱 전압 보상 구간(PA3)에서 온 레벨을 가질 수 있으며, 제1 초기화 구간(PA1) 및 데이터 기입 구간(PA4)에서 오프 레벨을 가질 수 있다. 도 9에 개시된 화소(PXE')는 도 3에 개시된 화소의 구동 방법과 실질적으로 동일한 방법으로 구동될 수 있으므로, 중복되는 설명은 생략하기로 한다.As shown in FIG. 10, the same common control signal GC may be provided to all pixel rows included in the display panel. The common control signal GC may have an on level in the second initialization period PA2 and the threshold voltage compensation period PA3, and may have an off level in the first initialization period PA1 and the data writing period PA4. there is. Since the pixel PXE' shown in FIG. 9 can be driven by substantially the same method as the driving method of the pixel shown in FIG. 3, overlapping descriptions will be omitted.

제1 캐패시터(Cst)는 제3 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 제2 커패시터(Cpr)는 제j 데이터 라인 및 제3 노드(N3) 사이에 위치할 수 있다. 유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다.The first capacitor Cst may be located between the third power source VINT and the first node N1. The second capacitor Cpr may be located between the j data line and the third node N3. The organic light emitting device (OLED) may emit light based on the driving current flowing from the first transistor (T1).

일 실시예에서, 제2 트랜지스터(T2)는 저온 다결정 실리콘(low-temperature poly-silicon; LTPS) 박막 트랜지스터이고, 제3 트랜지스터(T3)는 옥사이드(oxide) 박막 트랜지스터일 수 있다. 저온 다결정 실리콘 박막 트랜지스터는 전자 이동도 및 안정성이 상대적으로 우수한 반면, 누설 전류가 상대적으로 크게 발생할 수 있다. 따라서, 제3 트랜지스터(T3)를 옥사이드(oxide) 박막 트랜지스터로 구현함으로써, 제3 트랜지스터(T3)를 통해 흐르는 누설 전류를 효율적으로 방지할 수 있다.In one embodiment, the second transistor T2 may be a low-temperature poly-silicon (LTPS) thin film transistor, and the third transistor T3 may be an oxide thin film transistor. While low-temperature polycrystalline silicon thin film transistors have relatively excellent electron mobility and stability, relatively large leakage current may occur. Therefore, by implementing the third transistor T3 as an oxide thin film transistor, leakage current flowing through the third transistor T3 can be effectively prevented.

비록, 도 8 내지 도 10에서는 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 pMOS 트랜지스터인 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제2 트랜지스터(T2) 및/또는 제3 트랜지스터(T3)는 nMOS 트랜지스터로 구현될 수 있다. 이 경우, 반전된 온 레벨 및 오프 레벨을 갖는 스캔 신호들(S[1] 내지 S[n]) 및/또는 공통 제어 신호(GC)가 화소들에 제공될 수 있다.Although it is explained in FIGS. 8 to 10 that the second transistor T2 and the third transistor T3 are pMOS transistors, the present invention is not limited thereto. For example, the second transistor T2 and/or the third transistor T3 may be implemented as an nMOS transistor. In this case, scan signals (S[1] to S[n]) and/or a common control signal (GC) having inverted on and off levels may be provided to the pixels.

또한, 도 8 내지 도 10에서는 제2 트랜지스터(T2)는 저온 다결정 실리콘 박막 트랜지스터이고, 제3 트랜지스터(T3)가 옥사이드(oxide) 박막 트랜지스터인 것으로 설명하였으나, 이에 한정되지 않는다. 예를 들어, 제2 트랜지스터(T2) 및/또는 제3 트랜지스터(T3)는 각각 다양한 방법으로 형성된 액티브 층을 가질 수 있다.Additionally, in FIGS. 8 to 10 , the second transistor T2 is a low-temperature polycrystalline silicon thin film transistor and the third transistor T3 is an oxide thin film transistor, but the present invention is not limited thereto. For example, the second transistor T2 and/or the third transistor T3 may each have an active layer formed by various methods.

도 11은 도 1의 표시 장치에 포함된 화소의 또 다른 예를 나타내는 회로도이다.FIG. 11 is a circuit diagram showing another example of a pixel included in the display device of FIG. 1.

도 11을 참조하면, 화소(PXF)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 커패시터(Cst), 및 제2 커패시터(Cpr)를 포함할 수 있다. 화소(PXF)는 제i 화소행 및 제j 화소열에 위치할 수 있다. 일 실시예에서, 제1 트랜지스터(T1) 및 제2 트랜지스터(T2) 각각은 pMOS(P-channel metaloxidesemiconductor) 트랜지스터일 수 있다.Referring to FIG. 11 , the pixel PXF may include a first transistor T1, a second transistor T2, a first capacitor Cst, and a second capacitor Cpr. The pixel (PXF) may be located in the ith pixel row and the jth pixel column. In one embodiment, each of the first transistor T1 and the second transistor T2 may be a P-channel metaloxidesemiconductor (pMOS) transistor.

제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The first transistor T1 may be a driving transistor. In one embodiment, the first transistor T1 may include a gate electrode connected to the first node N1, a first electrode connected to the first power source ELVDD, and a second electrode connected to the second node N2. You can.

제2 트랜지스터(T2)는 스캔 신호(S[i])에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결할 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 제i 스캔 라인에 연결된 게이트 전극, 제1 노드(N1)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The second transistor T2 may connect the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 in response to the scan signal S[i]. In one embodiment, the second transistor T2 may include a gate electrode connected to the ith scan line, a first electrode connected to the first node N1, and a second electrode connected to the second node N2. .

제1 캐패시터(Cst)는 제3 전원(VINT) 및 제1 노드(N1) 사이에 위치할 수 있다. 일 실시예에서, 제1 캐패시터(Cst)는 제3 전원(VINT)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.The first capacitor Cst may be located between the third power source VINT and the first node N1. In one embodiment, the first capacitor Cst may include a first electrode connected to the third power source VINT and a second electrode connected to the first node N1.

제2 커패시터(Cpr)는 제j 데이터 라인 및 제2 노드(N2) 사이에 위치할 수 있다. 일 실시예에서, 제2 커패시터(Cpr)는 제j 데이터 라인으로부터 데이터 신호(D[j])를 수신하는 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The second capacitor Cpr may be located between the j data line and the second node N2. In one embodiment, the second capacitor Cpr may include a first electrode that receives the data signal D[j] from the j-th data line and a second electrode connected to the second node N2.

유기 발광 소자(OLED)는 제1 트랜지스터(T1)로부터 흐르는 구동 전류에 기초하여 발광할 수 있다. 일 실시예에서, 유기 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다.The organic light emitting device (OLED) may emit light based on the driving current flowing from the first transistor (T1). In one embodiment, the organic light emitting device (OLED) may include a first electrode connected to the second node (N2) and a second electrode connected to the second power source (ELVSS).

도 12 및 도 13은 도 11의 화소가 동시 발광 방식으로 구동되는 예들을 나타내는 도면들이다.FIGS. 12 and 13 are diagrams showing examples in which the pixels of FIG. 11 are driven in a simultaneous light emission method.

도 12 내지 도 13을 참조하면, 패널 구동부는 화소들이 발광하지 않는 비발광 구간(PB1 내지 PB5) 및 화소들이 동시에 발광하는 발광 구간(PB6)을 포함하는 동시 발광 방식으로 표시 패널을 구동할 수 있다. 비발광 구간은 유기 발광 소자(OLED)의 제1 전극의 전압이 초기화되는 제1 초기화 구간(PB1), 제1 트랜지스터(T1)의 게이트 전극이 초기화되는 제2 초기화 구간(PB2), 제1 트랜지스터(T1)가 다이오드 연결되는 문턱 전압 보상 구간(PB3), 데이터 신호(D[j])가 화소들에 기입되는 데이터 기입 구간(PB4), 및 유기 발광 소자(OLED)의 제1 전극의 전압이 초기화되는 제3 초기화 구간(PB5)을 순차적으로 포함할 수 있다.Referring to FIGS. 12 and 13 , the panel driver may drive the display panel in a simultaneous light emission method including a non-emission period (PB1 to PB5) in which the pixels do not emit light and a light emission period (PB6) in which the pixels simultaneously emit light. . The non-emission period includes a first initialization period (PB1) in which the voltage of the first electrode of the organic light emitting device (OLED) is initialized, a second initialization period (PB2) in which the gate electrode of the first transistor (T1) is initialized, and a second initialization period (PB2) in which the voltage of the first electrode of the organic light emitting device (OLED) is initialized. The threshold voltage compensation section (PB3) where (T1) is connected to the diode, the data writing section (PB4) where the data signal (D[j]) is written to the pixels, and the voltage of the first electrode of the organic light emitting device (OLED) are It may include a third initialization section (PB5) that is initialized sequentially.

화소들은 일 프레임 주기 내에서 변동되는 전압 레벨(즉, AC전압)을 갖는 제1 전원(ELVDD), 제3 전원(VINT), 및 제2 전원(ELVSS)과 연결될 수 있다. 예를 들어, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L), 제1 전압 레벨(ELVDD_L)보다 큰 제2 전압 레벨(ELVDD_M), 및 제2 전압 레벨(ELVDD_M)보다 큰 제3 전압 레벨(ELVDD_H) 중 하나를 가질 수 있다. 제3 전원(VINT)은 제4 전압 레벨(VINT_L) 및 제4 전압 레벨(VINT_L)보다 큰 제5 전압 레벨(VINT_H) 중 하나를 가질 수 있다. 제2 전원(ELVSS)은 제6 전압 레벨(ELVSS_L) 및 제6 전압 레벨(ELVSS_L)보다 큰 제7 전압 레벨(ELVSS_H) 중 하나를 가질 수 있다. 또한, 데이터 기입 구간(PB4) 이외에서 데이터 라인에 기준 전압(VREF)이 인가되고, 데이터 기입 구간(PB4)에서 데이터 라인에는 계조를 표현하기 위한 데이터 신호가 제공될 수 있다.Pixels may be connected to a first power source (ELVDD), a third power source (VINT), and a second power source (ELVSS) having voltage levels (i.e., AC voltages) that change within one frame period. For example, the first power source ELVDD has a first voltage level ELVDD_L, a second voltage level ELVDD_M greater than the first voltage level ELVDD_L, and a third voltage level greater than the second voltage level ELVDD_M. It can have one of (ELVDD_H). The third power source (VINT) may have one of the fourth voltage level (VINT_L) and the fifth voltage level (VINT_H) that is greater than the fourth voltage level (VINT_L). The second power source ELVSS may have one of a sixth voltage level ELVSS_L and a seventh voltage level ELVSS_H that is greater than the sixth voltage level ELVSS_L. Additionally, the reference voltage VREF may be applied to the data line other than the data writing section PB4, and a data signal for expressing grayscale may be provided to the data line in the data writing section PB4.

도 12에 도시된 바와 같이, 제1 초기화 구간(PB1)에서, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L)을 가지고, 제3 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 제2 전원(ELVSS)은 제7 전압 레벨(ELVSS_H)을 가지고, 스캔 신호(S[1] 내지 S[n])는 오프(off) 레벨을 가질 수 있다. 이에 따라, 제2 노드(N2)로부터 제1 트랜지스터(T1)를 통해 제1 전원(ELVDD)으로 전류가 흐르고, 제2 노드의 전압(V_N2)은 제1 전압 레벨(ELVDD_L)로 설정될 수 있다. 즉, 유기 발광 소자(OLED)의 제1 전극의 전압이 초기화될 수 있다.As shown in FIG. 12, in the first initialization period (PB1), the first power source (ELVDD) has a first voltage level (ELVDD_L), the third power source (VINT) has a fourth voltage level (VINT_L), and , the second power source (ELVSS) may have a seventh voltage level (ELVSS_H), and the scan signals (S[1] to S[n]) may have an off level. Accordingly, current flows from the second node N2 to the first power source ELVDD through the first transistor T1, and the voltage V_N2 of the second node may be set to the first voltage level ELVDD_L. . That is, the voltage of the first electrode of the organic light emitting device (OLED) may be initialized.

제2 초기화 구간(PB2)에서, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L)을 가지고, 제3 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 제2 전원(ELVSS)은 제7 전압 레벨(ELVSS_H)을 가지고, 스캔 신호(S[1] 내지 S[n])는 온(on) 레벨을 가질 수 있다. 이에 따라, 제1 노드(N1)와 제2 노드(N2)가 턴-온된 제2 트랜지스터(T2)에 의해 전하 공유(charge sharing)되고, 유기 발광 소자(OLED)의 제1 전극의 전압 및 제1 트랜지스터(T1)의 게이트 전극의 전압이 초기화될 수 있다.In the second initialization period (PB2), the first power source (ELVDD) has a first voltage level (ELVDD_L), the third power source (VINT) has a fourth voltage level (VINT_L), and the second power source (ELVSS) has With the seventh voltage level (ELVSS_H), the scan signals (S[1] to S[n]) may have an on level. Accordingly, the first node (N1) and the second node (N2) are charge shared by the turned-on second transistor (T2), and the voltage and the first electrode of the organic light emitting device (OLED) 1 The voltage of the gate electrode of transistor T1 may be initialized.

문턱 전압 보상 구간(PB3)에서, 제1 전원(ELVDD)은 제3 전압 레벨(ELVDD_H)을 가지고, 제3 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 제2 전원(ELVSS)은 제7 전압 레벨(ELVSS_H)을 가지고, 스캔 신호(S[1] 내지 S[n])는 온 레벨을 가질 수 있다. 이에 따라, 제1 트랜지스터(T1)는 다이오드 연결되고, 제1 노드의 전압(V_N1) 및 제2 노드의 전압(V_N2)은 제3 전압 레벨(ELVDD_H)에 제1 트랜지스터(T1)의 문턱 전압(Vth)이 적용된 전압으로 설정될 수 있다.In the threshold voltage compensation section PB3, the first power source (ELVDD) has a third voltage level (ELVDD_H), the third power source (VINT) has a fifth voltage level (VINT_H), and the second power source (ELVSS) has With the seventh voltage level (ELVSS_H), the scan signals (S[1] to S[n]) may have an on level. Accordingly, the first transistor (T1) is diode-connected, and the voltage (V_N1) of the first node and the voltage (V_N2) of the second node are set to the third voltage level (ELVDD_H). Vth) can be set to the applied voltage.

데이터 기입 구간(PB4)에서, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L)을 가지고, 제3 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 제2 전원(ELVSS)은 제7 전압 레벨(ELVSS_H)을 가지고, 패널 구동부는 데이터 신호가 화소들에 기입되도록 온 레벨을 갖는 제1 내지 제n 스캔 신호(S[1] 내지 S[n])를 제1 내지 제n 스캔 라인들에 순차적으로 제공할 수 있다. In the data writing section PB4, the first power source (ELVDD) has a first voltage level (ELVDD_L), the third power source (VINT) has a fifth voltage level (VINT_H), and the second power source (ELVSS) has a fifth voltage level (ELVDD_L). It has a 7 voltage level (ELVSS_H), and the panel driver sends the first to nth scan signals (S[1] to S[n]) having an on level so that the data signal is written to the pixels to the first to nth scan lines. It can be provided sequentially.

제3 초기화 구간(PB5)에서, 제1 전원(ELVDD)은 제1 전압 레벨(ELVDD_L)을 가지고, 제3 전원(VINT)은 제5 전압 레벨(VINT_H)에서 제4 전압 레벨(VINT_L)로 변화하고, 다시 제4 전압 레벨(VINT_L)에서 제5 전압 레벨(VINT_H)로 변화할 수 있다. 즉, 제3 전원(VINT)이 스윙(swing)됨으로써 유기 발광 소자(OLED)의 제1 전극의 전압이 제1 전압 레벨(ELVDD_L)으로 초기화되고, 블랙 계조를 표현하기 위한 마진을 확보하고, 표시 품질을 향상시킬 수 있다.In the third initialization period (PB5), the first power source (ELVDD) has a first voltage level (ELVDD_L), and the third power source (VINT) changes from the fifth voltage level (VINT_H) to the fourth voltage level (VINT_L). And, it can change from the fourth voltage level (VINT_L) to the fifth voltage level (VINT_H). That is, as the third power source (VINT) swings, the voltage of the first electrode of the organic light emitting device (OLED) is initialized to the first voltage level (ELVDD_L), a margin for expressing black grayscale is secured, and the display Quality can be improved.

발광 구간(PB6)에서 제1 전원(ELVDD)은 제3 전압 레벨(ELVDD_H)을 가지고, 제3 전원(VINT)은 제5 전압 레벨(VINT_H)을 가지며, 제2 전원(ELVSS)은 제6 전압 레벨(ELVSS_L)을 가지고, 스캔 신호(S[1] 내지 S[n])는 오프 레벨을 가질 수 있다. 즉, 발광 구간(PB6)에서 제1 트랜지스터(T1)의 게이트 전극과 소스 전극(즉, 제1 전극)의 전압 차이에 따른 구동 전류가 발생하고, 제1 트랜지스터(T1)를 통해 유기 발광 소자(OLED)로 구동 전류가 흐르므로, 화소들이 동시에 발광할 수 있다.In the light emission section PB6, the first power source (ELVDD) has a third voltage level (ELVDD_H), the third power source (VINT) has a fifth voltage level (VINT_H), and the second power source (ELVSS) has a sixth voltage level. With a level (ELVSS_L), the scan signals (S[1] to S[n]) may have an off level. That is, in the light emission section PB6, a driving current is generated according to the voltage difference between the gate electrode and the source electrode (i.e., the first electrode) of the first transistor T1, and the organic light emitting device ( Because a driving current flows through the OLED, the pixels can emit light at the same time.

비록, 도 12에서 화소들은 일 프레임 주기 내에서 변동되는 전압 레벨을 갖는 제1 전원(ELVDD), 제3 전원(VINT), 및 제2 전원(ELVSS)을 이용하여 화소가 구동되는 일 예를 도시하였으나, 화소들은 다양한 방법으로 구동될 수 있다. 예를 들어, 도 13에 도시된 바와 같이, 데이터 기입 구간(PB4)에서, 제1 전원(ELVDD)은 제2 전압 레벨(ELVDD_M)을 가지고, 제3 전원(VINT)은 제4 전압 레벨(VINT_L)을 가지며, 패널 구동부는 데이터 신호가 화소들에 기입되도록 온 레벨을 갖는 스캔 신호(S[1] 내지 S[n])를 스캔 라인들에 순차적으로 제공할 수 있다. 즉, 도 12에 개시된 화소의 구동 방법과는 달리, 도 13에 개시된 화소의 구동 방법은 데이터 기입 구간(PB4) 및 제3 초기화 구간(PB5)에서, 제1 전원(ELVDD)을 제2 전압 레벨(ELVDD_M)로 설정함으로써 데이터 기입 구간(PB4) 동안 제1 트랜지스터(T1)를 통해 제1 전원(ELVDD)으로부터 제2 노드(N2)로 흐르는 누설 전류를 방지할 수 있다. 즉, 제1 트랜지스터(T1)의 제1 전극의 전압을 제1 전압 레벨(ELVDD_L)과 제3 제1 전압 레벨(ELVDD_H) 사이의 전압(예를 들어, 제2 전압 레벨(ELVDD_M))로 설정함으로써 누설 전류 경로를 제거할 수 있다. 이에 따라, 누설 전류에 의해 화소에 기입되는 데이터 신호의 변화를 방지하고, 화소들 간 휘도 편차에 의한 표시 품질 저하(예를 들어, 얼룩 시인)를 방지할 수 있다.Although FIG. 12 shows an example in which the pixels are driven using a first power source (ELVDD), a third power source (VINT), and a second power source (ELVSS) whose voltage levels vary within one frame period. However, pixels can be driven in various ways. For example, as shown in FIG. 13, in the data writing section PB4, the first power source (ELVDD) has a second voltage level (ELVDD_M), and the third power source (VINT) has a fourth voltage level (VINT_L). ), and the panel driver may sequentially provide scan signals (S[1] to S[n]) having an on level to the scan lines so that data signals are written to the pixels. That is, unlike the pixel driving method disclosed in FIG. 12, the pixel driving method disclosed in FIG. 13 applies the first power source ELVDD to the second voltage level in the data writing period PB4 and the third initialization period PB5. By setting it to (ELVDD_M), leakage current flowing from the first power source (ELVDD) to the second node (N2) through the first transistor (T1) during the data writing period (PB4) can be prevented. That is, the voltage of the first electrode of the first transistor T1 is set to a voltage (e.g., the second voltage level ELVDD_M) between the first voltage level ELVDD_L and the third first voltage level ELVDD_H. By doing this, the leakage current path can be eliminated. Accordingly, it is possible to prevent changes in the data signal written to the pixel due to leakage current, and to prevent display quality deterioration (for example, spotting) due to luminance deviation between pixels.

도 14 내지 도 16은 도 1의 표시 장치에 포함된 화소의 예들을 나타내는 회로도들이다.FIGS. 14 to 16 are circuit diagrams showing examples of pixels included in the display device of FIG. 1 .

도 14 내지 도 16을 참조하면, 화소(PXG, PXH, PXI)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제1 커패시터(Cst), 및 제2 커패시터(Cpr)를 포함할 수 있다. 다만, 본 실시예에 따른 화소(PXG, PXH, PXI)는 제2 트랜지스터가 nMOS 트랜지스터로 구현되거나 듀얼(dual) 트랜지스터로 구현되는 것을 제외하면, 도 11의 화소와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.14 to 16, the pixels (PXG, PXH, and PXI) may include a first transistor (T1), a second transistor (T2), a first capacitor (Cst), and a second capacitor (Cpr). there is. However, the pixels (PXG, PXH, PXI) according to this embodiment are substantially the same as the pixels in FIG. 11, except that the second transistor is implemented as an nMOS transistor or a dual transistor, so they are the same or similar. The same reference numbers will be used for components, and overlapping descriptions will be omitted.

제1 트랜지스터(T1)는 구동 트랜지스터일 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제1 전원(ELVDD)에 연결된 제1 전극, 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 pMOS 트랜지스터일 수 있다.The first transistor T1 may be a driving transistor. In one embodiment, the first transistor T1 may include a gate electrode connected to the first node N1, a first electrode connected to the first power source ELVDD, and a second electrode connected to the second node N2. You can. The first transistor T1 may be a pMOS transistor.

제2 트랜지스터(T2)는 스캔 신호에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결할 수 있다.The second transistor T2 may connect the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 in response to the scan signal.

일 실시예에서, 도 14에 도시된 바와 같이, 화소(PXG)에 포함된 제1 트랜지스터(T1)와 제2 트랜지스터(T2)는 서로 다른 타입의 MOS 트랜지스터들일 수 있다. 예를 들어, 제1 트랜지스터(T1)는 pMOS 트랜지스터이고, 제2 트랜지스터(T2)는 nMOS 트랜지스터일 수 있다. 일반적으로, 예를 들어, 화소(PXG)의 제2 트랜지스터(T2)는 반전된 스캔 신호(/S[i])에 응답하여 제1 노드(N1) 및 제2 노드(N2)를 연결할 수 있다. 이 경우, nMOS 트랜지스터가 pMOS 트랜지스터에 비해 누설 전류가 적게 발생할 수 있으므로, 제1 노드(N1)로부터 제2 트랜지스터(T2)를 통해 제2 노드(N2)로 흐르는 누설 전류가 완화될 수 있다.In one embodiment, as shown in FIG. 14, the first transistor T1 and the second transistor T2 included in the pixel PXG may be different types of MOS transistors. For example, the first transistor T1 may be a pMOS transistor, and the second transistor T2 may be an nMOS transistor. In general, for example, the second transistor T2 of the pixel PXG may connect the first node N1 and the second node N2 in response to the inverted scan signal /S[i]. . In this case, since the nMOS transistor may generate less leakage current than the pMOS transistor, the leakage current flowing from the first node N1 to the second node N2 through the second transistor T2 can be alleviated.

다른 실시예에서, 도 15 및 도 16에 도시된 바와 같이, 화소(PXH, PXI)에 포함된 제2 트랜지스터는 누설 전류를 완화시키기 위해 듀얼 트랜지스터(즉, 직렬로 연결된 2개의 트랜지스터들)로 구현될 수 있다. 예를 들어, 도 15과 같이, 화소(PXH)는 스캔 신호(S[i])에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결하는 직렬로 연결된 제(2-1) 트랜지스터(T2-1) 및 제(2-2) 트랜지스터(T2-2)를 포함할 수 있다. 또한, 도 16과 같이, 화소(PXI)는 스캔 신호(S[i]) 및 반전 스캔 신호(/S[i])에 응답하여 제1 트랜지스터(T1)의 게이트 전극과 제1 트랜지스터(T1)의 제2 전극을 연결하는 직렬로 연결된 제(2-3) 트랜지스터(T2-3) 및 제(2-4) 트랜지스터(T2-4)를 포함할 수 있다.In another embodiment, as shown in FIGS. 15 and 16, the second transistor included in the pixel (PXH, PXI) is implemented as a dual transistor (i.e., two transistors connected in series) to alleviate leakage current. It can be. For example, as shown in FIG. 15, the pixel PXH is connected in series to connect the gate electrode of the first transistor T1 and the second electrode of the first transistor T1 in response to the scan signal S[i]. It may include a (2-1)th transistor (T2-1) and a (2-2)th transistor (T2-2) connected. In addition, as shown in FIG. 16, the pixel PXI is connected to the gate electrode of the first transistor T1 in response to the scan signal S[i] and the inverted scan signal /S[i]. It may include a (2-3)th transistor (T2-3) and a (2-4)th transistor (T2-4) connected in series connecting the second electrode of .

제1 캐패시터(Cst)는 제3 전원(VINT)에 연결된 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다.The first capacitor Cst may include a first electrode connected to the third power source VINT and a second electrode connected to the first node N1.

제2 커패시터(Cpr)는 제j 데이터 라인으로부터 데이터 신호(D[j])를 수신하는 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다.The second capacitor Cpr may include a first electrode that receives the data signal D[j] from the j-th data line and a second electrode connected to the second node N2.

유기 발광 소자(OLED)는 제2 노드(N2)에 연결된 제1 전극 및 제2 전원(ELVSS)에 연결된 제2 전극을 포함할 수 있다.The organic light emitting device (OLED) may include a first electrode connected to the second node (N2) and a second electrode connected to the second power source (ELVSS).

도 14 내지 도 16에 개시된 화소(PXG, PXH, PXI)는 도 12 또는 도 13에 개시된 화소의 구동 방법과 실질적으로 동일한 방법으로 구동될 수 있으므로, 중복되는 설명은 생략하기로 한다.Since the pixels (PXG, PXH, PXI) shown in FIGS. 14 to 16 can be driven in substantially the same way as the driving method for the pixels shown in FIG. 12 or 13, overlapping descriptions will be omitted.

이상, 본 발명의 실시예들에 따른 화소 및 화소를 포함하는 표시 장치에 대하여 도면을 참조하여 설명하였지만, 상기 설명은 예시적인 것으로서 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다. 예를 들어, 상기에서는 표시 장치가 유기 발광 표시 장치인 것으로 설명하였으나, 표시 장치의 종류는 이에 한정되는 것이 아니다. 화소에 포함된 트랜지스터들은 옥사이드 박막 트랜지스터 및 저온 다결정 실리콘 박막 트랜지스터의 다양한 조합으로 구현될 수 있다. 또한, 화소는 nMOS 트랜지스터 및 pMOS 트랜지스터의 다양한 조합으로 구성된 트랜지스터들을 포함할 수 있다.Above, the pixel and the display device including the pixel according to the embodiments of the present invention have been described with reference to the drawings. However, the above description is illustrative and is within the scope of the technical spirit of the present invention and is within the scope of common knowledge in the relevant technical field. It may be modified and changed by those who have it. For example, although it has been described above that the display device is an organic light emitting display device, the type of display device is not limited thereto. Transistors included in the pixel may be implemented as various combinations of oxide thin film transistors and low-temperature polycrystalline silicon thin film transistors. Additionally, the pixel may include transistors composed of various combinations of nMOS transistors and pMOS transistors.

본 발명은 표시 장치를 구비한 전자 기기에 다양하게 적용될 수 있다. 예를 들어, 본 발명은 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어, 디지털 카메라, 비디오 캠코더 등에 적용될 수 있다.The present invention can be applied in various ways to electronic devices equipped with display devices. For example, the present invention can be applied to computers, laptops, mobile phones, smartphones, smart pads, PMPs, PDAs, MP3 players, digital cameras, video camcorders, etc.

상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.Although the present invention has been described above with reference to embodiments, those skilled in the art may make various modifications and changes to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. You will understand that you can do it.

100: 표시 패널 200: 스캔 구동부
300: 데이터 구동부 400: 전원 공급부
500: 타이밍 제어부 1000: 표시 장치100: display panel 200: scan driver
300: data driver 400: power supply unit
500: timing control unit 1000: display device

Claims (20)

복수의 화소들을 포함하는 표시 패널; 및
스캔 라인들을 통해 상기 화소들에 스캔 신호를 제공하고, 데이터 라인들을 통해 상기 화소들에 데이터 신호를 제공하는 패널 구동부를 포함하고,
상기 화소들 각각은
제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
상기 스캔 라인들 중 하나에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자;
제3 전원에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터; 및
상기 데이터 라인들 중 하나에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터를 포함하며,
상기 패널 구동부는 상기 화소들이 발광하지 않는 비발광 구간 및 상기 화소들이 동시에 발광하는 발광 구간을 포함하는 동시 발광 방식으로 상기 표시 패널을 구동하고,
상기 비발광 구간은 상기 유기 발광 소자의 상기 제1 전극의 전압이 초기화되는 제1 초기화 구간, 상기 제1 트랜지스터의 상기 게이트 전극이 초기화되는 제2 초기화 구간, 상기 제1 트랜지스터가 다이오드 연결되는 문턱 전압 보상 구간, 및 상기 데이터 신호가 상기 화소들에 기입되는 데이터 기입 구간을 포함하는 것을 특징으로 하는 표시 장치.A display panel including a plurality of pixels; and
A panel driver providing a scan signal to the pixels through scan lines and a data signal to the pixels through data lines,
Each of the pixels is
A first transistor including a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node;
a second transistor including a gate electrode connected to one of the scan lines, a first electrode connected to the first node, and a second electrode connected to the second node;
an organic light emitting device including a first electrode connected to the second node and a second electrode connected to a second power source;
a first capacitor including a first electrode connected to a third power source and a second electrode connected to the first node; and
a second capacitor including a first electrode connected to one of the data lines and a second electrode connected to the second node,
The panel driver drives the display panel in a simultaneous light emission method including a non-light emission period in which the pixels do not emit light and a light emission period in which the pixels simultaneously emit light,
The non-emission period includes a first initialization period in which the voltage of the first electrode of the organic light emitting device is initialized, a second initialization period in which the gate electrode of the first transistor is initialized, and a threshold voltage at which the first transistor is connected to the diode. A display device comprising a compensation section and a data writing section in which the data signal is written to the pixels. 삭제delete 제1 항에 있어서, 상기 제1 트랜지스터는 nMOS(N-channel metaloxidesemiconductor) 트랜지스터이고,
상기 제1 전원은 제1 전압 레벨, 상기 제1 전압 레벨보다 큰 제2 전압 레벨, 및 상기 제2 전압 레벨보다 큰 제3 전압 레벨 중 하나를 가지며,
상기 제3 전원은 제4 전압 레벨 및 상기 제4 전압 레벨보다 큰 제5 전압 레벨 중 하나를 갖는 것을 특징으로 하는 표시 장치.The method of claim 1, wherein the first transistor is an N-channel metaloxidesemiconductor (nMOS) transistor,
the first power source has one of a first voltage level, a second voltage level greater than the first voltage level, and a third voltage level greater than the second voltage level;
The third power source has one of a fourth voltage level and a fifth voltage level that is greater than the fourth voltage level. 제3 항에 있어서, 상기 제1 초기화 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제2 전압 레벨보다 큰 상기 제5 전압 레벨을 가지며, 상기 스캔 신호는 오프(off) 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 3, wherein in the first initialization period, the first power source has the second voltage level, the third power source has the fifth voltage level greater than the second voltage level, and the scan signal is A display device characterized by having an off level. 제4 항에 있어서, 상기 제2 초기화 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 스캔 신호는 온(on) 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 4, wherein in the second initialization period, the first power source has the second voltage level, the third power source has the fifth voltage level, and the scan signal has an on level. A display device characterized in that. 제3 항에 있어서, 상기 문턱 전압 보상 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 스캔 신호는 온 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 3, wherein in the threshold voltage compensation section, the first power source has the first voltage level, the third power source has the fourth voltage level, and the scan signal has an on level. display device. 제3 항에 있어서, 상기 데이터 기입 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 패널 구동부는 상기 데이터 신호가 상기 화소들에 기입되도록 온 레벨을 갖는 상기 스캔 신호를 상기 스캔 라인들에 순차적으로 제공하는 것을 특징으로 하는 표시 장치.The method of claim 3, wherein in the data writing section, the first power source has the second voltage level, the third power source has the fourth voltage level, and the panel driver transmits the data signal to the pixels. A display device characterized in that the scan signal having an on level is sequentially provided to the scan lines to be written. 제3 항에 있어서, 상기 발광 구간에서 상기 제1 전원은 상기 제3 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 스캔 신호는 오프 레벨을 갖는 것을 특징으로 하는 표시 장치.The display device of claim 3, wherein in the light emission period, the first power source has the third voltage level, the third power source has the fifth voltage level, and the scan signal has an off level. . 제1 항에 있어서, 상기 제1 트랜지스터는 pMOS(P-channel metaloxidesemiconductor) 트랜지스터이고,
상기 제1 전원은 제1 전압 레벨, 상기 제1 전압 레벨보다 큰 제2 전압 레벨, 및 상기 제2 전압 레벨보다 큰 제3 전압 레벨 중 하나를 가지며,
상기 제3 전원은 제4 전압 레벨 및 상기 제4 전압 레벨보다 큰 제5 전압 레벨 중 하나를 가지고,
상기 제2 전원은 제6 전압 레벨 및 상기 제6 전압 레벨보다 큰 제7 전압 레벨 중 하나를 갖는 것을 특징으로 하는 표시 장치.The method of claim 1, wherein the first transistor is a pMOS (P-channel metaloxidesemiconductor) transistor,
the first power source has one of a first voltage level, a second voltage level greater than the first voltage level, and a third voltage level greater than the second voltage level;
the third power source has one of a fourth voltage level and a fifth voltage level that is greater than the fourth voltage level,
The second power source has one of a sixth voltage level and a seventh voltage level that is greater than the sixth voltage level. 제9 항에 있어서, 상기 제1 초기화 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 스캔 신호는 오프 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 9, wherein in the first initialization period, the first power source has the first voltage level, the third power source has the fourth voltage level, and the second power source has the seventh voltage level. A display device, wherein the scan signal has an off level. 제10 항에 있어서, 상기 제2 초기화 구간에서, 상기 제1 전원은 상기 제1 전압 레벨을 가지고, 상기 제3 전원은 상기 제4 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 스캔 신호는 온 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 10, wherein in the second initialization period, the first power source has the first voltage level, the third power source has the fourth voltage level, and the second power source has the seventh voltage level. A display device, wherein the scan signal has an on level. 제9 항에 있어서, 상기 문턱 전압 보상 구간에서, 상기 제1 전원은 상기 제3 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 스캔 신호는 온 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 9, wherein in the threshold voltage compensation section, the first power source has the third voltage level, the third power source has the fifth voltage level, and the second power source has the seventh voltage level. A display device, wherein the scan signal has an on level. 제9 항에 있어서, 상기 데이터 기입 구간에서, 상기 제1 전원은 상기 제2 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 제2 전원은 상기 제7 전압 레벨을 가지고, 상기 패널 구동부는 상기 데이터 신호가 상기 화소들에 기입되도록 온 레벨을 갖는 상기 스캔 신호를 스캔 라인들에 순차적으로 제공하는 것을 특징으로 하는 표시 장치.The method of claim 9, wherein in the data writing section, the first power source has the second voltage level, the third power source has the fifth voltage level, and the second power source has the seventh voltage level. , The panel driver sequentially provides the scan signal with an on level to scan lines so that the data signal is written to the pixels. 제9 항에 있어서, 상기 발광 구간에서 상기 제1 전원은 상기 제3 전압 레벨을 가지고, 상기 제3 전원은 상기 제5 전압 레벨을 가지며, 상기 제2 전원은 상기 제6 전압 레벨을 가지고, 상기 스캔 신호는 오프 레벨을 갖는 것을 특징으로 하는 표시 장치.The method of claim 9, wherein in the light emission period, the first power source has the third voltage level, the third power source has the fifth voltage level, the second power source has the sixth voltage level, and A display device wherein the scan signal has an off level. 제1 항에 있어서, 상기 비발광 구간은 상기 데이터 기입 구간 및 상기 발광 구간 사이에 제3 초기화 구간을 더 포함하고,
상기 제3 초기화 구간에서, 상기 제3 전원이 스윙(swing)되는 것을 특징으로 하는 표시 장치.The method of claim 1, wherein the non-light-emitting section further includes a third initialization section between the data writing section and the light-emitting section,
A display device wherein the third power source is swinged in the third initialization period. 제1 항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 타입의 MOS(metaloxidesemiconductor) 트랜지스터들인 것을 특징으로 하는 표시 장치.The display device of claim 1, wherein the first transistor and the second transistor are different types of metaloxide semiconductor (MOS) transistors. 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자;
제3 전원에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터; 및
데이터 라인에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제2 커패시터를 포함하고,
상기 유기 발광 소자의 상기 제1 전극의 전압이 초기화되는 제1 초기화 동작, 상기 제1 트랜지스터의 상기 게이트 전극이 초기화되는 제2 초기화 동작, 상기 제1 트랜지스터가 다이오드 연결되는 문턱 전압 보상 동작, 상기 데이터 라인을 통해 데이터 신호가 기입되는 데이터 기입 동작, 및 상기 유기 발광 소자가 발광되는 발광 동작을 수행하는 것을 특징으로 하는 화소.A first transistor including a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node;
a second transistor including a gate electrode connected to a scan line, a first electrode connected to the first node, and a second electrode connected to the second node;
an organic light emitting device including a first electrode connected to the second node and a second electrode connected to a second power source;
a first capacitor including a first electrode connected to a third power source and a second electrode connected to the first node; and
A second capacitor including a first electrode connected to a data line and a second electrode connected to the second node,
A first initialization operation in which the voltage of the first electrode of the organic light emitting device is initialized, a second initialization operation in which the gate electrode of the first transistor is initialized, a threshold voltage compensation operation in which the first transistor is connected to a diode, and the data A pixel characterized in that it performs a data writing operation in which a data signal is written through a line, and a light emission operation in which the organic light emitting element emits light. 제17 항에 있어서, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 서로 다른 타입의 MOS 트랜지스터들인 것을 특징으로 하는 화소.The pixel of claim 17, wherein the first transistor and the second transistor are different types of MOS transistors. 제1 노드에 연결된 게이트 전극, 제1 전원에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
제1 스캔 라인에 연결된 게이트 전극, 상기 제1 노드에 연결된 제1 전극, 및 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
제2 스캔 라인에 연결된 게이트 전극, 상기 제3 노드에 연결된 제1 전극, 및 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터;
상기 제2 노드에 연결된 제1 전극 및 제2 전원에 연결된 제2 전극을 포함하는 유기 발광 소자;
제3 전원에 연결된 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 캐패시터; 및
데이터 라인에 연결된 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 커패시터를 포함하는 화소.A first transistor including a gate electrode connected to a first node, a first electrode connected to a first power source, and a second electrode connected to a second node;
a second transistor including a gate electrode connected to a first scan line, a first electrode connected to the first node, and a second electrode connected to a third node;
a third transistor including a gate electrode connected to a second scan line, a first electrode connected to the third node, and a second electrode connected to the second node;
an organic light emitting device including a first electrode connected to the second node and a second electrode connected to a second power source;
a first capacitor including a first electrode connected to a third power source and a second electrode connected to the first node; and
A pixel including a second capacitor including a first electrode connected to a data line and a second electrode connected to the third node. 제19 항에 있어서, 상기 제2 트랜지스터는 저온 다결정 실리콘(low-temperature poly-silicon; LTPS) 박막 트랜지스터이고,
상기 제3 트랜지스터는 옥사이드(oxide) 박막 트랜지스터인 것을 특징으로 하는 화소.
The method of claim 19, wherein the second transistor is a low-temperature poly-silicon (LTPS) thin film transistor,
A pixel, wherein the third transistor is an oxide thin film transistor.
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