KR102654828B1 - 평형화된 임피던스 래더를 갖는 듀플렉서 - Google Patents

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Abstract

전기적 평형 듀플렉서는 다수의 임피던스 그래디언트들 및 다수의 임피던스 튜너들을 갖는다. 전기적 평형 듀플렉서는, 다수의 임피던스 그래디언트들의 제1 세트의 임피던스 그래디언트들이 제1 임피던스 상태에서 동작하고 있고 다수의 임피던스 튜너들의 제1 세트의 임피던스 튜너들이 제2 상태에서 동작하고 있을 때 송신 모드 동안 송신기로부터 발신 신호를 송신한다. 전기적 평형 듀플렉서는, 다수의 임피던스 그래디언트들의 제2 세트의 임피던스 그래디언트들 및 다수의 임피던스 튜너들의 제2 세트의 임피던스 튜너들이 제2 임피던스 상태에서 동작하고 있을 때 송신 모드 동안 발신 신호를 수신기로부터 격리시킨다.

Description

평형화된 임피던스 래더를 갖는 듀플렉서{DUPLEXER WITH BALANCED IMPEDANCE LADDER}
본 발명은 대체적으로 무선 통신 시스템들 및 디바이스들에 관한 것으로, 보다 구체적으로는, 평형화된 임피던스 래더(balanced impedance ladder)를 갖는 전기 듀플렉서를 갖는 송수신기들에 관한 것이다.
이 섹션은 아래에서 설명되고/되거나 청구되는 본 발명의 다양한 태양들에 관련될 수 있는 기술의 다양한 태양들을 독자에게 소개하도록 의도된다. 이러한 논의는 본 발명의 다양한 태양들에 대한 더 양호한 이해를 용이하게 하기 위해 독자에게 배경 정보를 제공하는 데 도움이 될 것으로 여겨진다. 따라서, 이들 진술들이 종래 기술의 인정들로서가 아니라 이러한 관점에서 읽혀질 것임이 이해되어야 한다.
송신기들 및 수신기들, 또는 단일 송수신기의 일부로서 함께 결합되는 경우는, 고정형 또는 모바일 전자 디바이스들과 같은 다양한 전자 디바이스들에 포함될 수 있다. 송수신기는, 송수신기에 결합된 안테나를 통해 무선 주파수(radio frequency, RF) 신호들을 전송 및 수신할 수 있다. 공통 안테나를 공유하기 위해, 송수신기는, 송신된 신호가 수신기 포트에서 수신되지 않도록 송신기 포트를 수신기 포트로부터 격리시키고, 그 반대로도 가능한 듀플렉서를 포함할 수 있다.
예를 들어, 송수신기는, 주파수 의존적 필터링을 제공하기 위해, 송신기 포트 및 수신기 포트를 서로 격리시키는 전력 증폭기 듀플렉서(power amplifier duplexer, PAD)를 포함할 수 있다. 일반적으로, PAD는, 송신기 포트와 안테나 사이의 접속 및/또는 수신기 포트와 안테나 사이의 접속을 제어하기 위해 다수의 듀플렉서들 및 스위치들을 포함할 수 있다. PAD는 또한, 신호들을 송신 또는 수신할 때 주파수 필터링을 제공하기 위한 다수의 필터들을 포함할 수 있다. 그러나, 다수의 듀플렉서들, 스위치들, 및 필터들은 송수신기 내의 가치 있는 공간을 소비하여, 더 큰 전자 풋프린트를 생성할 수 있다.
일부 전자 디바이스들에서, 전기적 평형 듀플렉서(electrical balanced duplexer, EBD)가 PAD와 통합되어, PAD의 필터들 및 스위치들 중 적어도 일부를 변압기로 대체하면서, EBD 기반 PAD를 형성하여 송신기 포트와 수신기 포트 간의 신호 격리를 용이하게 할 수 있다. 그러나, EBD 기반 PAD는 송신 신호들 및 수신 신호들의 (예컨대, 안테나 또는 수신기 대신에 원하지 않는 신호 경로들로 가는 신호들에 의해 야기되는) 삽입 손실(예컨대, 전력 손실)을 겪을 수 있다. 이와 같이, RF 송수신기는 의도된 것보다 더 적은 전력으로 송신 신호들을 전송할 수 있고/있거나 수신 후에 더 적은 전력으로 수신 신호들을 수신할 수 있다.
본 명세서에 개시된 소정의 실시예들의 개요가 하기에 기재된다. 이들 태양들은 단지 이들 소정의 실시예들의 간단한 개요를 독자에게 제공하기 위해 제시되며, 이들 태양들은 본 발명의 범주를 제한하도록 의도되지 않음이 이해되어야 한다. 실제로, 본 발명은 하기에 기재되지 않을 수 있는 다양한 태양들을 포함할 수 있다.
전자 디바이스의 송수신기는, 송신기 포트에 결합된 임피던스 디바이스들(예컨대, 그래디언트(gradient)들 및/또는 튜너(tuner)들과 같이, 상이한 임피던스 상태들 또는 값들을 제공할 수 있는 디바이스들)을 갖는 송신기 브리지 또는 신호 경로, 및 수신기 포트에 결합된 임피던스 디바이스들을 갖는 수신기 브리지 또는 신호 경로를 갖는 평형화된 임피던스 래더(balanced impedance ladder, BIL)를 갖는 전기 듀플렉서를 포함할 수 있다. 일반적으로, BIL은 수신기 브리지를 평형화함으로써 송신 동작 모드 동안 수신기 포트를 격리(예컨대, 수신기 포트를 안테나로부터 분리)시킬 수 있으며, 이는 수신기 브리지가 단락 회로로서 작용하게 한다. 수신기 브리지는, 수신기 브리지의 2개의 레그(leg)들의 임피던스들의 비들을 상관 또는 매칭시킴으로써 휘트스톤 브리지(Wheatstone bridge) 원리에 기초하여 평형화될 수 있으며, 이에 따라 대략 0의 전압이 수신기 포트를 가로질러 인가되게 할 수 있다. 추가적으로, BIL은 송신기 브리지를 불평형화함으로써 송신 동작 모드 동안 송신기 포트를 안테나에 결합할 수 있다. 송신기 브리지는, 송신기 브리지의 2개의 레그들의 임피던스들의 비들이 상이하게(예컨대, 상관 또는 매칭되지 않게) 함으로써 휘트스톤 브리지 원리에 기초하여 불평형화될 수 있다.
유사하게, BIL은 송신기 브리지를 평형화함으로써 수신 동작 모드 동안 송신기 포트를 격리(예컨대, 송신기 포트를 안테나로부터 분리)시킬 수 있으며, 이는 송신기 브리지가 단락 회로로서 작용하게 한다. 송신기 브리지는, 송신기 브리지의 2개의 레그들의 임피던스들의 비들을 상관 또는 매칭시킴으로써 휘트스톤 브리지 원리에 기초하여 평형화될 수 있으며, 이에 따라 대략 0의 전압이 송신기 포트를 가로질러 인가되게 할 수 있다. 추가적으로, BIL은 수신기 브리지를 불평형화함으로써 수신 동작 모드 동안 수신기 포트를 안테나에 결합할 수 있다. 수신기 브리지는, 수신기 브리지의 2개의 레그들의 임피던스들의 비들이 상이하게(예컨대, 상관 또는 매칭되지 않게) 함으로써 휘트스톤 브리지 원리에 기초하여 불평형화될 수 있다.
BIL은 또한, 임피던스 디바이스(예컨대, 임피던스 그래디언트 또는 튜너)가 낮은 임피던스를 가져서 신호가 통과하는 것을 가능하게 하거나, 또는 임피던스 디바이스가 높은 임피던스를 가져서 신호를 차단하게 함으로써 신호들을 라우팅할 수 있다. 이와 같이, BIL은, 다른 신호 경로들 내의 임피던스 디바이스들이 높은 임피던스들을 갖게 함으로써 이들 신호 경로들로부터의 신호들을 차단하면서, 송신기 포트로부터 안테나로 또는 안테나로부터 수신기 포트로, 이들 신호 경로들 내의 임피던스 디바이스들이 낮은 임피던스들을 갖게 함으로써 신호들을 라우팅하여, 이에 따라 신호들의 삽입 또는 전력 손실을 감소시킬 수 있다.
송신기 및 수신기 브리지들은 안테나에 직렬 또는 병렬로 결합될 수 있다. 즉, 그의 각자의 임피던스 디바이스들 및 송신기 포트를 포함하는 송신기 브리지, 및 그의 각자의 디바이스들 및 수신기 포트를 포함하는 수신기 브리지는 안테나에 직렬 또는 병렬로 결합될 수 있다. 송신기 및 수신기 브리지들이 직렬로 결합되는 실시예들에서, 평형 상태(balanced state)에서의 사용되지 않는 브리지(예컨대, 송신 모드에서의 수신기 브리지, 수신 모드에서의 송신기 브리지)의 임피던스는 낮은 임피던스(예컨대, 이상적으로 폐쇄 회로 또는 단락 회로, 또는 그에 근접함)를 가질 수 있어, 사용되지 않는 브리지가 불평형 상태(unbalanced state)에서의 액세싱 브리지(예컨대, 송신 모드에서의 송신기 브리지, 수신 모드에서의 수신기 브리지)에 대해 투명하거나 제거된 것처럼 보이게 한다. 송신기 및 수신기 브리지들이 병렬로 결합되는 실시예들에서, 평형 상태에서의 사용되지 않는 브리지의 임피던스는 높은 임피던스(예컨대, 이상적으로 개방 회로 또는 그에 근접함)를 가질 수 있어, 사용되지 않는 브리지가 불평형 상태에서의 액세싱 브리지를 단락시키지 않게 할 것이다.
위에서 언급된 특징들의 다양한 개선들이 본 발명의 다양한 태양들에 관련하여 존재할 수 있다. 추가적인 특징들이 또한 이들 다양한 태양들에 또한 포함될 수 있다. 이들 개선들 및 부가적인 특징들은 개별적으로 또는 임의의 조합으로 존재할 수 있다. 예를 들어, 도시된 실시예들 중 하나 이상에 관련하여 아래에서 논의되는 다양한 특징들은 본 발명의 위에서 설명된 태양들 중 임의의 태양에 단독으로 또는 임의의 조합으로 포함될 수 있다. 위에서 제시된 간단한 개요는 청구된 요지에 대한 제한 없이 본 발명의 실시예들의 소정의 태양들 및 맥락들을 독자에게 숙지시키도록 의도될 뿐이다.
본 발명의 다양한 태양들은 하기의 상세한 설명을 판독할 시에 그리고 도면들을 참조할 시에 더 양호하게 이해될 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자 디바이스의 블록도이다.
도 2는 도 1의 전자 디바이스의 일 실시예를 나타내는 노트북 컴퓨터의 사시도이다.
도 3은 도 1의 전자 디바이스의 다른 실시예를 나타내는 핸드헬드 디바이스의 정면도이다.
도 4는 도 1의 전자 디바이스의 다른 실시예를 나타내는 다른 핸드헬드 디바이스의 정면도이다.
도 5는 도 1의 전자 디바이스의 다른 실시예를 나타내는 데스크톱 컴퓨터의 정면도이다.
도 6은 도 1의 전자 디바이스의 다른 실시예를 나타내는 웨어러블 전자 디바이스의 정면도 및 측면도이다.
도 7a는 본 발명의 실시예들에 따른, 송신기 브리지 및 수신기 브리지가 직렬로 결합된 도 1의 전자 디바이스의 예시적인 평형화된 임피던스 래더의 회로도이다.
도 7b는 본 발명의 실시예들에 따른, 송신 모드에서 동작하는 도 7a의 평형화된 임피던스 래더의 회로도이다.
도 7c는 본 발명의 실시예들에 따른, 수신 모드에서 동작하는 도 7a의 평형화된 임피던스 래더의 회로도이다.
도 8은 본 발명의 실시예들에 따른, 도 7a의 평형화된 임피던스 래더를 사용하여 삽입 손실을 감소시키면서 신호들을 송신 및 수신하기 위한 방법을 예시하는 흐름도이다.
도 9a는 본 발명의 실시예들에 따른, 송신기 브리지 및 수신기 브리지가 병렬로 결합된 도 1의 전자 디바이스의 예시적인 평형화된 임피던스 래더의 회로도이다.
도 9b는 본 발명의 실시예들에 따른, 송신 모드에서 동작하는 도 9a의 평형화된 임피던스 래더의 회로도이다.
도 9c는 본 발명의 실시예들에 따른, 수신 모드에서 동작하는 도 9a의 평형화된 임피던스 래더의 회로도이다.
도 10은 본 발명의 실시예들에 따른, 도 9a의 평형화된 임피던스 래더를 사용하여 삽입 손실을 감소시키면서 신호들을 송신 및 수신하기 위한 방법을 예시하는 흐름도이다.
도 11a는 본 발명의 실시예들에 따른, 도 7a의 송신기 및 수신기 브리지들의 평형 및 불평형 상태들을 예시하는 그래프들의 세트이다.
도 11b는 본 발명의 실시예들에 따른, 도 9a의 송신기 및 수신기 브리지들의 평형 및 불평형 상태들을 예시하는 그래프들의 세트이다.
도 12a는 도 7a 또는 도 9a에 도시된 송신기 및 수신기 브리지들을 갖지 않는 전기적 평형 듀플렉서를 사용하여 상이한 주파수들에서의 송신 및 수신 신호들의 삽입 손실 및 격리를 예시하는 그래프들의 세트이다.
도 12b는 본 발명의 실시예들에 따른, 도 7a 및 도 9a의 송신기 및 수신기 브리지들을 사용하여 상이한 주파수들에서의 송신 및 수신 신호들의 삽입 손실 및 격리를 예시하는 그래프이다.
본 발명의 다양한 실시예들의 요소들을 소개할 때, 단수 형태("a", "an", 및 "the")는 요소들 중 하나 이상이 존재한다는 것을 의미하도록 의도된다. 용어들 "포함하는(comprising, including)", 및 "갖는(having)"은 포괄적인 것이고 열거된 요소들 이외의 부가적인 요소들이 존재할 수 있음을 의미하도록 의도된다. 추가적으로, 본 발명의 "하나의 실시예", "일 실시예", 또는 "일부 실시예들"에 대한 언급은 인용된 특징부들을 또한 포함하는 추가 실시예들의 존재를 배제하는 것으로 해석되도록 의도되지 않는다는 것이 이해되어야 한다. 용어 "대략" 또는 "거의"의 사용은, 예컨대 임의의 적합한 또는 고려가능한 오차의 마진 내에서(예컨대, 타깃의 0.1% 이내, 타깃의 1% 이내, 타깃의 5% 이내, 타깃의 10% 이내, 타깃의 25% 이내 등), 타깃(예컨대, 설계, 값, 양)에 가까운 것을 포함하는 것을 의미하는 것으로 이해되어야 한다.
본 명세서에 사용되는 바와 같이, 용어 "브리지"는 브리지 회로로서, 브리지 회로의 제1 레그 상의 임피던스 디바이스들(예컨대, 그래디언트들 및 튜너들과 같이, 상이한 임피던스 상태들 또는 값들을 제공할 수 있는 디바이스들), 브리지 회로의 제2 레그 상의 임피던스 디바이스들, 및 제1 및 제2 레그들의 임피던스 디바이스들 사이의 중간 지점에서 제1 및 제2 레그들을 결합시키는 브리지 회로의 제3 레그 상의 송수신기 포트를 갖는 브리지 회로, 예컨대 휘트스톤 브리지 회로를 지칭한다. 즉, 송신기 브리지는 2개의 임피던스 디바이스들(예컨대, 제1 임피던스 그래디언트 및 제1 임피던스 튜너)을 갖는 제1 레그, 2개의 임피던스 디바이스들(예컨대, 제2 임피던스 그래디언트 및 제2 임피던스 튜너)을 갖는 제2 레그, 및 제1 레그의 2개의 임피던스 디바이스들 사이의 지점에서 제1 레그를 그리고 제2 레그의 2개의 임피던스 디바이스들 사이의 지점에서 제2 레그를 결합시키는 송신기 포트를 갖는 제3 레그를 포함할 수 있다. 게다가, 본 명세서에 사용되는 바와 같이, "래더" 또는 "임피던스 래더"는, 직렬 또는 병렬로, 래더형 아키텍처에서 접속된 다수의 브리지들(예컨대, 수신기 브리지에 결합된 송신기 브리지)을 지칭한다.
송신 및 수신 신호들의 효율적인 듀플렉싱을 가능하게 하고 삽입 손실(예컨대, 전력 손실)을 감소시키기 위해, 직렬 또는 병렬로 결합될 수 있는 송신기 및 수신기 브리지들을 포함하는 평형화된 임피던스 래더(BIL)를 갖는 전기 듀플렉서가 본 명세서에 개시된다. 송신기 브리지는 제1 브리지 아키텍처 내의 임피던스 디바이스들 및 송신기 포트를 포함할 수 있고, 수신기 브리지는 제2 브리지 아키텍처 내의 임피던스 디바이스들 및 수신기 포트를 포함할 수 있다. 송신 동작 모드에서, BIL은 수신기 브리지를 평형화함으로써(예컨대, 수신기 브리지의 2개의 레그들의 임피던스들의 비들을 상관 또는 매칭시킴으로써) 수신기 포트를 격리(예컨대, 수신기 포트를 안테나로부터 분리)시킬 수 있으며, 이는 수신기 브리지가 단락 회로로서 작용하게 한다. 추가적으로, BIL은 송신기 브리지를 불평형화함으로써(예컨대, 송신기 브리지의 2개의 레그들의 임피던스들의 비들이 상이하게(예컨대, 상관 또는 매칭되지 않게) 함으로써) 송신 동작 모드 동안 송신기 포트를 안테나에 결합할 수 있다 유사하게, 수신 동작 모드에서, BIL은 송신기 브리지를 평형화함으로써(예컨대, 송신기 브리지의 2개의 레그들의 임피던스들의 비들을 상관 또는 매칭시킴으로써) 송신기 포트를 격리(예컨대, 송신기 포트를 안테나로부터 분리)시킬 수 있으며, 이는 송신기 브리지가 단락 회로로서 작용하게 한다. 추가적으로, BIL은 수신기 브리지를 불평형화함으로써(예컨대, 수신기 브리지의 2개의 레그들의 임피던스들의 비들이 상이하게(예컨대, 상관 또는 매칭되지 않게) 함으로써) 수신 동작 모드 동안 수신기 포트를 안테나에 결합할 수 있다 게다가, BIL은 원하지 않는 신호 경로들 내의 임피던스 디바이스들이 높은 임피던스들을 갖게 함으로써 이들 신호 경로들로부터의 송신 또는 수신 신호들을 차단하는 것에 의해 삽입 손실을 감소시킬 수 있다.
전술한 내용을 염두에 두고, 임피던스 래더를 갖는 BIL을 사용하여 송신기 포트를 수신기 포트로부터 격리시키면서 송신 신호들 및 수신 신호들의 삽입 손실을 감소시키기 위한 실시예들로부터 이익을 얻을 수 있는 많은 적합한 통신 디바이스들이 있다. 먼저 도 1로 넘어가서, 본 발명의 일 실시예에 따른 전자 디바이스(10)는, 다른 것들 중에서, 하나 이상의 프로세서(들)(12), 메모리(14), 비휘발성 저장소(16), 디스플레이(18), 입력 구조물들(22), 입력/출력(I/O) 인터페이스(24), 네트워크 인터페이스(26), 전원(28), 및 송신기(30)를 포함할 수 있다. 도 1에 도시된 다양한 기능 블록은 하드웨어 요소들(회로부를 포함함), 소프트웨어 요소들(컴퓨터 판독가능 매체 상에 저장되는 컴퓨터 코드를 포함함), 또는 하드웨어와 소프트웨어 요소들 둘 모두의 조합을 포함할 수 있다. 도 1은 단지 특정 구현의 하나의 예일뿐이며 전자 디바이스(10)에 존재할 수 있는 컴포넌트들의 유형들을 예시하도록 의도된다는 것에 유의해야 한다.
예로서, 전자 디바이스(10)는, 도 2에 도시되는 노트북 컴퓨터, 도 3에 도시되는 핸드헬드 디바이스, 도 4에 도시되는 핸드헬드 디바이스, 도 5에 도시되는 데스크톱 컴퓨터, 도 6에 도시되는 웨어러블 전자 디바이스, 또는 유사한 디바이스들의 블록도를 표현할 수 있다. 도 1의 프로세서(들)(12) 및 다른 관련 항목들은 일반적으로 본 명세서에서 "데이터 프로세싱 회로부"로 지칭될 수 있음을 유의하여야 한다. 그러한 데이터 프로세싱 회로부는 소프트웨어, 소프트웨어, 하드웨어, 또는 이들의 임의의 조합으로서 전체적으로 또는 부분적으로 구현될 수 있다. 또한, 도 1의 프로세서(들)(12) 및 다른 관련 항목들은 단일의 내장된 프로세싱 모듈일 수 있거나 전자 디바이스(10) 내의 다른 요소들 중 임의의 요소 내에 전체적으로 또는 부분적으로 포함될 수 있다.
도 1의 전자 디바이스(10)에서, 프로세서(들)(12)는 다양한 알고리즘들을 수행하기 위해 메모리(14) 및 비휘발성 저장소(16)와 동작가능하게 결합될 수 있다. 예를 들어, 동작 모드에 기초하여, 예컨대 송신 모드 또는 수신 모드에 대해 임피던스 그래디언트들의 임피던스 상태들을 설정하기 위한 알고리즘들이 메모리(14) 및/또는 비휘발성 저장소(16)에 저장될 수 있다. 유사하게, 임피던스 튜너들에 대한 튜닝 알고리즘들이 메모리(14) 및/또는 비휘발성 저장소(16)에 저장될 수 있다. 아래에서 더 상세히 논의되는 바와 같이, 프로세서(12)는 BIL의 동작 모드 및 포트 구성(예컨대, 송신기 및 수신기 포트들이 직렬로 결합되는지 또는 병렬로 결합되는지)에 기초하여 임피던스 그래디언트들을 높은 임피던스들 또는 낮은 임피던스들의 임피던스 상태들로 설정할 수 있고, 프로세서(들)(12) 또는 송수신기(30)의 제어기는 후속하여, 각자의 임피던스 그래디언트들과 매칭 또는 상관되도록(예컨대, 송신기 및/또는 수신기 브리지들을 평형 또는 불평형 상태들로 설정하도록) 임피던스 튜너들의 임피던스들을 튜닝할 수 있다. 프로세서(들)(12)에 의해 실행되는 그러한 프로그램들 또는 명령어들은 하나 이상의 유형의(tangible) 컴퓨터 판독가능 매체들을 포함하는 임의의 적합한 제조 물품에 저장될 수 있다. 유형의 컴퓨터 판독가능 매체들은, 개별적으로 또는 집합적으로, 명령어들 또는 루틴들을 저장하기 위해 메모리(14) 및/또는 비휘발성 저장소(16)를 포함할 수 있다. 메모리(14) 및 비휘발성 저장소(16)는 데이터 및 실행가능 명령어들을 저장하기 위한 임의의 적합한 제조 물품들, 예컨대, 랜덤 액세스 메모리, 판독 전용 메모리, 재기록가능 플래시 메모리, 하드 드라이브들, 및 광 디스크들을 포함할 수 있다. 추가로, 그러한 컴퓨터 프로그램 제품 상에서 인코딩된 프로그램들(예컨대, 운영 체제)은 또한 전자 디바이스들(10)이 다양한 기능들을 제공하는 것을 가능하게 하도록 프로세서(들)(12)에 의해 실행될 수 있는 명령어들을 포함할 수 있다.
소정의 실시예들에서, 디스플레이(18)는, 사용자들이 전자 디바이스(10) 상에서 생성된 이미지들을 보는 것을 용이하게 할 수 있는 액정 디스플레이(LCD)일 수 있다. 일부 실시예들에서, 디스플레이(18)는, 전자 디바이스(10)의 사용자 인터페이스와의 사용자 상호작용을 용이하게 할 수 있는 터치 스크린을 포함할 수 있다. 또한, 일부 실시예들에서, 디스플레이(18)는 하나 이상의 발광 다이오드(LED) 디스플레이들, 유기 발광 다이오드(OLED) 디스플레이들, 능동형 매트릭스 유기 발광 다이오드(AMOLED) 디스플레이들, 또는 이들 및/또는 다른 디스플레이 기술들의 일부 조합을 포함할 수 있음이 이해되어야 한다.
전자 디바이스(10)의 입력 구조물들(22)은 사용자가 전자 디바이스(10)와 상호작용하는 것(예컨대, 볼륨 레벨을 증가 또는 감소시키기 위해 버튼을 누르는 것)을 가능하게 할 수 있다. I/O 인터페이스(24)는, 네트워크 인터페이스(26)가 그럴 수 있는 것처럼, 전자 디바이스(10)가 다양한 다른 전자 디바이스들과 인터페이싱할 수 있게 할 수 있다. 네트워크 인터페이스(26)는, 예를 들어, BLUETOOTH® 네트워크와 같은 PAN(personal area network)을 위한, 802.11x WI-FI® 네트워크와 같은 LAN(local area network) 또는 WLAN(wireless local area network)을 위한, 그리고/또는 3G(3rd generation) 셀룰러 네트워크, UMTS(universal mobile telecommunication system), 4G(4th generation) 셀룰러 네트워크, LTE®(long term evolution) 셀룰러 네트워크, LTE-LAA(long term evolution license assisted access) 셀룰러 네트워크, 5G(5th generation) 셀룰러 네트워크, 및/또는 NR(New Radio) 셀룰러 네트워크와 같은 WAN(wide area network)을 위한 하나 이상의 인터페이스들을 포함할 수 있다. 특히, 네트워크 인터페이스(26)는, 예를 들어, 밀리미터파(mmWave) 주파수 범위(예컨대, 24.25 내지 300 ㎓)를 포함하는 5G 규격들의 릴리즈(Release)-15 셀룰러 통신 표준을 사용하기 위한 하나 이상의 인터페이스들을 포함할 수 있다. 송신기 및 수신기를 포함하는, 전자 디바이스(10)의 송수신기(30)는 전술한 네트워크들(예컨대, 5G, Wi-Fi, LTE-LAA 등)을 통한 통신을 허용할 수 있다.
네트워크 인터페이스(26)는 또한, 예를 들어, 브로드밴드 고정형 무선 액세스 네트워크들(예컨대, WIMAX®), 모바일 브로드밴드 무선 네트워크들(모바일 WIMAX®), 비동기식 디지털 가입자 라인들(예컨대, ADSL, VDSL), 디지털 비디오 브로드캐스팅-지상파(DVB-T®) 네트워크 및 그의 확장 DVB 핸드헬드(DVB-H®) 네트워크, 울트라 광대역(UWB) 네트워크, 교류(AC) 전력 라인들 등을 위한 하나 이상의 인터페이스들을 포함할 수 있다.
일부 실시예들에서, 전자 디바이스(10)는 송수신기(30)를 사용하여 전술한 무선 네트워크들(예컨대, WI-FI®, WIMAX®, 모바일 WIMAX®, 4G, LTE®, 5G 등)을 통해 통신한다. 송수신기(30)는, 수신기에서 수신 신호들을 무선으로 수신하는 것 및 송신기로부터 송신 신호들(예컨대, 데이터 신호들, 무선 데이터 신호들, 무선 반송파 신호들, RF 신호들)을 무선으로 송신하는 것 둘 모두에서 유용한 회로부를 포함할 수 있다. 실제로, 일부 실시예들에서, 송수신기(30)는 단일 유닛으로 조합된 송신기 및 수신기를 포함할 수 있거나, 또는 다른 실시예들에서, 송수신기(30)는 수신기와는 별개인 송신기를 포함할 수 있다. 송수신기(30)는, 예를 들어, PAN 네트워크들(예컨대, BLUETOOTH®), WLAN 네트워크들(예컨대, 802.11x WI-FI®), WAN 네트워크들(예컨대, 3G, 4G, 5G, NR, 및 LTE® 및 LTE-LAA 셀룰러 네트워크들), WIMAX® 네트워크들, 모바일 WIMAX® 네트워크들, ADSL 및 VDSL 네트워크들, DVB-T® 및 DVB-H® 네트워크들, UWB 네트워크들 등과 같은 무선 애플리케이션들에서 음성 및/또는 데이터 통신을 지원하기 위해 RF 신호들을 송신 및 수신할 수 있다. 추가적으로 예시되는 바와 같이, 전자 디바이스(10)는 전원(28)을 포함할 수 있다. 전원(28)은 재충전가능 리튬 폴리머(Li-poly) 배터리 및/또는 교류(AC) 전력 변환기와 같은 임의의 적합한 전원을 포함할 수 있다.
소정의 실시예들에서, 전자 디바이스(10)는 컴퓨터, 휴대용 전자 디바이스, 웨어러블 전자 디바이스, 또는 다른 유형의 전자 디바이스의 형태를 취할 수 있다. 그러한 컴퓨터는 일반적으로 휴대용이거나(예컨대, 랩톱, 노트북, 및 태블릿 컴퓨터들), 또는 일반적으로 한 장소에서 사용될 수 있다(예컨대, 종래의 데스크톱 컴퓨터들, 워크스테이션들, 및/또는 서버들). 소정의 실시예들에서, 컴퓨터 형태의 전자 디바이스(10)는 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.로부터 입수가능한 MacBook®, MacBook® Pro, MacBook Air®, iMac®, Mac® mini, 또는 Mac Pro®의 일 모델일 수 있다. 예로서, 노트북 컴퓨터(10A)의 형태를 취하는 전자 디바이스(10)가 본 발명의 하나의 실시예에 따라 도 2에 예시되어 있다. 도시된 노트북 컴퓨터(10A)는 하우징 또는 인클로저(enclosure)(36), 디스플레이(18), 입력 구조물들(22), 및 I/O 인터페이스(24)의 포트들을 포함할 수 있다. 일 실시예에서, 입력 구조물들(22)(예컨대, 키보드 및/또는 터치패드)은, 컴퓨터(10A)와 상호작용하기 위해, 예컨대 컴퓨터(10A) 상에서 구동되는 GUI(graphical user interface) 또는 애플리케이션들을 시작하거나, 제어하거나, 또는 동작시키기 위해 사용될 수 있다. 예를 들어, 키보드 및/또는 터치패드는 사용자가 디스플레이(18) 상에 디스플레이된 사용자 인터페이스 및/또는 애플리케이션 인터페이스를 내비게이팅(navigate)하는 것을 허용할 수 있다.
도 3은 전자 디바이스(10)의 일 실시예를 표현하는 핸드헬드 디바이스(10B)의 정면도를 도시한다. 핸드헬드 디바이스(10B)는, 예를 들어, 휴대용 폰, 미디어 플레이어, 개인용 데이터 오거나이저, 핸드헬드 게임 플랫폼, 또는 그러한 디바이스들의 임의의 조합을 표현할 수 있다. 예로서, 핸드헬드 디바이스(10B)는, 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.로부터 입수가능한 iPhone®의 일 모델일 수 있다. 핸드헬드 디바이스(10B)는, 물리적 손상으로부터 내부 컴포넌트들을 보호하고/하거나 전자기 간섭으로부터 그 컴포넌트들을 차폐시키기 위한 인클로저(36)를 포함할 수 있다. 인클로저(36)는 디스플레이(18)를 둘러쌀 수 있다. I/O 인터페이스들(24)은 인클로저(36)를 통해 개방될 수 있으며, 예를 들어, 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.에 의해 제공되는 라이트닝 커넥터(Lightning connector), USB(universal serial bus), 또는 다른 유사한 커넥터 및 프로토콜과 같은 표준 커넥터 및 프로토콜을 사용하여 콘텐츠 조작 및/또는 충전을 위한 하드와이어드(hardwired) 접속을 위한 I/O 포트를 포함할 수 있다.
입력 구조물들(22)은, 디스플레이(18)와 조합되어, 사용자가 핸드헬드 디바이스(10B)를 제어하는 것을 허용할 수 있다. 예를 들어, 입력 구조물들(22)은 핸드헬드 디바이스(10B)를 활성화시키거나 비활성화시키고, 사용자 인터페이스를 홈 스크린, 사용자-구성가능한 애플리케이션 스크린으로 내비게이팅하고, 그리고/또는 핸드헬드 디바이스(10B)의 음성-인식 특징을 활성화시킬 수 있다. 다른 입력 구조물들(22)은 볼륨 제어를 제공할 수 있거나, 또는 진동 및 벨소리 모드들 사이에서 토글링할 수 있다. 입력 구조물들(22)은 또한, 다양한 음성 관련 특징들을 위해 사용자의 음성을 획득할 수 있는 마이크로폰, 및 오디오 재생 및/또는 소정의 전화 기능들을 가능하게 할 수 있는 스피커를 포함할 수 있다. 입력 구조물들(22)은 또한, 외부 스피커들 및/또는 헤드폰들로의 접속을 제공할 수 있는 헤드폰 입력을 포함할 수 있다.
도 4는 전자 디바이스(10)의 다른 실시예를 표현하는 다른 핸드헬드 디바이스(10C)의 정면도를 도시한다. 핸드헬드 디바이스(10C)는, 예를 들어, 태블릿 컴퓨터, 또는 다양한 휴대용 컴퓨팅 디바이스들 중 하나를 표현할 수 있다. 예로서, 핸드헬드 디바이스(10C)는, 예를 들어, 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.부터 입수가능한 iPad®의 일 모델일 수 있는 전자 디바이스(10)의 태블릿-사이즈 실시예일 수 있다.
도 5로 넘어가서, 컴퓨터(10D)는 도 1의 전자 디바이스(10)의 다른 실시예를 표현할 수 있다. 컴퓨터(10D)는 데스크톱 컴퓨터, 서버, 또는 노트북 컴퓨터와 같은 임의의 컴퓨터일 수 있지만, 또한, 독립형 미디어 플레이어 또는 비디오 게이밍 머신일 수 있다. 예로서, 컴퓨터(10D)는 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.에 의한 iMac®, MacBook®, 또는 다른 유사한 디바이스일 수 있다. 컴퓨터(10D)는 또한, 다른 제조사에 의한 개인용 컴퓨터(PC)를 표현할 수 있다는 것에 유의해야 한다. 유사한 인클로저(36)가 디스플레이(18)와 같은 컴퓨터(10D)의 내부 컴포넌트들을 보호하고 둘러싸기 위해 제공될 수 있다. 소정의 실시예들에서, 컴퓨터(10D)의 사용자는, 컴퓨터(10D)에 접속할 수 있는 키보드(22A) 또는 마우스(22B)(예컨대, 입력 구조물들(22))와 같은 다양한 주변기기 입력 구조물들(22)을 사용하여 컴퓨터(10D)와 상호작용할 수 있다.
유사하게, 도 6은 본 명세서에 설명된 기법들을 사용하여 동작하도록 구성될 수 있는 도 1의 전자 디바이스(10)의 다른 실시예를 표현하는 웨어러블 전자 디바이스(10E)를 도시한다. 예로서, 손목밴드(43)를 포함할 수 있는 웨어러블 전자 디바이스(10E)는 미국 캘리포니아주 쿠퍼티노 소재의 Apple Inc.에 의한 Apple Watch®일 수 있다. 그러나, 다른 실시예들에서, 웨어러블 전자 디바이스(10E)는, 예를 들어, 웨어러블 운동 모니터링 디바이스(예를 들어, 만보기, 가속도계, 심박수 모니터) 또는 다른 제조사에 의한 다른 디바이스와 같은 임의의 웨어러블 전자 디바이스를 포함할 수 있다. 웨어러블 전자 디바이스(10E)의 디스플레이(18)는 터치 스크린 디스플레이(18)(예를 들어, LCD, LED 디스플레이, OLED 디스플레이, AMOLED 디스플레이 등)뿐만 아니라 입력 구조물들(22)을 포함할 수 있으며, 이들은 사용자들이 웨어러블 전자 디바이스(10E)의 사용자 인터페이스와 상호작용할 수 있게 할 수 있다.
전술한 내용을 염두에 두고, 도 7a는 본 발명의 일 실시예에 따른, 직렬로 결합된(예컨대, 직렬 결합된) 송신기 브리지(83A) 및 수신기 브리지(83B)를 갖는 예시적인 평형화된 임피던스 래더(BIL)(80)를 도시한다. BIL(80)은 송신기 포트(82), 수신기 포트(84), 안테나(85), 및 접지 단자(87)를 포함할 수 있다. 송신기 포트(82)는 제1 세트의 임피던스 디바이스들(예컨대, 그래디언트들 및 튜너들)에 결합되어, 송신기 브리지(83A)를 형성할 수 있다. 유사하게, 수신기 포트(84)는 제2 세트의 임피던스 디바이스들(예컨대, 그래디언트들 및 튜너들)에 결합되어, 수신기 브리지(83B)를 형성할 수 있다. 송신기 브리지(83A)는 (예컨대, 송신기 포트(82)로부터 안테나(85)로 송신 신호들을 통신하기 위한 송신 모드에서) 송신기 포트(82)에 안테나(85)로의 신호 경로를 제공할 수 있거나, 또는 (예컨대, 수신 모드에서) 송신기 포트(82)를 안테나(85)로부터 격리시킬 수 있다.
특히, 송신 모드 동안, 프로세서(12)는 송신기 브리지(83A)를 불평형 상태에 둠으로써 송신기 포트(82)를 안테나(85)에 결합할 수 있다. 즉, 프로세서(12)는 송신기 브리지(83A)의 2개의 레그들(예컨대, 임피던스 디바이스들(86A, 88B)을 포함하는 제1 레그 및 임피던스 디바이스들(88A, 86B)을 포함하는 제2 레그)의 임피던스들의 비들이 상이하게(예컨대, 상관 또는 매칭되지 않게) 하여, 송신기 브리지(83A)가 불평형화되게 할 수 있다. 수신 모드 동안, 프로세서(12)는 송신기 브리지(83A)를 평형 상태에 둠으로써 송신기 포트(82)를 안테나(85)로부터 분리(예컨대, 송신기 포트(82)를 격리)할 수 있다. 즉, 프로세서(12)는 송신기 브리지(83A)의 2개의 레그들의 임피던스들의 비들이 상관 또는 매칭되게 하여, 송신기 브리지(83A)가 평형화되게 할 수 있다.
수신 모드 동안, 프로세서(12)는 수신기 브리지(83B)를 불평형 상태에 둠으로써 수신기 포트(84)를 안테나(85)에 결합할 수 있다. 즉, 프로세서(12)는 수신기 브리지(83B)의 2개의 레그들(예컨대, 임피던스 디바이스들(86C, 88D)을 포함하는 제1 레그 및 임피던스 디바이스들(88C, 86D)을 포함하는 제2 레그)의 임피던스들의 비들이 상이하게(예컨대, 상관 또는 매칭되지 않게) 하여, 수신기 브리지(83B)가 불평형화되게 할 수 있다. 송신 모드 동안, 프로세서(12)는 수신기 브리지(83B)를 평형 상태에 둠으로써 수신기 포트(84)를 안테나(85)로부터 분리(예컨대, 수신기 포트(84)를 격리)할 수 있다. 즉, 프로세서(12)는 수신기 브리지(83B)의 2개의 레그들의 임피던스들의 비들이 상관 또는 매칭되게 하여, 수신기 브리지(83B)가 평형화되게 할 수 있다.
도시된 바와 같이, 송신기 브리지(83A)는 제1 임피던스 그래디언트(86A)(G1, left (f)), 제2 임피던스 그래디언트(86B)(G1, right (f)), 제1 임피던스 튜너(88A)(T1, right (f)), 및 제2 임피던스 튜너(88B)(T1, left (f))를 포함한다.
임피던스 그래디언트(86)는 임피던스 스위치로서 동작할 수 있고, 제1 동작 모드에서 제1 임피던스 상태(예컨대, 더 낮은 임피던스) 및 제2 동작 모드에서 제2 임피던스 상태(예컨대, 더 높은 임피던스)를 제공할 수 있다. 예를 들어, 제1 임피던스 상태는 단락 회로 또는 폐쇄 회로처럼 보이거나 그에 근접할 수 있고(예컨대, 0 내지 100 옴, 0.1 내지 10 옴, 0.5 내지 2 옴 등과 같이, 0 옴에 근접하거나 0 옴과 대략 동일함), 한편 제2 임피던스 상태는 개방 회로처럼 보이거나 그에 근접할 수 있다(예컨대, 10000 옴 초과, 1000 옴 초과, 100 옴 초과, 10 옴 초과, 5 옴 초과 등과 같이, 제1 임피던스 상태보다 더 큰 임피던스를 제공함). 임피던스 스위치(86)는, 예를 들어 인덕터들 및 커패시터들과 같은, 제1 및 제2 임피던스 상태들을 가능하게 하는 임의의 적합한 회로 컴포넌트들로 이루어질 수 있다. 일 실시예에서, 예를 들어, 임피던스 스위치(86)는 제1 인덕터에 병렬로 결합된 가변 커패시터를 포함할 수 있고, 병렬 결합은 이어서 제2 인덕터와 직렬로 결합된다.
임피던스 튜너(88)는 가변 임피던스 디바이스로서 동작하고, 다수의 임피던스 상태들을 제공할 수 있다. 예를 들어, 임피던스 상태들은, 단락 회로 또는 폐쇄 회로처럼 보이거나 그에 근접하는 제1 임피던스 상태(예컨대, 0 내지 100 옴, 0.1 내지 10 옴, 0.5 내지 2 옴 등과 같이, 0 옴에 근접하거나 0 옴과 대략 동일함), 개방 회로처럼 보이거나 그에 근접하는 제2 임피던스 상태(예컨대, 50000 옴 초과, 10000 옴 초과, 1000 옴 초과, 100 옴 초과, 10 옴 초과, 5 옴 초과 등과 같이, 제1 임피던스 상태보다 더 큰 임피던스를 제공함), 및 제1 임피던스 상태와 제2 임피던스 상태 사이의 임피던스들(예컨대, 0 내지 50000 옴)을 제공하는 다수의 상태들을 포함할 수 있다. 임피던스 튜너(88)는, 예를 들어 인덕터들 및 커패시터들과 같은, 다수의 임피던스 상태들을 가능하게 하는 임의의 적합한 회로 컴포넌트들로 이루어질 수 있다. 일 실시예에서, 예를 들어, 임피던스 튜너(88)는 병렬로 결합된 2개의 가변 커패시터들을 포함할 수 있고, 병렬 결합은 이어서 인덕터와 직렬로 결합된다.
이들 임피던스 디바이스들이 예들로서 제공되고, 임피던스 스위치 또는 가변 임피던스 디바이스와 같은, 상이한 임피던스 상태들 및/또는 값들을 제공하는 임의의 적합한 디바이스가 고려된다는 것을 이해하여야 한다. 이들 임피던스 디바이스들 각각은 송신기 포트(82)에 결합될 수 있으며, 이는 또한 (예컨대, 송신기 브리지(83A)를 통한 경로를 통해) 안테나(85)에 결합된다. 이들 임피던스 디바이스들 간의 접속들은 노드들(89)을 사용하여 기술될 수 있으며, 여기서 노드들(89)은 2개 이상의 회로 요소들(예컨대, 임피던스 그래디언트들(86), 임피던스 튜너들(88), 안테나(85) 등)의 단자들이 병합되거나 접속되는 BIL(80)의 회로부에서의 지점을 지칭한다. 여기서, 제1 임피던스 그래디언트(86A), 제1 임피던스 튜너(88A), 및 안테나(85)는 제1 노드(89A)에서 결합되고, 한편 제2 임피던스 그래디언트(86B), 제1 임피던스 튜너(88A) 및 송신기 포트(82)는 제2 노드(89B)에서 결합된다. 제1 임피던스 그래디언트(86A), 제2 임피던스 튜너(88B), 및 송신기 포트(82)는 제3 노드(89C)에서 결합되고, 한편 제2 임피던스 그래디언트(86B) 및 제2 임피던스 튜너(88B)는 제4 노드(89D)에서 결합된다.
유사하게, 수신기 브리지(83B)는 제3 임피던스 그래디언트(86C)(G2, left (f)), 제4 임피던스 그래디언트(86D)(G2, right (f)), 제3 임피던스 튜너(88C)(T2, right (f)), 및 제4 임피던스 튜너(88D)(T2, left (f))를 포함한다. 이들 임피던스 컴포넌트들 각각은 수신기 포트(84)에 결합될 수 있으며, 이는 또한 (예컨대, 수신기 브리지(83B)로부터 송신기 브리지(83A)를 통한 경로를 통해) 안테나(85)에 결합된다. 이들 임피던스 컴포넌트들 간의 접속들은 또한 노드들(89)을 사용하여 기술될 수 있다. 여기서, 제3 임피던스 그래디언트(86C) 및 제3 임피던스 튜너(88C)는 제5 노드(89E)에서 결합되고, 한편 제4 임피던스 그래디언트(86D), 제3 임피던스 튜너(88C) 및 수신기 포트(84)는 제6 노드(89F)에서 결합된다. 제3 임피던스 그래디언트(86C), 제4 임피던스 튜너(88D), 및 수신기 포트(84)는 제7 노드(89G)에서 결합되고, 한편 제4 임피던스 그래디언트(86D), 제4 임피던스 튜너(88D) 및 접지 단자(87)는 제8 노드(89H)에서 결합된다. 제4 노드(89D) 및 제5 노드(89E)가 2개의 상이한 노드들로서 도시되어 있지만, 이들은 함께 결합되고 대안적으로 단일 노드로서 표현될 수 있다는 것에 유의해야 한다.
송신기 포트(82) 및 수신기 포트(84)가 안테나(85)로부터 결합 또는 분리되는 것을 가능하게 하기 위해 송신기 브리지(83A) 및 수신기 브리지(83B)에 휘트스톤 브리지 원리들이 적용될 수 있다. 예로서, 제1 임피던스 그래디언트(86A)의 임피던스와 제1 임피던스 튜너(88A)의 임피던스의 비가 제2 임피던스 그래디언트(86B)와 제2 임피던스 튜너(88B)의 비와 대략 동일한 경우, 송신기 브리지(83A)를 가로질러 대략 0 볼트가 인가되고, 송신기 브리지(83A)는 평형 상태에 있다. 다른 예로서, 제1 임피던스 그래디언트(86A)의 임피던스와 제1 임피던스 튜너(88A)의 임피던스의 비가 제2 임피던스 그래디언트(86B)와 제2 임피던스 튜너(88B)의 비와 대략 동일하지 않은 경우(예컨대, 2개의 비들 간의 차이가 0.1 초과, 0.5 초과, 1 초과, 5 초과, 10 초과, 100 초과 등과 같이, 0보다 훨씬 더 큼), 송신기 브리지(83A)는 불평형 상태에 있다.
임피던스 튜너들(88)이, 예를 들어 디바이스들의 비이상적인 특성으로 인해, 추가적인 임피던스 그래디언트들(86)에 의해 대체될 수 있지만, 더 양호한 평형화, 및 그에 따른 포트들(82, 84)의 더 양호한 격리를 위해 브리지들(83)의 2개의 레그들의 비들을 더 정확하게 상관시키도록 (예컨대, 낮은 임피던스 상태 및 높은 임피던스 상태 이외에) 임피던스 디바이스들의 적어도 일부의 더 미세한 튜닝을 가능하게 하는 것이 바람직할 수 있다. 즉, 임피던스 튜너들(88)은, 예를 들어 미리결정된 튜닝 상태들보다 더 정확한 튜닝을 제공할 수 있는데, 이는 임피던스 그래디언트들이 다를 수 있기 때문이다(예컨대, 그것은 제1 임피던스 그래디언트(86A)의 높은 임피던스가 제2 임피던스 그래디언트(86B)의 높은 임피던스보다 더 높은 경우일 수 있음). 그 변동은 전자 디바이스(10), 제조 절차들, 디바이스 사용량, 환경적 요인들, BIL(80) 및/또는 송수신기(30)의 다른 회로 컴포넌트들 등과 같은, 현실 세계의 결함들 또는 원인들에 기초할 수 있다. 임피던스 튜너들(88)은, 대응하는 임피던스 그래디언트들(86)의 임피던스들의 범위와 매칭시키기 위한 가변 저항기들(예컨대, 전위차계들을 사용하는 것)을 포함할 수 있다.
도 7b, 도 7c, 도 9b, 및 도 9c와 관련하여 기술되는 바와 같이, 임피던스 그래디언트들(86)은, 예컨대 높은 임피던스 상태(예컨대, 이상적으로 개방 스위치 또는 회로, 또는 그에 근접함)와 낮은 임피던스 상태(예컨대, 이상적으로 폐쇄 스위치 또는 단락 회로, 또는 그에 근접함) 사이에서 스위칭하기 위해, 임피던스 상태들 사이에서 동작 및 스위칭할 수 있으며, 여기서 높은 임피던스 상태는 낮은 임피던스 상태보다 더 큰 임피던스이다. 임피던스 그래디언트들(86)은 또한 주파수에 기초하여 튜닝가능할 수 있다. 예를 들어, 임피던스 그래디언트들(86)은 제1 주파수 범위(예컨대, 송신 모드와 연관된 주파수 범위)에서 낮은 임피던스를 제공하도록, 그리고 제2 주파수 범위(예컨대, 수신 모드와 연관된 주파수 범위)에서 높은 임피던스를 제공하도록 튜닝될 수 있다. 임피던스 튜너들(88)은 또한 주파수에 기초하여 튜닝될 수 있다. 이러한 방식으로, BIL(80)은, 반이중(half-duplex)(예컨대, 송신이 수신과는 상이한 시간에 발생하는 경우) 또는 전이중(full-duplex)(예컨대, 하나의 주파수 대역에 걸친 송신이 다른 주파수 대역에 걸친 수신과 동시에 발생하거나 그와 중첩될 수 있는 경우)에서, 주파수 분할 듀플렉서(frequency division duplexer, FDD) 디바이스로서 동작할 수 있다.
또한, 삽입 손실을 감소시키기 위해, BIL은, 원하는 신호 경로들(예컨대, 안테나(85)로부터 송신기 포트(82) 내지 접지(87)로, 접지(87)로부터 수신기 포트(84) 내지 안테나(85)로) 내의 임피던스 디바이스들이 낮은 임피던스들을 갖게 함으로써 이들 신호 경로들로 송신 또는 수신 신호들을 라우팅하면서, 원하지 않는 신호 경로들 내의 임피던스 디바이스들이 높은 임피던스들을 갖게 함으로써 이들 신호 경로들로부터의 송신 또는 수신 신호들을 차단할 수 있다.
도 7b는 송수신기(30)가 송신 신호들을 송신하고 있는 송신 모드에서 동작하는 도 7a의 BIL(80)을 예시한다. 도시된 바와 같이, 송신기 포트(82)는 송수신기(30)의 송신 회로부의 전력 증폭기(90)(PA)를 포함하거나 그에 결합될 수 있다. PA(90)는 송신을 위해 송신 신호들을 안테나(85)로 통신하기 전에 이들을 증폭시킬 수 있다. 도 7a의 BIL(80)을 동작시키는 것에 관한 추가적인 명료함을 위해, 도 8은 본 발명의 실시예들에 따라, 송신기 브리지(83A)의 송신기 포트(82) 및 수신기 브리지(83B)의 수신기 포트(84)가 직렬로 결합되는 도 7a의 BIL(80)을 사용하여 삽입 손실을 감소시키면서 특정 주파수 상의 신호들을 송신 또는 수신하기 위한 방법(150)의 흐름도이다. 송수신기(30)와 같은, BIL(80)의 컴포넌트들을 제어할 수 있는 임의의 적합한 디바이스(예컨대, 제어기)가 방법(150)의 적어도 일부 블록들을 수행할 수 있다. 일부 실시예들에서, 방법(150)은 하나 이상의 프로세서들(12)과 같은 프로세서를 사용하여, 하나 이상의 메모리 디바이스들(14)과 같은 유형의 비일시적인 컴퓨터 판독가능 매체에 저장된 명령어들을 실행함으로써 구현될 수 있다. 전자 디바이스(10)의 프로세서(12)는, (예컨대, 메모리(14)에) 저장되고 전자 디바이스(10)의 송수신기(30)에 의해 수행되는, 방법(150)을 수행하기 위한 명령어들을 실행할 수 있다. 방법(150)이 특정 시퀀스의 단계들을 사용하여 설명되지만, 본 발명은 설명된 단계들이 예시된 시퀀스와 상이한 시퀀스들로 수행될 수 있고, 소정의 설명된 단계들이 함께 수행되지 않거나 스킵될 수 있다는 것을 고려한다는 것이 이해되어야 한다.
(예컨대, 전자 디바이스(10)의 그리고/또는 송수신기(30)와 통합되거나 그를 제어하는) 프로세서(12)는 도 7a와 관련하여 기술된 바와 같이, BIL(80)을 사용하여 신호들을 프로세싱할 수 있다. 일부 실시예들에서, 본 명세서에 기술된 송수신기(30)의 BIL(80)은, 송신 신호들을 송신하는 것 또는 수신 신호들을 수신하는 것 중 어느 하나를 위한 반이중 무선 주파수 송수신기를 포함할 수 있다. 추가적으로 또는 대안적으로, BIL(80)은, 동시에 (예컨대, 상이한 주파수 대역들에 걸쳐) 송신 신호들을 송신하고 수신 신호들을 수신하기 위한 전이중 무선 주파수 송수신기를 포함할 수 있다. 초기 단계로서, 결정 블록(152)에서, 프로세서(12)는 BIL(80)을 송신 모드에서 동작시킬지 여부를 결정할 수 있다. 특히, 프로세서(12)는 데이터를 전송하라는 표시를 수신할 수 있거나(예컨대, 그리고 그런 이유로, 데이터를 전송하도록 BIL(80)을 동작시키는 것으로 결정할 수 있음), 데이터를 수신하라는 표시를 수신할 수 있다(예컨대, 그리고 그런 이유로, 데이터를 수신하도록 BIL(80)을 동작시키는 것으로 결정할 수 있다).
프로세서(12)가 BIL(80)을 송신 모드에서 동작시키는 것으로 결정하는 경우, 프로세서(12)는 수신기 포트(84)를 격리시킬 수 있다. 즉, 수신기 포트(84)가 송신 신호들과 간섭하는 것(예컨대, 그의 적어도 일부분을 수신하는 것)을 방지하기 위해, 프로세서(12)는 수신기 포트(84)를 격리시키거나 그것을 안테나(85)로부터 효과적으로 분리할 수 있다. 이러한 격리를 제공하기 위해, 프로세서(12)는 수신기 브리지(83B)의 임피던스 디바이스들(예컨대, 임피던스 그래디언트들(86C, 86D) 및 임피던스 튜너들(88C, 88D))이, 수신기 브리지(83B)가 평형 상태에 있게 하고, 그에 따라 수신기 포트(84)를 가로질러 대략 0의 전압(예컨대, 0 볼트(V))을 야기하는 임피던스 값들을 제공하게 할 수 있다. 그 결과, 특히 수신기 브리지(83B)가 전체적인 낮은 임피던스를 가질 때, 수신기 포트(84)가 안테나(85) 및 송신기 브리지(83A)로부터 효과적으로 분리 또는 접속해제될 수 있다(예컨대, 그에 대해 투명하게 보일 수 있다).
수신기 브리지(83B)가 평형 상태에 있게 하기 위해, 프로세서(12)는, 프로세스 블록(154)에서, 수신기 브리지(83B)의 임피던스 그래디언트들(86C, 86D)을 낮은 임피던스들(예컨대, 이상적으로 폐쇄 회로 또는 단락 회로, 또는 그에 근접함)로 설정할 수 있다. 이는 수신기 브리지(83B)가 평형화될 때 BIL(80)에서의 삽입 손실을 감소시킬 수 있는데, 이는 수신기 브리지(83B)의 전체 임피던스가 낮을 수 있기 때문이다. 이어서, 프로세서(12)는, 프로세스 블록(156)에서, 수신기 브리지(83B)를 평형화하도록 수신기 브리지(83B)의 임피던스 튜너들(88C, 88D)을 튜닝할 수 있다. 이제 도 7b를 참조하면, 휘트스톤 브리지 원리들에 기초하여, 프로세서(12)는, 이하의 수학식으로 나타내는 바와 같이, 임피던스 튜너(88D)(예컨대, 수신기 브리지(83B)의 제1 레그)의 임피던스에 대한 임피던스 그래디언트(86C)의 임피던스의 비가 임피던스 그래디언트(86D)(예컨대, 수신기 브리지(83B)의 제2 레그)의 임피던스에 대한 임피던스 튜너(88C)의 임피던스의 비와 상관하거나 그에 대략 매칭되어, 수신기 포트(84)(예컨대, 수신기 브리지(83B)의 제3 레그)를 가로질러 0 V를 야기하도록, 임피던스 튜너들(88C, 88D)을 튜닝할 수 있다:
[수학식 1]
"(f)"라는 명칭으로 표시된 바와 같이, 각각의 임피던스 디바이스(예컨대, 임피던스 그래디언트(88) 또는 임피던스 튜너(88))가 주파수에 기초하여 튜닝가능할 수 있어서, 각자의 임피던스 디바이스는 송신 신호가 송신 주파수 범위 내의 주파수를 가질 때 송신 모드에서 원하는 임피던스를 제공할 수 있다(그러나 송신 신호가 송신 주파수 범위 밖의 주파수를 가질 때에는 상이한 임피던스를 제공할 수 있음).
임피던스 그래디언트들(86C, 86D)이 이미 낮아서, 수신기 브리지(83B)가 평형 상태로 진입하게 하기 때문에, 프로세서(12)는 또한 임피던스 튜너들(88C, 88D)을 낮은 임피던스들로 튜닝할 수 있다. 결과적으로, 수신기 브리지(83B)의 전체 임피던스는 낮아서, 수신기 브리지(83B)가 송신기 브리지(83A)에 대해 투명하게 보이게 할 수 있다. 따라서, 수신기 브리지(83B)는 송신 신호로부터 최소 전력을 소모(drain)하여, BIL(80)에서의 삽입 손실을 감소시킬 수 있다. 일부 실시예들에서, 수신기 브리지(83B)의 임피던스들은 (예컨대, 대응하는 임피던스 그래디언트들(86C, 86D)의 가장 낮은 가능한 임피던스들에 기초하여) 가능한 한 낮게 설정될 수 있어서, 낮은 임피던스들로 튜닝된 임피던스 튜너들(88C, 88D)을 포함하는 회로 경로를 통해 최소 저항을 갖고서 전류가 흐를 수 있게 한다.
도 8로 다시 돌아가면, 송신기 포트(82)를 안테나(85)에 결합하기 위해, 프로세서(12)는, 프로세스 블록(158)에서, 송신기 브리지(83A)의 임피던스 그래디언트들(86A, 86B)을 높은 임피던스들로 설정할 수 있다. 프로세스 블록(160)에서, 프로세서(12)는 송신기 브리지(83A)의 임피던스 튜너들(88A, 88B)을 낮은 임피던스들로 튜닝할 수 있다. 따라서, 하기 수학식에 의해 기술되는 바와 같이, 임피던스 그래디언트(86A)와 임피던스 튜너(88A)의 비는 임피던스 튜너(88B)와 임피던스 그래디언트(86B)의 비와 동일하지 않아, 송신기 브리지(83A)가 불평형화되게 하고, 그에 따라 송신기 포트(82)를 안테나(85)에 결합할 수 있다:
[수학식 2]
또한, 도 7b에서의 파선으로 도시된 바와 같이, 임피던스 튜너(88A)의 낮은 임피던스는 송신기 포트(82)의 전력 증폭기(90)로부터 안테나(85)로의 신호 경로를 제공하고, 임피던스 튜너(88B)의 낮은 임피던스는 전력 증폭기(90)로부터 단락된 수신기 브리지(83B)를 통해 접지(87)로의 신호 경로를 제공한다. 프로세스 블록(162)에서, 프로세서(12)는 표시된 신호 경로를 사용하여 송신 신호를 전송할 수 있다. 임피던스 그래디언트들(86A, 86B)의 높은 임피던스들은, 송신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
추가적인 또는 대안적인 실시예들에서, 임피던스 튜너들(88A, 88B)은 대신에 높은 임피던스들로 설정될 수 있고, 임피던스 그래디언트들(86A, 86B)은 낮은 임피던스들로 설정될 수 있다. 그러한 실시예들에서, 임피던스 그래디언트들(86A, 86B)의 낮은 임피던스들은 전력 증폭기(90)로부터 안테나(85)로, 그리고 전력 증폭기(90)로부터 단락된 수신기 브리지(83B)를 통해 접지(87)로의 신호 경로들을 제공할 수 있고, 한편 임피던스 튜너들(88A, 88B)의 높은 임피던스들은 송신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
도 8로 다시 돌아가면, 프로세서(12)가 BIL(80)을 송신 모드에서 동작시키지 않는 것으로 결정하는 경우, 프로세서(12)는 BIL(80)을 수신 모드에서 동작시키는 것으로 결정한다. 결과적으로, 프로세서(12)는 송신기 포트(82)를 격리시킬 수 있다. 즉, 송신기 포트(82)가 수신 신호들과 간섭하는 것(예컨대, 그의 적어도 일부분을 수신하는 것)을 방지하기 위해, 프로세서(12)는 송신기 포트(82)를 격리시키거나 그것을 안테나(85)로부터 효과적으로 분리할 수 있다. 이러한 격리를 제공하기 위해, 프로세서(12)는 송신기 브리지(83A)의 임피던스 디바이스들(예컨대, 임피던스 그래디언트들(86A, 86B) 및 임피던스 튜너들(88A, 88B))이, 송신기 브리지(83A)가 평형 상태에 있게 하고, 그에 따라 송신기 포트(82)를 가로질러 대략 0의 전압(예컨대, 0 볼트(V))을 야기하는 임피던스 값들을 제공하게 할 수 있다. 그 결과, 특히 송신기 브리지(83A)가 전체적인 낮은 임피던스를 가질 때, 송신기 포트(82)가 안테나(85) 및 수신기 브리지(83B)로부터 효과적으로 분리 또는 접속해제될 수 있다(예컨대, 그에 대해 투명하게 보일 수 있다).
송신기 브리지(83A)가 평형 상태에 있게 하기 위해, 프로세서(12)는, 프로세스 블록(164)에서, 송신기 브리지(83A)의 임피던스 그래디언트들(86A, 86B)을 낮은 임피던스들(예컨대, 이상적으로 폐쇄 회로 또는 단락 회로, 또는 그에 근접함)로 설정할 수 있다. 이는 송신기 브리지(83A)가 평형화될 때 BIL(80)에서의 삽입 손실을 감소시킬 수 있는데, 이는 송신기 브리지(83A)의 전체 임피던스가 낮을 수 있기 때문이다. 이어서, 프로세서(12)는, 프로세스 블록(166)에서, 송신기 브리지(83A)를 평형화하도록 송신기 브리지(83A)의 임피던스 튜너들(88A, 88B)을 튜닝할 수 있다. 이제 도 7c를 참조하면, 휘트스톤 브리지 원리들에 기초하여, 프로세서(12)는, 이하의 수학식으로 나타내는 바와 같이, 임피던스 튜너(88B)(예컨대, 송신기 브리지(83A)의 제1 레그)의 임피던스에 대한 임피던스 그래디언트(86A)의 임피던스의 비가 임피던스 그래디언트(86B)(예컨대, 송신기 브리지(83A)의 제2 레그)의 임피던스에 대한 임피던스 튜너(88A)의 임피던스의 비와 상관하거나 그에 대략 매칭되어, 송신기 포트(82)(예컨대, 송신기 브리지(83A)의 제3 레그)를 가로질러 0 V를 야기하도록, 임피던스 튜너들(88A, 88A)을 튜닝할 수 있다:
[수학식 3]
임피던스 그래디언트들(86A, 86B)이 이미 낮아서, 송신기 브리지(83A)가 평형 상태로 진입하게 하기 때문에, 프로세서(12)는 또한 임피던스 튜너들(88A, 88B)을 낮은 임피던스들로 튜닝할 수 있다. 결과적으로, 송신기 브리지(83A)의 전체 임피던스는 낮아서, 송신기 브리지(83A)가 수신기 브리지(83B)에 대해 투명하게 보이게 할 수 있다. 따라서, 송신기 브리지(83A)는 수신 신호로부터 최소 전력을 소모하여, BIL(80)에서의 삽입 손실을 감소시킬 수 있다. 일부 실시예들에서, 송신기 브리지(83A)의 임피던스들은 (예컨대, 대응하는 임피던스 그래디언트들(86A, 86B)의 가장 낮은 가능한 임피던스들에 기초하여) 가능한 한 낮게 설정될 수 있어서, 낮은 임피던스들로 튜닝된 임피던스 튜너들(88A, 88B)을 포함하는 회로 경로를 통해 최소 저항을 갖고서 전류가 흐를 수 있게 한다.
도 8로 다시 돌아가면, 수신기 포트(84)를 안테나(85)에 결합하기 위해, 프로세서(12)는, 프로세스 블록(168)에서, 수신기 브리지(83B)의 임피던스 그래디언트들(86C, 86D)을 높은 임피던스들로 설정할 수 있다. 프로세스 블록(170)에서, 프로세서(12)는 수신기 브리지(83B)의 임피던스 튜너들(88C, 88D)을 낮은 임피던스들로 튜닝할 수 있다. 따라서, 하기 수학식에 의해 기술되는 바와 같이, 임피던스 그래디언트(86A)와 임피던스 튜너(88A)의 비는 임피던스 튜너(88D)와 임피던스 그래디언트(86D)의 비와 동일하지 않아, 수신기 브리지(83B)가 불평형화되게 하고, 그에 따라 수신기 포트(84)를 안테나(85)에 결합할 수 있다:
[수학식 4]
또한, 도 7c에서의 파선으로 도시된 바와 같이, 임피던스 튜너(88C)의 낮은 임피던스는, 안테나(85)로부터 단락된 송신기 브리지(83A)를 통해 송수신기(30)의 (예컨대, 그리고 수신기 포트(84)에 결합된) 수신 회로부의 또는 수신기 포트(84)의 저잡음 증폭기(LNA)(91)로의 신호 경로를 제공하고, 임피던스 튜너(88D)의 낮은 임피던스는 LNA(91)로부터 접지(87)로의 신호 경로를 제공한다. LNA(91)는, 송수신기(30)가 신호를 수신하기 전에, 그의 신호대 잡음비를 현저히 저하시키지 않고서 저전력 수신 신호를 증폭할 수 있다. 프로세스 블록(172)에서, 프로세서(12)는 표시된 신호 경로를 사용하여 수신 신호를 수신할 수 있다. 임피던스 그래디언트들(86C, 86D)의 높은 임피던스들은, 수신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
추가적인 또는 대안적인 실시예들에서, 임피던스 튜너들(88C, 88D)은 대신에 높은 임피던스들로 설정될 수 있고, 임피던스 그래디언트들(86C, 86D)은 낮은 임피던스들로 설정될 수 있다. 그러한 실시예들에서, 임피던스 그래디언트들(86C, 86D)의 낮은 임피던스들은 안테나(85)로부터 단락된 송신기 브리지(83A)를 통해 LNA(91)로, 그리고 LNA(91)로부터 접지(87)로의 신호 경로들을 제공할 수 있고, 한편 임피던스 튜너들(88C, 88D)의 높은 임피던스들은 수신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
일부 실시예들에서, 송신기 포트(82) 및 수신기 포트(82)는 병렬로 결합될 수 있다. 예시하기 위해, 도 9a는 송신기 브리지(83A)가 안테나(85)에 대해 수신기 브리지(83B)에 병렬로 결합된 예시적인 BIL(100)을 도시한다. 임피던스 디바이스들(예컨대, 임피던스 그래디언트들(86) 및 임피던스 튜너들(88))은 도 7a와 관련하여 기술된 임피던스 디바이스들과 유사하게 동작한다. 즉, 노드들(89)은 동일한 임피던스 디바이스들을 결합시킬 수 있다.
도 9a의 BIL(80)을 동작시키는 것에 관한 추가적인 명료함을 위해, 도 10은 본 발명의 실시예들에 따라, 송신기 브리지(83B) 및 수신기 브리지(83D)가 병렬로 결합되는 도 9a의 BIL(100)을 사용하여 삽입 손실을 감소시키면서 특정 주파수 상의 신호들을 송신 또는 수신하기 위한 방법(200)의 흐름도이다. 송수신기(30)와 같은, BIL(100)의 컴포넌트들을 제어할 수 있는 임의의 적합한 디바이스(예컨대, 제어기)가 방법(200)의 적어도 일부 블록들을 수행할 수 있다. 일부 실시예들에서, 방법(200)은 하나 이상의 프로세서들(12)과 같은 프로세서를 사용하여, 하나 이상의 메모리 디바이스들(14)과 같은 유형의 비일시적인 컴퓨터 판독가능 매체에 저장된 명령어들을 실행함으로써 구현될 수 있다. 전자 디바이스(10)의 프로세서(12)는, (예컨대, 메모리(14)에) 저장되고 전자 디바이스(10)의 송수신기(30)에 의해 수행되는, 방법(200)을 수행하기 위한 명령어들을 실행할 수 있다. 방법(200)이 특정 시퀀스의 단계들을 사용하여 설명되지만, 본 발명은 설명된 단계들이 예시된 시퀀스와 상이한 시퀀스들로 수행될 수 있고, 소정의 설명된 단계들이 함께 수행되지 않거나 스킵될 수 있다는 것을 고려한다는 것이 이해되어야 한다.
일반적으로, 각자의 송수신기 포트들(예컨대, 송신기 포트(82) 또는 수신기 포트(84))을 격리시키면서 삽입 손실을 감소시키기 위한 방법(200)은 도 8의 방법(150)과 관련하여 상세히 기술된 것과 동일한 원리들에 기초한다. 즉, 프로세서(12)는 동작 모드에 기초하여, 사용되지 않는 포트에 대한 송수신기 브리지를 평형 상태로 설정할 수 있고, 액세싱(예컨대, 사용 중인) 포트에 대한 다른 송수신기 브리지를 불평형 상태로 설정할 수 있다. 그러나, 도시된 실시예에서, 프로세서(12)는 사용되지 않는 포트에 대한 송수신기 브리지의 전체 임피던스를 (송수신기 브리지들이 직렬로 결합된 경우에 전술된 바와 같은 낮은 임피던스 대신에) 높은 임피던스로 설정할 수 있는데, 이는 높은 임피던스가 송신 또는 수신 신호가 사용되지 않는 포트에 대한 송수신기 브리지로 진입하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있기 때문이다.
결정 블록(202)에서, 프로세서(12)는 BIL(100)을 송신 모드에서 동작시킬지 여부를 결정할 수 있다. 만약 그렇다면, 프로세서(12)는 수신기 브리지(83D)가 평형 상태에 있게 함으로써 수신기 포트(84)를 격리시킬 수 있다. 수신기 브리지(83D)가 평형 상태에 있게 하기 위해, 프로세서(12)는, 프로세스 블록(204)에서, 수신기 브리지(83D)의 임피던스 그래디언트들(86G, 86H)을 높은 임피던스들(예컨대, 이상적으로 개방 회로 또는 그에 근접함)로 설정할 수 있다. 이는 수신기 브리지(83D)가 평형화될 때 BIL(80)에서의 삽입 손실을 감소시킬 수 있는데, 이는 수신기 브리지(83D)의 전체 임피던스가 높을 수 있기 때문이다. 이어서, 프로세서(12)는, 프로세스 블록(206)에서, 수신기 브리지(83D)를 평형화하도록 수신기 브리지(83D)의 임피던스 튜너들(88G, 88H)을 튜닝할 수 있다. 즉, 휘트스톤 브리지 원리들에 기초하여, 프로세서(12)는, 상기 수학식 1로 나타내는 바와 같이, 임피던스 튜너(88H)(예컨대, 수신기 브리지(83D)의 제1 레그)의 임피던스에 대한 임피던스 그래디언트(86G)의 임피던스의 비가 임피던스 그래디언트(86H)(예컨대, 수신기 브리지(83D)의 제2 레그)의 임피던스에 대한 임피던스 튜너(88G)의 임피던스의 비와 상관하거나 그에 대략 매칭되어, 수신기 포트(84)(예컨대, 수신기 브리지(83D)의 제3 레그)를 가로질러 0 V를 야기하도록, 임피던스 튜너들(88G, 88H)을 튜닝할 수 있다.
임피던스 그래디언트들(86G, 86H)이 이미 높아서, 수신기 브리지(83D)가 평형 상태로 진입하게 하기 때문에, 프로세서(12)는 또한 임피던스 튜너들(88G, 88H)을 높은 임피던스들로 튜닝할 수 있다. 결과적으로, 수신기 브리지(83D)의 전체 임피던스는 높아서, 수신기 브리지(83D)가 송신기 브리지(83C)를 단락시키는 것을 방지하고 송신 신호가 수신기 브리지(83D)로 진입하는 것을 차단할 수 있다. 따라서, 수신기 브리지(83D)는 송신 신호로부터 최소 전력을 소모하여, BIL(80)에서의 삽입 손실을 감소시킬 수 있다. 일부 실시예들에서, 수신기 브리지(83D)의 임피던스들은 (예컨대, 대응하는 임피던스 그래디언트들(86G, 86H)의 가장 높은 가능한 임피던스들에 기초하여) 가능한 한 높게 설정될 수 있어서, 수신기 브리지(83D)를 통해 전류가 흐르는 것이 방지될 수 있게 한다.
도 10으로 다시 돌아가면, 송신기 포트(82)를 안테나(85)에 결합하기 위해, 프로세서(12)는, 프로세스 블록(208)에서, 송신기 브리지(83C)의 임피던스 그래디언트들(86E, 86F)을 낮은 임피던스들로 설정할 수 있다. 프로세스 블록(210)에서, 프로세서(12)는 송신기 브리지(83C)의 임피던스 튜너들(88E, 88F)을 높은 임피던스들로 튜닝할 수 있다. 따라서, 상기 수학식 2에 의해 기술되는 바와 같이, 임피던스 그래디언트(86E)와 임피던스 튜너(88E)의 비는 임피던스 튜너(88F)와 임피던스 그래디언트(86F)의 비와 동일하지 않아, 송신기 브리지(83C)가 불평형화되게 하고, 그에 따라 송신기 포트(82)를 안테나(85)에 결합할 수 있다.
또한, 도 9b에서의 파선으로 도시된 바와 같이, 임피던스 그래디언트(86E)의 낮은 임피던스는 송신기 포트(82)의 전력 증폭기(90)로부터 안테나(85)로의 신호 경로를 제공하고, 임피던스 그래디언트(86F)의 낮은 임피던스는 전력 증폭기(90)로부터 접지(87)로의 신호 경로를 제공한다. 프로세스 블록(212)에서, 프로세서(12)는 표시된 신호 경로를 사용하여 송신 신호를 전송할 수 있다. 임피던스 튜너들(88E, 88F)의 높은 임피던스들은, 송신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
추가적인 또는 대안적인 실시예들에서, 임피던스 그래디언트들(86E, 86F)은 대신에 높은 임피던스들로 설정될 수 있고, 임피던스 튜너들(88E, 88F)은 낮은 임피던스들로 설정될 수 있다. 그러한 실시예들에서, 임피던스 튜너들(88E, 88F)의 낮은 임피던스들은 전력 증폭기(90)로부터 안테나(85)로, 그리고 전력 증폭기(90)로부터 접지(87)로의 신호 경로들을 제공할 수 있고, 한편 임피던스 그래디언트들(86E, 86F)의 높은 임피던스들은 송신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
도 10으로 다시 돌아가면, 프로세서(12)가 BIL(80)을 송신 모드에서 동작시키지 않는 것으로 결정하는 경우, 프로세서(12)는 BIL(80)을 수신 모드에서 동작시키는 것으로 결정할 수 있다. 간략하게, 도 9c는 수신 모드에서 동작하는 BIL(80)을 예시한다. 도시된 바와 같이, 수신 모드에서 동작할 때, 프로세서(12)는 송신기 브리지(83C)가 평형 상태에 있게 함으로써 송신기 포트(82)를 격리시킬 수 있다. 송신기 브리지(83C)가 평형 상태에 있게 하기 위해, 프로세서(12)는, 프로세스 블록(214)에서, 송신기 브리지(83C)의 임피던스 그래디언트들(86E, 86F)을 높은 임피던스들(예컨대, 이상적으로 개방 회로 또는 그에 근접함)로 설정할 수 있다. 이는 송신기 브리지(83C)가 평형화될 때 BIL(80)에서의 삽입 손실을 감소시킬 수 있는데, 이는 송신기 브리지(83C)의 전체 임피던스가 높을 수 있기 때문이다. 이어서, 프로세서(12)는, 프로세스 블록(216)에서, 송신기 브리지(83C)를 평형화하도록 송신기 브리지(83C)의 임피던스 튜너들(88E, 88F)을 튜닝할 수 있다. 즉, 휘트스톤 브리지 원리들에 기초하여, 프로세서(12)는, 상기 수학식 3으로 나타내는 바와 같이, 임피던스 튜너(88G)(예컨대, 송신기 브리지(83C)의 제1 레그)의 임피던스에 대한 임피던스 그래디언트(86E)의 임피던스의 비가 임피던스 그래디언트(86F)(예컨대, 송신기 브리지(83C)의 제2 레그)의 임피던스에 대한 임피던스 튜너(88E)의 임피던스의 비와 상관하거나 그에 대략 매칭되어, 송신기 포트(82)(예컨대, 송신기 브리지(83C)의 제3 레그)를 가로질러 0 V를 야기하도록, 임피던스 튜너들(88E, 88F)을 튜닝할 수 있다.
임피던스 그래디언트들(86E, 86F)이 이미 높아서, 송신기 브리지(83C)가 평형 상태로 진입하게 하기 때문에, 프로세서(12)는 또한 임피던스 튜너들(88E, 88F)을 높은 임피던스들로 튜닝할 수 있다. 결과적으로, 송신기 브리지(83C)의 전체 임피던스는 높아서, 송신기 브리지(83C)가 수신기 브리지(83D)를 단락시키는 것을 방지하고 송신 신호가 송신기 브리지(83C)로 진입하는 것을 차단할 수 있다. 따라서, 송신기 브리지(83C)는 수신 신호로부터 최소 전력을 소모하여, BIL(80)에서의 삽입 손실을 감소시킬 수 있다. 일부 실시예들에서, 송신기 브리지(83C)의 임피던스들은 (예컨대, 대응하는 임피던스 그래디언트들(86E, 86F)의 가장 높은 가능한 임피던스들에 기초하여) 가능한 한 높게 설정될 수 있어서, 송신기 브리지(83C)를 통해 전류가 흐르는 것이 방지될 수 있게 한다.
도 10으로 다시 돌아가면, 수신기 포트(84)를 안테나(85)에 결합하기 위해, 프로세서(12)는, 프로세스 블록(218)에서, 수신기 브리지(83D)의 임피던스 그래디언트들(86G, 86H)을 낮은 임피던스들로 설정할 수 있다. 프로세스 블록(220)에서, 프로세서(12)는 수신기 브리지(83D)의 임피던스 튜너들(88G, 88H)을 높은 임피던스들로 튜닝할 수 있다. 따라서, 상기 수학식 4에 의해 기술되는 바와 같이, 임피던스 그래디언트(86F)와 임피던스 튜너(88F)의 비는 임피던스 튜너(88G)와 임피던스 그래디언트(86G)의 비와 동일하지 않아, 수신기 브리지(83D)가 불평형화되게 하고, 그에 따라 수신기 포트(84)를 안테나(85)에 결합할 수 있다.
또한, 도 9c에서의 파선으로 도시된 바와 같이, 임피던스 그래디언트(86G)의 낮은 임피던스는 안테나(85)로부터 수신기 포트(84)의 LNA(91)로의 신호 경로를 제공하고, 임피던스 그래디언트(86H)의 낮은 임피던스는 LNA(91)로부터 접지(87)로의 신호 경로를 제공한다. 프로세스 블록(222)에서, 프로세서(12)는 표시된 신호 경로를 사용하여 수신 신호를 수신할 수 있다. 임피던스 튜너들(88G, 88H)의 높은 임피던스들은, 수신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
추가적인 또는 대안적인 실시예들에서, 임피던스 그래디언트들(86G, 86H)은 대신에 높은 임피던스들로 설정될 수 있고, 임피던스 튜너들(88G, 88H)은 낮은 임피던스들로 설정될 수 있다. 그러한 실시예들에서, 임피던스 튜너들(88G, 88H)의 낮은 임피던스들은 안테나(85)로부터 LNA(91)로, 그리고 LNA(91)로부터 접지(87)로의 신호 경로들을 제공할 수 있고, 한편 임피던스 그래디언트들(86G, 86H)의 높은 임피던스들은 송신 신호가 원하지 않는 신호 경로들로 이동하는 것을 차단하여, 그에 따라 삽입 손실을 감소시킬 수 있다.
감소된 삽입 손실을 갖고서 통신하는 송수신기(30)의 유효성을 예시하기 위해, 도 11a는 상이한 동작 모드들에서 그리고 상이한 주파수 범위들에서 도 7a의 송신기 및 수신기 브리지들(83A, 83B)의 평형 및 불평형 상태들을 예시하는 그래프들(300A, 310A)을 포함한다. 구체적으로, 도 11a와 관련하여 기술된 그래프들은, 수평 축(예컨대, x-축)이 주파수를 나타내고 수직 축(예컨대, y-축)이 임피던스를 나타내도록, 주파수의 관점에서 임피던스를 예시한다. 그래프(300A)는, 상이한 주파수들에서의 도 7a의 송신기 브리지(83A)의 2개의 레그들(예컨대, 임피던스 디바이스들(86A, 88B)을 포함하는 제1 레그 및 임피던스 디바이스들(88A, 86B)을 포함하는 제2 레그) 간의 비들의 차이를 도시하고, 그에 따라 송신기 브리지(83A)가 이들 주파수들에서 평형화되어 있는지 또는 불평형화되어 있는지 여부를 나타낸다(예컨대, 상기 수학식 1 및 수학식 2에 의해 표현되는 바와 같음).
예시된 바와 같이, 송신 신호들은 제1 주파수(302)(f1)에서 통신될 수 있고, 수신 신호들은 제2 주파수(304)(f2)에서 통신될 수 있다. 일반적으로, BIL(80)의 이러한 직렬 구성에 대해, 브리지(83)(예컨대, 송신기 브리지(83A) 또는 수신기 브리지(83B))는 평형 상태에서(예컨대, 송신기 브리지(83A)에 대해 제2 주파수(304)(f2)에서) 낮은 임피던스를 갖는다. 앞서 언급된 바와 같이, 평형 상태는 브리지(83)의 각자의 포트를 가로질러 0 V가 인가되게 하여, 브리지(83)가 안테나(85)에 대한 액세싱 브리지에 대해 투명해지게 한다. 따라서, 그래프(300A)는, 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하고 있을 때의 불평형 상태, 및 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하고 있을 때의 평형 상태에서의 송신기 브리지(83A)를 도시한다.
송신기 브리지(83A)가 불평형 상태에 있는 동안 송수신기(30)가 송신 신호들의 낮은 삽입 손실을 제공하기 위해, 송신기 브리지(83A)의 임피던스 그래디언트들(86A, 86B)은 낮은 임피던스 상태들로 설정될 수 있는 반면, 임피던스 튜너들(88A, 88B)은 높은 임피던스 상태들로 설정될 수 있다(그렇지만, 위에서 논의된 바와 같이, 이는 서로 바뀌어질 수 있다). 예시하기 위해, 제1 임피던스 그래디언트 그래프(306A)는, 도 7b와 관련하여 기술된 바와 같이, 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하기 위해 송신기 브리지(83A)가 불평형 상태에 있을 때의 임피던스 그래디언트들(86A, 86B)의 높은 임피던스들을 예시한다. 제1 임피던스 튜너 그래프(308A)는, 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하기 위해 송신기 브리지(83A)가 불평형 상태에 있을 때의 임피던스 튜너들(88A, 88B)의 낮은 임피던스들을 예시한다.
또한, 도 7c와 관련하여 기술된 바와 같이, 송신기 브리지(83A)는, 송수신기(30)가 수신 동작 모드에서 제2 주파수(304) 상의 수신 신호들을 수신할 때 평형 상태에 있을 수 있다. 이와 같이, 임피던스 그래디언트들(86A, 86B) 및 임피던스 튜너들(88A, 88B)은 낮은 임피던스들을 가질 수 있으며, 이는 상기 수학식 2를 만족하여, 송신기 브리지(83A)를 평형화하여 수신기 브리지(83B) 및 안테나(85)에 대해 효과적으로 투명하게(예컨대, 단락되게) 할 수 있다.
유사하게, 그래프(310A)는, 상이한 주파수들에서의 도 7a의 수신기 브리지(83B)의 2개의 레그들(예컨대, 임피던스 디바이스들(86C, 88D)을 포함하는 제1 레그 및 임피던스 디바이스들(88C, 86D)을 포함하는 제2 레그) 간의 비들의 차이를 도시하고, 그에 따라 수신기 브리지(83B)가 이들 주파수들에서 평형화되어 있는지 또는 불평형화되어 있는지 여부를 나타낸다(예컨대, 상기 수학식 3 및 수학식 4에 의해 표현되는 바와 같음). 도시된 바와 같이, 그래프(310A)는, 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하고 있을 때의 불평형 상태, 및 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하고 있을 때의 평형 상태에서의 수신기 브리지(83B)를 도시한다.
수신기 브리지(83B)가 불평형 상태에 있는 동안 송수신기(30)가 수신 신호들의 낮은 삽입 손실을 제공하기 위해, 도 7c와 관련하여 기술된 바와 같이, 제2 브리지(83B)의 임피던스 그래디언트들(86C, 86D)은 높은 임피던스 상태들로 설정될 수 있는 반면, 제2 브리지(83B)의 임피던스 튜너들(88C, 88D)은 낮은 임피던스 상태들로 설정될 수 있다. 예시하기 위해, 제2 임피던스 그래디언트 그래프(306B)는, 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하기 위해 수신기 브리지(83B)가 불평형 상태에 있을 때의 임피던스 그래디언트들(86C, 86D)의 높은 임피던스들을 예시한다. 제2 임피던스 튜너 그래프(308B)는, 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하기 위해 수신기 브리지(83B)가 불평형 상태에 있을 때의 임피던스 튜너(88C, 88D)의 낮은 임피던스들을 예시한다.
또한, 도 7b와 관련하여 기술된 바와 같이, 수신기 브리지(83B)는, 송수신기(30)가 송신 동작 모드에서 제1 주파수(302) 상의 송신 신호들을 전송할 때 평형 상태에 있을 수 있다. 이와 같이, 수신기 브리지(83B)의 임피던스 디바이스들은 낮은 임피던스들을 가져서, 수신기 브리지(83B)를 송신기 브리지(83A) 및 안테나(85)에 관하여 효과적으로 투명하게 (예컨대, 단락되게) 할 수 있다.
도 11b는 상이한 주파수들에서의 상이한 동작 모드들에서 도 9a의 BIL(100)의 송신기 및 수신기 브리지들(83C, 83D)의 평형 및 불평형 상태들을 예시하는 그래프들(300B, 310B)을 도시한다. 구체적으로, 도 11b와 관련하여 기술된 그래프들은 또한, 수평 축이 주파수를 나타내고 수직 축이 임피던스를 나타내도록, 주파수의 관점에서 임피던스를 예시한다. 그래프(300B)는, 상이한 주파수들에서의 도 9a의 송신기 브리지(83C)의 2개의 레그들(예컨대, 임피던스 디바이스들(86E, 88F)을 포함하는 제1 레그 및 임피던스 디바이스들(88E, 86F)을 포함하는 제2 레그) 간의 비들의 차이를 도시하고, 그에 따라 송신기 브리지(83C)가 이들 주파수들에서 평형화되어 있는지 또는 불평형화되어 있는지 여부를 나타낸다(예컨대, 상기 수학식 1 및 수학식 2에 의해 표현되는 바와 같음).
예시된 바와 같이, 송신 신호들은 제1 주파수(302)(f1)에서 통신될 수 있고, 수신 신호들은 제2 주파수(304)(f2)에서 통신될 수 있다. 일반적으로, BIL(100)의 이러한 병렬 구성에 대해, 브리지(83)는 평형 상태에서 높은 임피던스를 갖는다. 송신기 브리지(83C) 및 수신기 브리지(83D)는 병렬로 있으며 안테나(85)에 접속되기 때문에, 사용되지 않는 브리지(83)는 안테나(85)에 대한 액세싱(예컨대, 사용 중인) 브리지(83)의 접속을 단락시켜야 한다. 따라서, 브리지(83)의 높은 임피던스, 평형 상태는 개방 회로를 효과적으로 생성하고, 연관된 송수신기 포트(82, 84)를 안테나(85)로부터 접속해제시킨다. 따라서, 그래프(300B)는, 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하고 있을 때의 불평형 상태, 및 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하고 있을 때의 평형 상태에서의 송신기 브리지(83C)를 도시한다.
송신기 브리지(83C)가 불평형 상태에 있는 동안 송수신기(30)가 송신 신호들의 낮은 삽입 손실을 제공하기 위해, 도 9b와 관련하여 기술된 바와 같이, 송신기 브리지(83C)의 임피던스 그래디언트들(86E, 86F)은 낮은 임피던스 상태들에 있는 반면, 임피던스 튜너들(88E, 88F)은 높은 임피던스 상태들에 있다. 예시하기 위해, 제3 임피던스 그래디언트 그래프(306C)는, 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하기 위해 송신기 브리지(83C)가 불평형 상태에 있을 때의 임피던스 그래디언트들(86E, 86F)의 낮은 임피던스들을 예시한다. 제3 임피던스 튜너 그래프(308C)는, 송수신기(30)가 제1 주파수(302) 상의 송신 신호들을 통신하기 위해 송신기 브리지(83C)가 불평형 상태에 있을 때의 임피던스 튜너들(88E, 88F)의 높은 임피던스들을 예시한다.
또한, 도 9c와 관련하여 기술된 바와 같이, 송신기 브리지(83C)는, 송수신기(30)가 수신 동작 모드에서 제2 주파수(304) 상의 수신 신호들을 수신할 때 평형 상태에 있을 수 있다. 이와 같이, 임피던스 그래디언트들(86E, 86F) 및 임피던스 튜너들(88E, 88F)은 높은 임피던스들을 가져서, 송신기 브리지(83C)를 효과적으로 개방 회로로 만들고 안테나(85)로부터 접속해제되게 할 수 있다. 따라서, 송수신기(30)가 제2 주파수(304) 상의 수신 신호들을 수신하고 있을 때, 제3 임피던스 그래디언트 그래프(306C)는 임피던스 그래디언트들(86E, 86F)의 높은 임피던스들을 예시하고, 제3 임피던스 튜너 그래프(308C)는 송신기 브리지(83C)에 대한 임피던스 튜너들(88E, 88F)의 높은 임피던스 상태들을 예시한다.
유사하게, 그래프(310B)는, 상이한 주파수들에서의 도 9a의 수신기 브리지(83D)의 2개의 레그들(예컨대, 임피던스 디바이스들(86G, 88H)을 포함하는 제1 레그 및 임피던스 디바이스들(88G, 86H)을 포함하는 제2 레그) 간의 비들의 차이를 도시하고, 그에 따라 수신기 브리지(83D)가 이들 주파수들에서 평형화되어 있는지 또는 불평형화되어 있는지 여부를 나타낸다(예컨대, 상기 수학식 3 및 수학식 4에 의해 표현되는 바와 같음). 도시된 바와 같이, 그래프(310B)는, 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하고 있을 때의 불평형 상태, 및 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하고 있을 때의 평형 상태에서의 수신기 브리지(83D)의 임피던스 그래디언트들(86G, 86H) 및 임피던스 튜너(88G, 88H)를 도시한다.
수신기 브리지(83D)가 불평형 상태에 있는 동안 송수신기(30)가 수신 신호들의 낮은 삽입 손실을 제공하기 위해, 수신기 브리지(83D)의 임피던스 그래디언트들(86G, 86H)은 낮은 임피던스 상태들로 설정될 수 있는 반면, 임피던스 튜너들(88G, 88H)은 높은 임피던스 상태들로 설정될 수 있다. 예시하기 위해, 제4 임피던스 그래디언트 그래프(306D)는, 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하기 위해 수신기 브리지(83D)가 불평형 상태에 있을 때의 임피던스 그래디언트들(86G, 86H)의 낮은 임피던스들을 예시한다. 제4 임피던스 튜너 그래프(308D)는, 송수신기(30)가 제2 주파수(304) 상의 신호들을 수신하기 위해 수신기 브리지(83D)가 불평형 상태에 있을 때의 임피던스 튜너들(88G, 88H)의 높은 임피던스들을 예시한다.
또한, 도 9b와 관련하여 기술된 바와 같이, 수신기 브리지(83D)는, 송수신기(30)가 송신 동작 모드에서 제1 주파수(302) 상의 송신 신호들을 전송할 때 평형 상태에 있을 수 있다. 이와 같이, 임피던스 그래디언트들(86G, 86H) 및 임피던스 튜너들(88G, 88H)은 높은 임피던스들을 가져서, 수신기 브리지(83D)를 효과적으로 개방 회로로 만들고 안테나(85)로부터 접속해제되게 할 수 있다. 따라서, 송수신기(30)가 제1 주파수(302) 상의 신호들을 송신하고 있을 때, 제4 임피던스 그래디언트 그래프(306D)는 높은 임피던스 상태들에서의 임피던스 그래디언트들(86G, 86H)을 예시하고, 제4 임피던스 튜너 그래프(308D)는 수신기 브리지(83D)에 대한 높은 임피던스 상태에서의 임피던스 튜너들(88G, 88H)을 예시한다.
도 12a는 도 7a에 도시된 BIL(80) 또는 도 9a에 도시된 BIL(100)의 송신기 또는 수신기 브리지들(83)을 갖지 않는 BIL에 대한 상이한 주파수들에서의 송신 신호들 및 수신 신호들의 삽입 손실을 예시하는 그래프(312) 및 격리를 예시하는 그래프(314)이다. 그래프(312)는 송신 신호에 대응하는 제1 곡선(315) 및 수신 신호에 대응하는 제2 곡선(316)을 도시한다. 송신 신호는, 880 ㎒의 제1 주파수 채널(320)(m41) 내지 890 ㎒의 제2 주파수 채널(322)(m42)의 범위를 포함하는 제1 주파수 대역(318)(예컨대, 송신기(TX) 대역) 상에서 송신된다. 본 명세서에 기술된 바와 같이 송신기 또는 수신기 브리지들(83)을 갖지 않는 BIL을 사용하면, 송신 신호는 제1 주파수 대역(318) 상에서 최대 대략 1.5 데시벨(dB) 손실(예컨대, -1.5 dB 이득)(예컨대, 제1 주파수 채널(320)과 제2 주파수 채널(322) 사이의 최대 손실)을 갖는다.
수신 신호는, 925 ㎒의 제3 주파수 채널(326)(m43) 및 935 ㎒의 제4 주파수 채널(328)(m44)을 포함하는 제2 주파수 대역(324)(예컨대, 수신기(RX) 대역) 상에서 송신된다. 이와 같이, BIL은 서로 비교적 가까운 주파수 채널들 상의 신호들을 송신 및 수신한다. 앞서 논의된 바와 같이, 이는 송신 신호들 및/또는 수신 신호들의 삽입 손실을 초래할 수 있다. 도시된 바와 같이, 임피던스 그래디언트들 및 임피던스 튜너들을 갖지 않는 BIL을 사용하면, 수신 신호는 또한, 제2 주파수 대역(324) 상에서 최대 대략 1.5 dB 손실(예컨대, -1.5 dB 이득)(예컨대, 제3 주파수 채널(326)과 제4 주파수 채널(328) 사이의 최대 손실)을 갖는다.
그래프(314)는 송신 및 수신 격리 신호에 대응하는 제3 곡선(330)을 도시한다. 송신 및 수신 격리 신호는 그래프(312)와 동일한 주파수 대역들(318, 324)에 걸쳐 측정된다. 도시된 바와 같이, 제3 곡선(330)의 송신 및 수신 격리 신호는 제1 주파수 대역(318)에서 대략 -50 dB 격리, 및 제2 주파수 대역(324)에서 대략 -53 dB 격리를 갖는다. 이와 같이, (예컨대, BIL(80) 또는 BIL(100)의) 송신기 또는 수신기 브리지들(83)을 갖지 않는 BIL을 사용하면, 송신 및 수신 격리 신호는 대략 -50 내지 -53 dB 격리를 갖는다. 그러나, 본 명세서에 기술된 바와 같이, 평형 및 불평형 상태들에서의 브리지들(83)을 갖는 BIL(80, 100)을 사용함으로써, 수신기 포트(84)로부터의 송신기 포트(82)의 격리를 유지하면서 삽입 손실을 감소시킬 수 있다.
예시하기 위해, 도 12b는 본 발명의 실시예들에 따른, 도 7a의 BIL(80) 또는 도 9a의 BIL(100)을 사용하여 상이한 주파수들에서의 송신 신호들 및 수신 신호들의 격리를 예시하는 그래프(350) 및 삽입 손실을 예시하는 그래프(352)이다. 그래프(350)에 도시된 바와 같이, 송신 신호는 제1 주파수 대역(318)에서 (도 12a에서의 1.5 dB과 대조적으로) 대략 0.5 dB 손실을 가지며, 수신 신호는 또한, 제2 주파수 대역(324)에서 (도 12a에서의 1.5 dB과 대조적으로) 대략 0.5 dB 손실을 갖는다. 이와 같이, 송신 신호들 및 수신 신호들의 삽입 손실은 BIL(80,100)을 사용하여 적어도 1.0 dB만큼 개선되고, 0 dB의 거의 이상적인 삽입 손실을 갖는다.
그래프(352)는 송신 및 수신 격리 신호에 대응하는 제3 곡선(330)을 도시한다. 도시된 바와 같이, 제3 곡선(330)의 송신 및 수신 격리 신호는 제1 주파수 대역(318)에서 대략 -55 dB 격리, 및 제2 주파수 대역(324)에서 대략 -65 dB 격리를 갖는다. 따라서, 송신 및 수신 격리 신호는 제1 주파수 대역(318)에서 대략 5 dB 격리(예컨대, -50 dB로부터 -55 dB로의 격리) 및 제2 주파수 대역(324)에서 대략 12 dB(예컨대, -53 dB로부터 -65 dB로의 격리)의 개선을 갖는다. 따라서, BIL(80) 및 BIL(100)은, 송수신기 포트들의 격리를 유지 또는 개선시키면서 삽입 손실을 0 dB의 이상적인 또는 거의 이상적인 레벨로 감소시킨다.
본 명세서에서 제시되고 청구된 기법들은 본 기술 분야를 명백히 개선시키고 그러므로 추상적이거나 무형이거나 순수하게 이론적이지 않은 실용적인 속성의 물질적인 대상들 및 구체적인 예들을 참조하고 그에 적용된다. 추가적으로, 본 명세서의 말단에 첨부된 임의의 청구항들이 "[기능]을 [수행]하기 위한 수단 ..." 또는 "[기능]을 [수행]하기 위한 단계..."로 지정된 하나 이상의 요소들을 포함하면, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석될 것이라고 의도된다. 그러나, 임의의 다른 방식으로 지정된 요소들을 포함하는 임의의 청구항들에 대해, 그러한 요소들이 35 U.S.C. 112(f) 하에서 해석되지 않을 것이라고 의도된다.

Claims (20)

  1. 전자 디바이스로서,
    안테나;
    송신 회로부로부터 송신 신호를 제공하도록 구성된 송신기 포트;
    수신 회로부로 수신 신호를 제공하도록 구성된 수신기 포트; 및
    듀플렉서를 포함하고, 상기 듀플렉서는,
    상기 송신기 포트를 상기 안테나에 결합하고 그로부터 분리하도록 구성된 제1 세트의 임피던스 그래디언트(impedance gradient)들 및 임피던스 튜너(impedance tuner)들 - 상기 제1 세트의 임피던스 그래디언트들 및 임피던스 튜너들은 제1 임피던스 그래디언트, 제2 임피던스 그래디언트, 제1 임피던스 튜너, 및 제2 임피던스 튜너를 가지며,
    상기 제1 임피던스 그래디언트, 상기 제1 임피던스 튜너, 및 상기 안테나는 제1 노드에서 결합되고,
    상기 제2 임피던스 그래디언트, 상기 제1 임피던스 튜너, 및 상기 송신기 포트는 제2 노드에서 결합되고,
    상기 제1 임피던스 그래디언트, 상기 제2 임피던스 튜너, 및 상기 송신기 포트는 제3 노드에서 결합되고,
    상기 제2 임피던스 그래디언트 및 상기 제2 임피던스 튜너는 제4 노드에서 결합됨 -, 및
    상기 수신기 포트를 상기 안테나에 결합하고 그로부터 분리하도록 구성된 제2 세트의 임피던스 그래디언트들 및 임피던스 튜너들 - 상기 제2 세트의 임피던스 그래디언트들 및 임피던스 튜너들은 제3 임피던스 그래디언트, 제4 임피던스 그래디언트, 제3 임피던스 튜너, 및 제4 임피던스 튜너를 가지며,
    상기 제3 임피던스 그래디언트, 상기 제3 임피던스 튜너, 및 상기 제4 노드는 제5 노드에서 결합되고,
    상기 제4 임피던스 그래디언트, 상기 제3 임피던스 튜너, 및 상기 수신기 포트는 제6 노드에서 결합되고,
    상기 제3 임피던스 그래디언트, 상기 제4 임피던스 튜너, 및 상기 수신기 포트는 제7 노드에서 결합되고,
    상기 제4 임피던스 그래디언트, 상기 제4 임피던스 튜너, 및 접지 단자는 제8 노드에서 결합됨 - 를 포함하는, 전자 디바이스.
  2. 제1항에 있어서, 상기 듀플렉서는,
    상기 제1 임피던스 그래디언트 및 상기 제2 임피던스 그래디언트가 복수의 임피던스 상태들 중 제1 임피던스 상태에서 동작하고 있을 때 송신 모드 동안 상기 송신기 포트로부터 상기 송신 신호를 송신하도록; 그리고
    상기 제2 세트의 임피던스 그래디언트들이 상기 복수의 임피던스 상태들 중 제2 임피던스 상태에서 동작하고 있을 때 상기 송신 모드 동안 상기 송신 신호를 상기 수신기 포트로부터 격리시키도록 구성되는, 전자 디바이스.
  3. 제2항에 있어서, 상기 제1 세트의 임피던스 그래디언트들 및 임피던스 튜너들은 상기 제2 세트의 임피던스 그래디언트들 및 임피던스 튜너들에 직렬로 결합되는, 전자 디바이스.
  4. 제3항에 있어서, 상기 제1 임피던스 상태는 제1 임피던스를 갖는 상태이고, 상기 제2 임피던스 상태는 제2 임피던스를 갖는 상태이고, 상기 제1 임피던스는 상기 제2 임피던스보다 더 큰, 전자 디바이스.
  5. 제2항에 있어서, 상기 제1 세트의 임피던스 그래디언트들 및 임피던스 튜너들은 상기 제2 세트의 임피던스 그래디언트들 및 임피던스 튜너들에 병렬로 결합되는, 전자 디바이스.
  6. 제5항에 있어서, 상기 제1 임피던스 상태는 제1 임피던스를 갖는 상태이고, 상기 제2 임피던스 상태는 제2 임피던스를 갖는 상태이고, 상기 제1 임피던스는 상기 제2 임피던스보다 더 작은, 전자 디바이스.
  7. 제2항에 있어서, 상기 듀플렉서는,
    상기 제3 임피던스 그래디언트 및 상기 제4 임피던스 그래디언트가 상기 복수의 임피던스 상태들 중 상기 제1 임피던스 상태에서 동작하고 있을 때 수신 모드 동안 상기 안테나로부터 상기 수신 신호를 수신하도록; 그리고
    상기 제1 세트의 임피던스 그래디언트들이 상기 복수의 임피던스 상태들 중 상기 제2 임피던스 상태에서 동작하고 있을 때 상기 수신 모드 동안 상기 수신 신호를 상기 송신기 포트로부터 격리시키도록 구성되는, 전자 디바이스.
  8. 제2항에 있어서, 상기 듀플렉서는, 상기 송신 모드 동안 상기 수신기 포트를 가로질러 0 볼트를 발생시킴으로써 상기 송신 신호의 삽입 손실을 감소시키고 상기 수신기 포트를 상기 송신기 포트로부터 격리시키도록 구성되는, 전자 디바이스.
  9. 전기적 평형 듀플렉서(electrical balance duplexer)로서,
    복수의 송신기 임피던스 디바이스들 및 송신기 포트를 갖는 송신기 브리지 - 상기 복수의 송신기 임피던스 디바이스들은 제1 송신기 임피던스 디바이스, 제2 송신기 임피던스 디바이스, 제3 송신기 임피던스 디바이스, 및 제4 송신기 임피던스 디바이스를 포함하고, 상기 송신기 브리지는 송신 모드 동안, 상기 제2 송신기 임피던스 디바이스의 제2 임피던스에 대한 상기 제1 송신기 임피던스 디바이스의 제1 임피던스의 제1 비가 상기 제4 송신기 임피던스 디바이스의 제4 임피던스에 대한 상기 제3 송신기 임피던스 디바이스의 제3 임피던스의 제2 비와 상이할 때 상기 송신기 포트를 안테나에 결합하도록 구성됨 -; 및
    복수의 수신기 임피던스 디바이스들 및 수신기 포트를 갖는 수신기 브리지 - 상기 복수의 수신기 임피던스 디바이스들은 제1 수신기 임피던스 디바이스, 제2 수신기 임피던스 디바이스, 제3 수신기 임피던스 디바이스, 및 제4 수신기 임피던스 디바이스를 포함하고, 상기 수신기 브리지는 상기 송신 모드 동안, 상기 제2 수신기 임피던스 디바이스의 제6 임피던스에 대한 상기 제1 수신기 임피던스 디바이스의 제5 임피던스의 제3 비가 상기 제4 수신기 임피던스 디바이스의 제8 임피던스에 대한 상기 제3 수신기 임피던스 디바이스의 제7 임피던스의 제4 비와 상관될 때 평형화되고 그리고 상기 수신기 포트를 상기 안테나로부터 분리하도록 구성됨 - 를 포함하는, 전기적 평형 듀플렉서.
  10. 제9항에 있어서, 상기 송신 모드 동안, 상기 송신기 브리지는 상기 송신기 포트를 접지 단자에 결합하도록 구성되고 상기 수신기 브리지는 상기 수신기 포트를 상기 접지 단자로부터 분리하도록 구성되는, 전기적 평형 듀플렉서.
  11. 제9항에 있어서, 상기 송신기 브리지는 수신 모드 동안, 상기 제2 송신기 임피던스 디바이스의 상기 제2 임피던스에 대한 상기 제1 송신기 임피던스 디바이스의 상기 제1 임피던스의 상기 제1 비가 상기 제4 송신기 임피던스 디바이스의 상기 제4 임피던스에 대한 상기 제3 송신기 임피던스 디바이스의 상기 제3 임피던스의 상기 제2 비와 상관될 때 평형화되고 그리고 상기 송신기 포트를 상기 안테나로부터 분리하도록 구성되는, 전기적 평형 듀플렉서.
  12. 제9항에 있어서, 상기 수신기 브리지는 수신 모드 동안, 상기 제2 수신기 임피던스 디바이스의 상기 제6 임피던스에 대한 상기 제1 수신기 임피던스 디바이스의 상기 제5 임피던스의 상기 제3 비가 상기 제4 수신기 임피던스 디바이스의 상기 제8 임피던스에 대한 상기 제3 수신기 임피던스 디바이스의 상기 제7 임피던스의 상기 제4 비와 상이할 때 상기 수신기 포트를 상기 안테나에 결합하도록 구성되는, 전기적 평형 듀플렉서.
  13. 제9항에 있어서, 제1 및 제2 송신 임피던스 디바이스들의 제1 및 제2 임피던스들을 높은 임피던스 상태들로 설정하는 것은 상기 송신 모드 동안 삽입 손실을 감소시키는, 전기적 평형 듀플렉서.
  14. 제9항에 있어서, 상기 송신기 브리지 및 상기 수신기 브리지는 상기 안테나에 직렬로 결합되고, 상기 송신 모드 동안, 상기 수신기 브리지는 수신 모드에 있을 때보다 더 낮은 임피던스를 나타내는, 전기적 평형 듀플렉서.
  15. 제9항에 있어서, 상기 송신기 브리지 및 상기 수신기 브리지는 상기 안테나에 병렬로 결합되고, 상기 송신 모드 동안, 상기 수신기 브리지는 수신 모드에 있을 때보다 더 높은 임피던스를 나타내는, 전기적 평형 듀플렉서.
  16. 전기적 평형 듀플렉서를 사용하여 송수신기 포트들을 격리시키면서 신호들의 삽입 손실을 감소시키기 위한 방법으로서,
    하나 이상의 프로세서들을 통해, 수신기 브리지의 제1 및 제2 임피던스 디바이스들을 복수의 임피던스 상태들 중 제1 임피던스 상태로 설정하는 단계;
    상기 하나 이상의 프로세서들을 통해, 상기 수신기 브리지를 평형화하도록 상기 수신기 브리지의 제3 및 제4 임피던스 디바이스들을 설정하는 단계;
    상기 하나 이상의 프로세서들을 통해, 송신기 브리지의 제5 및 제6 임피던스 디바이스들을 상기 복수의 임피던스 상태들 중 제2 임피던스 상태로 설정하는 단계;
    상기 하나 이상의 프로세서들을 통해, 상기 송신기 브리지를 불평형화하도록 상기 송신기 브리지의 제7 및 제8 임피던스 디바이스들을 설정하는 단계; 및
    상기 하나 이상의 프로세서들을 통해, 상기 송신기 브리지의 송신기 포트로부터 발신 신호를 송신하는 단계를 포함하는, 방법.
  17. 제16항에 있어서, 상기 수신기 브리지를 평형화하도록 상기 제3 및 상기 제4 임피던스 디바이스들을 설정하는 단계는, 상기 수신기 브리지가 평형화되게 하도록 상기 제3 임피던스 디바이스의 제2 임피던스에 대한 상기 제1 임피던스 디바이스의 제1 임피던스의 제1 비를, 상기 제2 임피던스 디바이스의 제4 임피던스에 대한 상기 제4 임피던스 디바이스의 제3 임피던스의 제2 비와 상관시키는 단계를 포함하는, 방법.
  18. 제16항에 있어서, 상기 수신기 브리지를 불평형화하도록 상기 제7 및 상기 제8 임피던스 디바이스들을 설정하는 단계는, 상기 제3 임피던스 디바이스의 제2 임피던스에 대한 상기 제1 임피던스 디바이스의 제1 임피던스의 제1 비를, 상기 제2 임피던스 디바이스의 제4 임피던스에 대한 상기 제4 임피던스 디바이스의 제3 임피던스의 제2 비와는 상이한 값으로 설정하는 단계를 포함하는, 방법.
  19. 제16항에 있어서,
    상기 하나 이상의 프로세서들을 통해, 상기 송신기 브리지의 상기 제5 및 상기 제6 임피던스 디바이스들을 상기 제1 임피던스 상태로 설정하는 단계;
    상기 하나 이상의 프로세서들을 통해, 상기 송신기 브리지를 평형화하도록 상기 송신기 브리지의 상기 제7 및 상기 제8 임피던스 디바이스들을 설정하는 단계;
    상기 하나 이상의 프로세서들을 통해, 상기 수신기 브리지의 상기 제1 및 상기 제2 임피던스 디바이스들을 상기 제2 임피던스 상태로 설정하는 단계;
    상기 하나 이상의 프로세서들을 통해, 상기 수신기 브리지를 불평형화하도록 상기 수신기 브리지의 상기 제3 및 상기 제4 임피던스 디바이스들을 설정하는 단계; 및
    상기 하나 이상의 프로세서들을 통해, 상기 수신기 브리지의 수신기 포트로부터 착신 신호를 수신하는 단계를 포함하는, 방법.
  20. 제19항에 있어서, 상기 발신 신호는 제1 주파수 범위 내에서 송신되고, 상기 착신 신호는 상기 제1 주파수 범위와는 상이한 제2 주파수 범위 내에서 수신되는, 방법.
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