KR102652819B1 - Shift Register Circuit and Light Emitting Display Device including the Shift Register Circuit - Google Patents

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Abstract

본 발명은 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위해 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 신호출력 회로부를 포함하는 시프트 레지스터 회로부를 제공한다. K개의 스캔신호 출력 회로부는 시프트 레지스터의 Q노드와 QB노드를 공유하고, Q노드 전위, QB노드 전위, 전전단의 출력신호 및 제I-1클록신호를 기반으로 동작하며 각기 구분된 출력단자를 통해 J개의 스캔신호를 출력한다.The present invention operates based on the shift register and the potentials of the Q node and QB node of the shift register, and uses K (K is the same number as J) scan signals to distinguish and output J (J is an integer of 2 or more) scan signals. A shift register circuit section including a signal output circuit section including an output circuit section is provided. The K scan signal output circuit shares the Q node and QB node of the shift register, operates based on the Q node potential, QB node potential, output signal of the previous stage, and I-1 clock signal, and has separate output terminals. J scan signals are output through the

Description

시프트 레지스터 회로부 및 이를 포함하는 발광표시장치{Shift Register Circuit and Light Emitting Display Device including the Shift Register Circuit}Shift register circuit and light emitting display device including the shift register circuit

본 발명은 시프트 레지스터 회로부 및 이를 포함하는 발광표시장치에 관한 것이다.The present invention relates to a shift register circuit unit and a light emitting display device including the same.

정보화 기술이 발달함에 따라 사용자와 정보간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 발광표시장치(Light Emitting Display: LED), 양자점표시장치(Quantum Dot Display; QDD), 액정표시장치(Liquid Crystal Display: LCD) 등과 같은 표시장치의 사용이 증가하고 있다.As information technology develops, the market for display devices, which are a connecting medium between users and information, is growing. Accordingly, the use of display devices such as light emitting display (LED), quantum dot display (QDD), and liquid crystal display (LCD) is increasing.

앞서 설명한 표시장치들은 서브 픽셀들을 포함하는 표시패널, 표시패널을 구동하는 구동 신호를 출력하는 구동부 및 표시패널 또는 구동부에 공급할 전원을 생성하는 전원 공급부 등이 포함된다.The display devices described above include a display panel including subpixels, a driver that outputs a driving signal to drive the display panel, and a power supply that generates power to be supplied to the display panel or the driver.

위와 같은 표시장치들은 표시패널에 형성된 서브 픽셀들에 구동 신호 예컨대, 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 빛을 투과시키거나 빛을 직접 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.The above display devices can display images by transmitting light or emitting light directly when driving signals, such as scan signals and data signals, are supplied to the subpixels formed on the display panel. .

한편, 앞서 설명한 표시장치들 중 발광표시장치는 빠른 응답속도, 고휘도 및 시야각이 넓은 전기적 그리고 광학적 특성과 더불어 유연한 형태로 구현할 수 있는 기구적 특성 등과 같이 많은 장점이 있다. 그러나 발광표시장치는 표시패널의 구성 및 구동방법 측면에서 개선점이 남아 있는바 이와 관련된 지속적인 연구가 필요하다.Meanwhile, among the display devices described above, the light emitting display device has many advantages such as electrical and optical characteristics such as fast response speed, high brightness, and wide viewing angle, as well as mechanical characteristics that can be implemented in a flexible form. However, the light emitting display device still has room for improvement in terms of display panel configuration and driving method, so continuous research in this regard is needed.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력하여 트랜지스터의 사용 개수와 회로의 동작에 필요한 클록신호라인의 사용 개수를 현저히 낮추는 것이다. 또한, 본 발명은 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있는 시프트 레지스터 회로부 및 이를 포함하는 발광표시장치를 제공하는 것이다.The present invention, which aims to solve the problems of the above-described background technology, outputs a plurality of scan signals based on a circuit sharing the nodes of the shift register, significantly reducing the number of transistors used and the number of clock signal lines used for the operation of the circuit. will be. In addition, the present invention provides a shift register circuit unit that can implement a narrow bezel even when a compensation circuit is added to increase the driving stability, reliability, and lifespan of the circuit, and a light emitting display device including the same.

상술한 과제 해결 수단으로 본 발명은 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위해 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 신호출력 회로부를 포함하는 시프트 레지스터 회로부를 제공한다. K개의 스캔신호 출력 회로부는 시프트 레지스터의 Q노드와 QB노드를 공유하고, Q노드 전위, QB노드 전위, 전전단의 출력신호 및 제I-1클록신호를 기반으로 동작하며 각기 구분된 출력단자를 통해 J개의 스캔신호를 출력한다.As a means of solving the above-described problem, the present invention operates based on the shift register and the potentials of the Q node and QB node of the shift register, and K (K is J) to distinguish and output J (J is an integer of 2 or more) scan signals. A shift register circuit unit including a signal output circuit unit including an equal number of scan signal output circuit units is provided. The K scan signal output circuit shares the Q node and QB node of the shift register, operates based on the Q node potential, QB node potential, output signal of the previous stage, and I-1 clock signal, and has separate output terminals. J scan signals are output through the

K개의 스캔신호 출력 회로부는 전전단의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와, 제I-1클록신호를 기반으로 턴온 동작하며 시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와, 제1트랜지스터의 제2전극과 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 제I클록신호를 기반으로 스캔하이전압의 J개의 스캔신호를 출력하는 제3트랜지스터와, 시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 J개의 스캔신호를 출력하는 제4트랜지스터를 포함할 수 있다.The K scan signal output circuit unit has a first transistor that turns on based on the output signal of the previous stage and outputs the first voltage, and a first transistor that turns on based on the I-1 clock signal and outputs the Q node potential of the shift register. The second transistor, the second electrode of the first transistor, and the first electrode of the second transistor are turned on in response to the connected node potential and output J scan signals of scan high voltage based on the I clock signal. It may include three transistors and a fourth transistor that turns on in response to the QB node potential of the shift register and outputs J scan signals of scan low voltage based on the second voltage.

K개의 스캔신호 출력 회로부는 전전단의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와, 제I-1번째 클록신호라인에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 시프트 레지스터의의 Q노드에 제2전극이 연결된 제2트랜지스터와, 제1노드에 게이트전극이 연결되고 제I클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와, 시프트 레지스터의 QB노드에 게이트전극이 연결되고 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함할 수 있다.K scan signal output circuit units include a first transistor with a gate electrode connected to the output terminal of the scan signal output circuit unit of the previous stage, a first electrode connected to the first voltage line, and a second electrode connected to the first node, and an I -A second transistor whose gate electrode is connected to the first clock signal line, the first electrode is connected to the first node, and the second electrode is connected to the Q node of the shift register, and the gate electrode is connected to the first node and the I A third transistor with a first electrode connected to the clock signal line and a second electrode connected to the output terminal, a gate electrode connected to the QB node of the shift register, a first electrode connected to the output terminal, and a second transistor connected to the second voltage line. Each may include a fourth transistor to which an electrode is connected.

제I-1번째 클록신호라인과 제I클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생될 수 있다.Clock signals applied through the I-1th clock signal line and the I-th clock signal line may be generated while the 1/2 period of the logic high overlaps.

K개의 스캔신호 출력 회로부는 제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와, 제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와, 제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와, 제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고, 제1노드 내지 제4노드는 하이전압이 순차적으로 충전될 수 있다.The K scan signal output circuit units turn on in response to the potential of the first node and output the first scan signal, and the K scan signal output circuit unit turns on in response to the potential of the second node and outputs the second scan signal. A second scan signal output circuit unit that turns on in response to the potential of the third node and outputs the third scan signal, and a third scan signal output circuit unit that turns on in response to the potential of the fourth node and outputs the fourth scan signal. It includes a fourth scan signal output circuit unit that outputs, and the first to fourth nodes may be sequentially charged with a high voltage.

다른 측면에서 본 발명은 영상을 표시하는 표시패널 및 표시패널의 스캔라인들에 연결되고, 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위해 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 신호출력 회로부를 포함하는 스캔 구동부를 포함하는 발광표시장치를 제공한다. K개의 스캔신호 출력 회로부는 시프트 레지스터의 Q노드와 QB노드를 공유하고, Q노드 전위, QB노드 전위, 전전단의 출력신호 및 제I-1클록신호를 기반으로 동작하며 각기 구분된 출력단자를 통해 J개의 스캔신호를 출력한다.In another aspect, the present invention is connected to a display panel that displays an image and the scan lines of the display panel, and operates based on a shift register and the potentials of the Q node and QB node of the shift register, and J (J is an integer of 2 or more) Provided is a light emitting display device including a scan driver including a signal output circuit section including K (K is the same number as J) scan signal output circuit sections to output the scan signals separately. The K scan signal output circuit shares the Q node and QB node of the shift register, operates based on the Q node potential, QB node potential, output signal of the previous stage, and I-1 clock signal, and has separate output terminals. J scan signals are output through the

K개의 스캔신호 출력 회로부는 전전단의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와, 제I-1클록신호를 기반으로 턴온 동작하며 시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와, 제1트랜지스터의 제2전극과 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 제I클록신호를 기반으로 스캔하이전압의 J개의 스캔신호를 출력하는 제3트랜지스터와, 시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 J개의 스캔신호를 출력하는 제4트랜지스터를 포함할 수 있다.The K scan signal output circuit unit has a first transistor that turns on based on the output signal of the previous stage and outputs the first voltage, and a first transistor that turns on based on the I-1 clock signal and outputs the Q node potential of the shift register. The second transistor, the second electrode of the first transistor, and the first electrode of the second transistor are turned on in response to the connected node potential and output J scan signals of scan high voltage based on the I clock signal. It may include three transistors and a fourth transistor that turns on in response to the QB node potential of the shift register and outputs J scan signals of scan low voltage based on the second voltage.

K개의 스캔신호 출력 회로부는 전전단의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와, 제I-1번째 클록신호라인에 게이트전극이 연결되고 제1노드에 제1전극이 연결되고 시프트 레지스터의의 Q노드에 제2전극이 연결된 제2트랜지스터와, 제1노드에 게이트전극이 연결되고 제I클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와, 시프트 레지스터의 QB노드에 게이트전극이 연결되고 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함할 수 있다.K scan signal output circuit units include a first transistor with a gate electrode connected to the output terminal of the scan signal output circuit unit of the previous stage, a first electrode connected to the first voltage line, and a second electrode connected to the first node, and an I -A second transistor whose gate electrode is connected to the first clock signal line, the first electrode is connected to the first node, and the second electrode is connected to the Q node of the shift register, and the gate electrode is connected to the first node and the I A third transistor with a first electrode connected to the clock signal line and a second electrode connected to the output terminal, a gate electrode connected to the QB node of the shift register, a first electrode connected to the output terminal, and a second transistor connected to the second voltage line. Each may include a fourth transistor to which an electrode is connected.

제I-1번째 클록신호라인과 제I클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생될 수 있다.Clock signals applied through the I-1th clock signal line and the I-th clock signal line may be generated while the 1/2 period of the logic high overlaps.

K개의 스캔신호 출력 회로부는 제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와, 제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와, 제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와, 제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고, 제1노드 내지 제4노드는 하이전압이 순차적으로 충전될 수 있다.The K scan signal output circuit units turn on in response to the potential of the first node and output the first scan signal, and the K scan signal output circuit unit turns on in response to the potential of the second node and outputs the second scan signal. A second scan signal output circuit unit that turns on in response to the potential of the third node and outputs the third scan signal, and a third scan signal output circuit unit that turns on in response to the potential of the fourth node and outputs the fourth scan signal. It includes a fourth scan signal output circuit unit that outputs, and the first to fourth nodes may be sequentially charged with a high voltage.

제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부는 표시패널의 제1스캔라인 내지 제4스캔라인에 각각 연결되고, 순차적으로 하이전압을 발생하는 제1 내지 제4스캔신호를 각각 출력할 수 있다.The first to fourth scan signal output circuit units are respectively connected to the first to fourth scan lines of the display panel, and can sequentially output first to fourth scan signals that generate high voltages, respectively. there is.

스캔 구동부는 하나의 스테이지마다 시프트 레지스터와, 시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하며 J개의 스캔신호를 구분하여 출력하는 K개의 스캔신호 출력 회로부를 갖는 신호출력 회로부를 포함할 수 있다. The scan driver may include a shift register for each stage and a signal output circuit unit having K scan signal output circuit units that operate based on the potentials of the Q node and QB node of the shift register and output J scan signals separately. there is.

본 발명은 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력하여 트랜지스터의 사용 개수와 회로의 동작에 필요한 클록신호라인의 사용 개수 현저히 낮출 수 있는 효과가 있다. 또한, 본 발명은 스캔신호를 출력하는 회로 구현 시 트랜지스터의 사용 개수를 현저히 낮출 수 있기 때문에 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있는 효과가 있다.The present invention has the effect of significantly reducing the number of transistors used and the number of clock signal lines used for the operation of the circuit by outputting a plurality of scan signals based on a circuit sharing the nodes of the shift register. In addition, since the present invention can significantly reduce the number of transistors used when implementing a circuit that outputs a scan signal, a narrow bezel can be implemented even if a compensation circuit is added to increase the driving stability, reliability, and lifespan of the circuit. There is a possible effect.

도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도.
도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도.
도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도.
도 4 및 도 5는 도 3의 서브 픽셀을 기반으로 구현될 수 있는 픽셀의 예시도들.
도 6은 본 발명의 실시예에 따른 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면.
도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도.
도 8은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도.
도 9는 본 발명의 실시예에 따른 시프트 레지스터 회로부를 나타낸 도면.
도 10은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 특징을 설명하기 위한 도면.
도 11은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도.
도 12는 본 발명의 실시예에 따른 신호출력 회로부의 구동에 필요한 클록신호들을 나타낸 파형도.
도 13 내지 도 16은 본 발명의 실시예에 따른 신호출력 회로부의 동작 설명을 위한 도면들.
도 17 및 도 18은 본 발명의 실시예에 따른 신호출력 회로부의 노드 전압과 출력 전압을 보여주는 도면들.
도 19는 본 발명의 다른 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도.1 is a block diagram schematically showing an organic light emitting display device according to an embodiment of the present invention.
FIG. 2 is a schematic configuration diagram of the subpixel shown in FIG. 1.
3 is an equivalent circuit diagram showing a subpixel including a compensation circuit according to an embodiment of the present invention.
FIGS. 4 and 5 are example diagrams of pixels that can be implemented based on the subpixel of FIG. 3.
Figure 6 is a diagram showing an example of the arrangement of a gate-in-panel scan driver according to an embodiment of the present invention.
Figure 7 is a first configuration example diagram of a device related to a gate-in-panel type scan driver.
Figure 8 is a second configuration example of a device related to a gate-in-panel type scan driver.
Figure 9 is a diagram showing a shift register circuit according to an embodiment of the present invention.
10 is a diagram for explaining the characteristics of a shift register circuit unit according to an embodiment of the present invention.
11 is a detailed circuit diagram of the signal output circuit part of the shift register circuit part according to an embodiment of the present invention.
Figure 12 is a waveform diagram showing clock signals necessary for driving the signal output circuit unit according to an embodiment of the present invention.
13 to 16 are diagrams for explaining the operation of the signal output circuit unit according to an embodiment of the present invention.
17 and 18 are diagrams showing the node voltage and output voltage of the signal output circuit unit according to an embodiment of the present invention.
Figure 19 is a detailed circuit diagram of the signal output circuit part of the shift register circuit part according to another embodiment of the present invention.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for implementing the present invention will be described with reference to the attached drawings.

본 발명에 따른 표시장치는 텔레비전, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 자동차 전기장치, 스마트폰 등으로 구현될 수 있으며, 이에 한정되는 것은 아니다. 본 발명에 따른 표시장치는 발광표시장치(Light Emitting Display Apparatus: LED), 양자점표시장치(Quantum Dot Display Apparatus; QDD), 액정표시장치(Liquid Crystal Display Apparatus: LCD) 등으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 빛을 직접 발광하는 방식으로 영상을 표현하는 발광표시장치를 일례로 한다. 발광표시장치는 무기 발광다이오드를 기반으로 구현되거나 유기 발광다이오드를 기반으로 구현될 수 있다. 이하에서는 설명의 편의를 위해 유기 발광다이오드를 기반으로 구현된 것을 일례로 설명한다.The display device according to the present invention can be implemented in a television, video player, personal computer (PC), home theater, automobile electric device, smartphone, etc., but is not limited thereto. The display device according to the present invention may be implemented as a light emitting display device (LED), a quantum dot display device (QDD), a liquid crystal display device (LCD), etc. Below, for convenience of explanation, a light-emitting display device that expresses images by directly emitting light is taken as an example. A light emitting display device may be implemented based on an inorganic light emitting diode or an organic light emitting diode. Below, for convenience of explanation, an implementation based on an organic light emitting diode will be described as an example.

아울러, 이하에서 설명되는 장치는 n 타입 박막 트랜지스터를 포함하는 것을 일례로 설명하지만 이는 p 타입 박막 트랜지스터 또는 n 타입과 p 타입이 함께 존재하는 형태로 구현될 수도 있다. 박막 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 박막 트랜지스터 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 박막 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 즉, 박막 트랜지스터에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다.In addition, the device described below includes an n-type thin film transistor as an example, but it may also be implemented as a p-type thin film transistor or a combination of n-type and p-type. A thin film transistor is a three-electrode device including a gate, source, and drain. The source is an electrode that supplies carriers to the transistor. Within a thin film transistor, carriers begin to flow from a source. The drain is the electrode through which carriers go out in a thin film transistor. That is, in a thin film transistor, carriers flow from the source to the drain.

n 타입 박막 트랜지스터의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 박막 트랜지스터에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. 이와 달리, p 타입 박막 트랜지스터의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 박막 트랜지스터에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. 그러나 박막 트랜지스터의 소스와 드레인은 인가된 전압에 따라 변경될 수 있다. 이를 반영하여, 이하의 설명에서는 소스와 드레인 중 어느 하나를 제1전극, 소스와 드레인 중 나머지 하나를 제2전극으로 설명한다.In the case of an n-type thin film transistor, because the carriers are electrons, the source voltage has a lower voltage than the drain voltage so that electrons can flow from the source to the drain. In an n-type thin film transistor, since electrons flow from the source to the drain, the direction of current flows from the drain to the source. In contrast, in the case of a p-type thin film transistor, since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. In a p-type thin film transistor, current flows from the source to the drain because holes flow from the source to the drain. However, the source and drain of a thin film transistor can change depending on the applied voltage. Reflecting this, in the following description, one of the source and drain will be described as the first electrode, and the other one of the source and drain will be described as the second electrode.

도 1은 본 발명의 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 블록도이고, 도 2는 도 1에 도시된 서브 픽셀을 개략적으로 나타낸 구성도이다.FIG. 1 is a block diagram schematically showing an organic light emitting display device according to an embodiment of the present invention, and FIG. 2 is a configuration diagram schematically showing the subpixel shown in FIG. 1.

도 1 및 도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 유기전계발광표시장치에는 영상 공급부(110), 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140), 표시패널(150) 및 전원 공급부(180) 등이 포함된다.As shown in Figures 1 and 2, the organic light emitting display device according to an embodiment of the present invention includes an image supply unit 110, a timing control unit 120, a scan driver 130, a data driver 140, and a display panel. 150 and a power supply unit 180 are included.

영상 공급부(110)(또는 호스트시스템)는 외부로부터 공급된 영상 데이터신호 또는 내부 메모리에 저장된 영상 데이터신호와 더불어 각종 구동신호를 출력한다. 영상 공급부(110)는 데이터신호와 각종 구동신호를 타이밍 제어부(120)에 공급할 수 있다.The image supply unit 110 (or host system) outputs various driving signals in addition to image data signals supplied from the outside or image data signals stored in internal memory. The image supply unit 110 may supply data signals and various driving signals to the timing control unit 120.

타이밍 제어부(120)는 스캔 구동부(130)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC), 데이터 구동부(140)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC) 및 각종 동기신호(수직 동기신호인 Vsync, 수평 동기신호인 Hsync) 등을 출력한다.The timing control unit 120 includes a gate timing control signal (GDC) for controlling the operation timing of the scan driver 130, a data timing control signal (DDC) for controlling the operation timing of the data driver 140, and various synchronization signals ( Outputs the vertical synchronization signal (Vsync) and the horizontal synchronization signal (Hsync).

타이밍 제어부(120)는 데이터 타이밍 제어신호(DDC)와 함께 영상 공급부(110)로부터 공급된 데이터신호(DATA)를 데이터 구동부(140)에 공급한다. 타이밍 제어부(120)는 IC(Integrated Circuit) 형태로 형성되어 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.The timing control unit 120 supplies the data signal DATA supplied from the image supply unit 110 along with the data timing control signal DDC to the data driver 140. The timing control unit 120 may be formed in the form of an integrated circuit (IC) and mounted on a printed circuit board, but is not limited to this.

스캔 구동부(130)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC) 등에 응답하여 스캔신호(또는 스캔전압)를 출력한다. 스캔 구동부(130)는 스캔라인들(GL1~GLm)을 통해 표시패널(150)에 포함된 서브 픽셀들에 스캔신호를 공급한다. 스캔 구동부(130)는 IC 형태로 형성되거나 게이트인패널(Gate In Panel) 방식으로 표시패널(150) 상에 직접 형성될 수 있으나 이에 한정되지 않는다.The scan driver 130 outputs a scan signal (or scan voltage) in response to a gate timing control signal (GDC) supplied from the timing controller 120. The scan driver 130 supplies scan signals to subpixels included in the display panel 150 through scan lines GL1 to GLm. The scan driver 130 may be formed in the form of an IC or directly on the display panel 150 using a gate in panel method, but is not limited thereto.

데이터 구동부(140)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC) 등에 응답하여 데이터신호(DATA)를 샘플링 및 래치하고 감마 기준전압을 기반으로 디지털 형태의 데이터신호를 아날로그 형태의 데이터전압으로 변환하여 출력한다.The data driver 140 samples and latches the data signal (DATA) in response to the data timing control signal (DDC) supplied from the timing control unit 120 and converts the digital data signal into analog data based on the gamma reference voltage. Convert to voltage and output.

데이터 구동부(140)는 데이터라인들(DL1~DLn)을 통해 표시패널(150)에 포함된 서브 픽셀들에 데이터전압을 공급한다. 데이터 구동부(140)는 IC 형태로 형성되어 표시패널(150) 상에 실장되거나 인쇄회로기판 상에 실장될 수 있으나 이에 한정되지 않는다.The data driver 140 supplies data voltage to subpixels included in the display panel 150 through the data lines DL1 to DLn. The data driver 140 may be formed in the form of an IC and mounted on the display panel 150 or on a printed circuit board, but is not limited thereto.

전원 공급부(180)는 외부로부터 공급되는 외부 입력전압을 기반으로 고전위의 제1패널전원(EVDD)과 저전위의 제2패널전원(EVSS)을 생성 및 출력한다. 전원 공급부(180)는 제1패널전원 및 제2패널전원(EVDD, EVSS)뿐만아니라 스캔 구동부(130)의 구동에 필요한 전압이나 데이터 구동부(140)의 구동에 필요한 전압(드레인전압, 하프드레인전압) 등을 생성 및 출력할 수 있다.The power supply unit 180 generates and outputs a high-potential first panel power supply (EVDD) and a low-potential second panel power supply (EVSS) based on an external input voltage. The power supply unit 180 provides not only the first panel power and the second panel power (EVDD, EVSS), but also the voltage required to drive the scan driver 130 or the voltage (drain voltage, half drain voltage) required to drive the data driver 140. ), etc. can be generated and output.

표시패널(150)은 스캔 구동부(130)와 데이터 구동부(140)를 포함하는 구동부로부터 출력된 스캔신호와 데이터전압을 포함하는 구동신호 그리고 전원 공급부(180)로부터 출력된 제1패널전원 및 제2패널전원(EVDD, EVSS)에 대응하여 영상을 표시한다. 표시패널(150)의 서브 픽셀들은 직접 빛을 발광한다.The display panel 150 receives a driving signal including a scan signal and a data voltage output from a driving unit including a scan driving unit 130 and a data driving unit 140, and a first panel power output and a second panel power output from the power supply unit 180. Displays images in response to panel power (EVDD, EVSS). Subpixels of the display panel 150 directly emit light.

표시패널(150)은 유리, 실리콘, 폴리이미드 등 강성 또는 연성을 갖는 기판을 기반으로 제작될 수 있다. 그리고 빛을 발광하는 서브 픽셀들은 적색, 녹색 및 청색을 포함하는 픽셀 또는 적색, 녹색, 청색 및 백색을 포함하는 픽셀로 이루어질 수 있다.The display panel 150 may be manufactured based on a rigid or flexible substrate such as glass, silicon, or polyimide. And the subpixels that emit light may be composed of pixels containing red, green, and blue, or pixels containing red, green, blue, and white.

예컨대, 하나의 서브 픽셀(SP)에는 스위칭 트랜지스터(SW)와 구동 트랜지스터, 스토리지 커패시터, 유기 발광다이오드 등을 포함하는 픽셀회로(PC)가 포함된다. 유기전계발광표시장치에서 사용되는 서브 픽셀(SP)은 빛을 직접 발광하는바 회로의 구성이 복잡하다. 또한, 빛을 발광하는 유기 발광다이오드는 물론이고 유기 발광다이오드에 구동전류를 공급하는 구동 트랜지스터 등의 열화를 보상하는 보상회로 등이 다양하다. 따라서, 서브 픽셀(SP)에 포함된 픽셀회로(PC)를 블록형태로 도시하였음을 참조한다.For example, one subpixel (SP) includes a pixel circuit (PC) including a switching transistor (SW), a driving transistor, a storage capacitor, and an organic light emitting diode. The subpixel (SP) used in organic light emitting displays emits light directly, so the circuit configuration is complex. In addition, there are various compensation circuits that compensate for the deterioration of not only the organic light-emitting diode that emits light, but also the driving transistor that supplies driving current to the organic light-emitting diode. Therefore, please refer to the fact that the pixel circuit (PC) included in the subpixel (SP) is shown in block form.

한편, 위의 설명에서는 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 등을 각각 개별적인 구성인 것처럼 설명하였다. 그러나 발광표시장치의 구현 방식에 따라 타이밍 제어부(120), 스캔 구동부(130), 데이터 구동부(140) 중 하나 이상은 하나의 IC 내에 통합될 수 있다.Meanwhile, in the above description, the timing control unit 120, scan driver 130, data driver 140, etc. were described as if they were individual components. However, depending on the implementation method of the light emitting display device, one or more of the timing control unit 120, scan driver 130, and data driver 140 may be integrated into one IC.

도 3은 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀을 나타낸 등가 회로도이고, 도 4 및 도 5는 도 3의 서브 픽셀을 기반으로 구현될 수 있는 픽셀의 예시도들이다.Figure 3 is an equivalent circuit diagram showing a subpixel including a compensation circuit according to an embodiment of the present invention, and Figures 4 and 5 are example diagrams of pixels that can be implemented based on the subpixel of Figure 3.

도 3에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 서브 픽셀은 스위칭 트랜지스터(SW), 센싱 트랜지스터(ST), 구동 트랜지스터(DT), 커패시터(CST), 및 유기 발광다이오드(OLED)를 포함한다.As shown in FIG. 3, the subpixel including the compensation circuit according to the embodiment of the present invention includes a switching transistor (SW), a sensing transistor (ST), a driving transistor (DT), a capacitor (CST), and an organic light emitting diode. (OLED).

스위칭 트랜지스터(SW)는 제1A스캔라인(GL1a)에 게이트전극이 연결되고 제1데이터라인(DL1)에 제1전극이 연결되고 구동 트랜지스터(DT)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DT)는 커패시터(CST)에 게이트전극이 연결되고 제1패널전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.The switching transistor SW has a gate electrode connected to the 1A scan line GL1a, a first electrode connected to the first data line DL1, and a second electrode connected to the gate electrode of the driving transistor DT. The driving transistor (DT) has a gate electrode connected to the capacitor (CST), a first electrode connected to the first panel power line (EVDD), and a second electrode connected to the anode electrode of the organic light emitting diode (OLED).

커패시터(CST)는 구동 트랜지스터(DT)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DT)의 제2전극에 애노드전극이 연결되고 제2패널전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 제1B스캔라인(GL1b)에 게이트전극이 연결되고 센싱라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다.The capacitor CST has a first electrode connected to the gate electrode of the driving transistor DT and a second electrode connected to the anode electrode of the organic light emitting diode (OLED). The organic light emitting diode (OLED) has an anode connected to the second electrode of the driving transistor (DT) and a cathode connected to the second panel power line (EVSS). The sensing transistor (ST) has a gate electrode connected to the 1B scan line (GL1b), a first electrode connected to the sensing line (VREF), and a second electrode connected to the anode electrode of the organic light emitting diode (OLED), which is a sensing node. .

센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED)의 열화나 문턱전압 등을 보상하기 위해 추가된 보상회로이다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DT)와 유기 발광다이오드(OLED) 사이에 정의된 센싱노드를 통해 센싱값을 취득한다. 센싱 트랜지스터(ST)로부터 취득된 센싱값은 센싱라인(VREF)을 통해 서브 픽셀의 외부에 마련된 외부 보상 회로로 전달된다.The sensing transistor (ST) is a compensation circuit added to compensate for the deterioration or threshold voltage of the driving transistor (DT) and organic light-emitting diode (OLED). The sensing transistor (ST) acquires the sensing value through the sensing node defined between the driving transistor (DT) and the organic light-emitting diode (OLED). The sensing value obtained from the sensing transistor (ST) is transmitted to an external compensation circuit provided outside the subpixel through the sensing line (VREF).

스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1A스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1B스캔라인(GL1b)은 도시된 바와 같이 분리된 구조를 취하거나 공통으로 연결된 구조를 취할 수 있다. 게이트전극 공통 접속 구조는 스캔라인의 사용 개수를 줄일 수 있고 그 결과 보상 회로의 추가에 따른 개구율 감소를 방지할 수 있다.The 1A scan line (GL1a) connected to the gate electrode of the switching transistor (SW) and the 1B scan line (GL1b) connected to the gate electrode of the sensing transistor (ST) have a separate structure or a common structure as shown. can be taken. The gate electrode common connection structure can reduce the number of scan lines used and, as a result, prevent a decrease in the aperture ratio due to the addition of a compensation circuit.

도 4 및 도 5에 도시된 바와 같이, 본 발명의 실시예에 따른 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 픽셀을 구성하도록 정의될 수 있다. 이때, 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 각각 적색, 녹색, 청색 및 백색을 발광하는 순으로 배치될 수 있으나 이에 한정되지 않는다.As shown in FIGS. 4 and 5, the first to fourth subpixels SP1 to SP4 including a compensation circuit according to an embodiment of the present invention may be defined to form one pixel. At this time, the first to fourth subpixels (SP1 to SP4) may be arranged in the order of emitting red, green, blue, and white, respectively, but are not limited to this.

도 4의 제1예시와 같이, 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 센싱라인(VREF)을 공유하도록 접속되고, 제1 내지 제4데이터라인들(DL1 ~ DL4)에 각각 구분되어 접속된 구조를 가질 수 있다.As in the first example of FIG. 4, the first to fourth subpixels (SP1 to SP4) including the compensation circuit are connected to share one sensing line (VREF), and the first to fourth data lines (DL1) ~ DL4) may have a separate and connected structure.

도 5의 제2예시와 같이, 보상회로를 포함하는 제1 내지 제4서브 픽셀(SP1 ~ SP4)은 하나의 센싱라인(VREF)을 공유하도록 접속되고, 두 개의 서브 픽셀씩 하나의 데이터라인에 공유 접속된 구조를 가질 수 있다. 예컨대, 제1 및 제2서브 픽셀(SP1, SP2)은 제1데이터라인(DL1)을 공유하고 제3 및 제4서브 픽셀(SP3, SP4)은 제2데이터라인(DL2)을 공유할 수 있다.As in the second example of FIG. 5, the first to fourth subpixels (SP1 to SP4) including the compensation circuit are connected to share one sensing line (VREF), and each two subpixels are connected to one data line. It can have a shared connected structure. For example, the first and second subpixels SP1 and SP2 may share the first data line DL1, and the third and fourth subpixels SP3 and SP4 may share the second data line DL2. .

그러나 도 4 및 도 5는 2가지의 예를 보여준 것일 뿐, 본 발명은 앞서 도시 및 설명되지 않은 다른 구조의 서브 픽셀들을 갖는 표시패널에도 적용 가능하다. 또한, 본 발명은 서브 픽셀 내에 보상회로가 있는 구조 또는 서브 픽셀 내에 보상회로가 없는 구조에도 적용 가능하다.However, FIGS. 4 and 5 only show two examples, and the present invention can also be applied to display panels having subpixels of other structures not previously shown or described. Additionally, the present invention can be applied to a structure with a compensation circuit in a subpixel or a structure without a compensation circuit in a subpixel.

도 6은 본 발명의 실시예에 따른 게이트인패널 방식 스캔 구동부의 배치예를 나타낸 도면이고, 도 7은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제1 구성 예시도이고, 도 8은 게이트인패널 방식 스캔 구동부와 관련된 장치의 제2 구성예시도이다.Figure 6 is a diagram showing an example of the arrangement of a gate-in-panel scan driver according to an embodiment of the present invention, Figure 7 is a first configuration example of a device related to the gate-in-panel scan driver, and Figure 8 is a gate-in-panel scan driver. This is a second configuration example of a device related to the method scan driving unit.

도 6에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130a, 130b)는 표시패널(150)의 비표시영역(NA)에 배치된다. 스캔 구동부(130a, 130b)는 도 6(a)와 같이 표시패널(150)의 좌우측 비표시영역(NA)에 배치될 수 있다. 또한, 스캔 구동부(130a, 130b)는 도 6(b)와 같이, 표시패널(150)의 상하측 비표시영역(NA)에 배치될 수도 있다.As shown in FIG. 6, the gate-in-panel scan drivers 130a and 130b are disposed in the non-display area NA of the display panel 150. The scan drivers 130a and 130b may be disposed in the left and right non-display areas (NA) of the display panel 150, as shown in FIG. 6(a). Additionally, the scan drivers 130a and 130b may be disposed in the upper and lower non-display areas NA of the display panel 150, as shown in FIG. 6(b).

스캔 구동부(130a, 130b)는 표시영역(AA)의 좌우측 또는 상하측에 위치하는 비표시영역(NA)에 쌍을 이루며 배치된 것을 일례로 도시 및 설명하였으나 좌측, 우측, 상측 또는 하측에 하나만 배치될 수 도 있으며, 이에 한정되지 않는다.The scan drivers 130a and 130b are shown and explained as an example of being arranged in pairs in the non-display area (NA) located on the left and right or above and below the display area (AA), but only one is placed on the left, right, top or bottom. It may be, but is not limited to this.

도 7에 도시된 바와 같이, 게이트인패널 방식 스캔 구동부(130)는 시프트 레지스터 회로부(131)와 레벨 시프터부(135)를 포함할 수 있다. 레벨 시프터부(135)는 타이밍 제어부(120)로부터 출력된 신호들을 기반으로 다수의 클록신호(Gclk)와 스타트신호(Gvst) 등을 생성 및 출력한다. 다수의 클록신호(Gclk)는 2상, 4상, 8상 등 위상이 다른 K(K는 2 이상 정수)상의 형태로 생성 및 출력될 수 있다.As shown in FIG. 7, the gate-in-panel scan driver 130 may include a shift register circuit 131 and a level shifter 135. The level shifter 135 generates and outputs a plurality of clock signals (Gclk) and a start signal (Gvst) based on signals output from the timing control unit 120. Multiple clock signals (Gclk) may be generated and output in the form of K (K is an integer greater than 2) with different phases, such as 2-phase, 4-phase, and 8-phase.

시프트 레지스터 회로부(131)는 레벨 시프터부(135)로부터 출력된 신호들(Gclk, Gvst) 등을 기반으로 동작하며 표시패널에 형성된 트랜지스터를 턴온 또는 턴오프할 수 있는 스캔신호들(Scan[1] ~ Scan[m])을 출력한다. 시프트 레지스터 회로부(131)는 게이트인패널 방식에 의해 표시패널 상에 박막 형태로 형성된다. 따라서, 스캔 구동부(130)에서 표시패널 상에 형성되는 부분은 시프트 레지스터 회로부(131)(즉, 도 6에서 130a와 130b는 131에 해당함)일 수 있다.The shift register circuit unit 131 operates based on signals (Gclk, Gvst) output from the level shifter unit 135 and generates scan signals (Scan[1]) that can turn on or off the transistor formed in the display panel. ~ Scan[m]) is output. The shift register circuit unit 131 is formed in the form of a thin film on the display panel by the gate-in-panel method. Accordingly, the portion of the scan driver 130 formed on the display panel may be the shift register circuit unit 131 (that is, 130a and 130b in FIG. 6 correspond to 131).

시프트 레지스터 회로부(131)와 달리 레벨 시프터부(135)는 IC 형태로 형성된다. 레벨 시프터부(135)는 도 7과 같이 별도의 IC 형태로 구성될 수 있으며, 도 8과 같이 전원 공급부(180)의 내부나 다른 장치의 내부에 포함될 수도 있다.Unlike the shift register circuit unit 131, the level shifter unit 135 is formed in the form of an IC. The level shifter unit 135 may be configured as a separate IC as shown in FIG. 7, and may be included inside the power supply unit 180 or another device as shown in FIG. 8.

도 9는 본 발명의 실시예에 따른 시프트 레지스터 회로부를 나타낸 도면이고, 도 10은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 특징을 설명하기 위한 도면이고, 도 11은 본 발명의 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도이다.Figure 9 is a diagram showing a shift register circuit according to an embodiment of the present invention, Figure 10 is a diagram for explaining the characteristics of the shift register circuit according to an embodiment of the present invention, and Figure 11 is a diagram showing the shift register circuit according to an embodiment of the present invention. This is a detailed circuit diagram of the signal output circuit part of the shift register circuit part.

도 9에 도시된 바와 같이, 시프트 레지스터 회로부(131)는 다수의 스테이지들(STG1 ~ STGm)로 구성된다. 다수의 스테이지들(STG1 ~ STGm)은 종속적으로 접속된 구조를 가지며 적어도 하나의 전단(또는 전전단)이나 후단(또는 후후단)의 출력 신호를 입력 신호로 받는다. 시프트 레지스터 회로부(131)의 스테이지들(STG1 ~ STGm)은 시프트 레지스터들(SR[1] ~ SR[m])과 신호출력 회로부들(OUTC[1] ~ OUTC[m])을 각각 포함한다.As shown in FIG. 9, the shift register circuit unit 131 is composed of multiple stages (STG1 to STGm). A plurality of stages (STG1 to STGm) have a dependently connected structure and receive at least one front-end (or front-end) or back-end (or back-end) output signal as an input signal. The stages (STG1 to STGm) of the shift register circuit unit 131 include shift registers (SR[1] to SR[m]) and signal output circuit units (OUTC[1] to OUTC[m]), respectively.

일례로, 제1스테이지(STG1)는 제1시프트 레지스터(SR[1])와 제1신호출력 회로부(OUTC[1])를 포함하고, 제2스테이지(STG2)는 제2시프트 레지스터(SR[2])와 제2신호출력 회로부(OUTC[2])를 포함하고, 제M스테이지(STGm)는 제M시프트 레지스터(SR[m])와 제M신호출력 회로부(OUTC[m])를 포함한다.For example, the first stage (STG1) includes a first shift register (SR[1]) and a first signal output circuit (OUTC[1]), and the second stage (STG2) includes a second shift register (SR[ 2]) and the second signal output circuit unit (OUTC[2]), and the M stage (STGm) includes the M shift register (SR[m]) and the M signal output circuit unit (OUTC[m]). do.

시프트 레지스터들(SR[1] ~ SR[m])은 Q노드(Q)와 QB노드(QB)를 각각 갖는다. 신호출력 회로부들(OUTC[1] ~ OUTC[m])은 다수의 출력단자를 각각 갖는다. 신호출력 회로부들(OUTC[1] ~ OUTC[m])은 시프트 레지스터들(SR[1] ~ SR[m])의 Q노드(Q)와 QB노드(QB)에 각각 연결된다.Shift registers (SR[1] to SR[m]) each have a Q node (Q) and a QB node (QB). The signal output circuit units (OUTC[1] to OUTC[m]) each have a plurality of output terminals. The signal output circuit units (OUTC[1] to OUTC[m]) are connected to the Q node (Q) and QB node (QB) of the shift registers (SR[1] to SR[m]), respectively.

시프트 레지스터들(SR[1] ~ SR[m])은 클록신호라인들(CLKS)을 통해 인가된 클록신호들과 전압을 기반으로 동작하는 다수의 트랜지스터 등에 의해 Q노드(Q)와 QB노드(QB)의 전위가 제어된다. 신호출력 회로부들(OUTC[1] ~ OUTC[m])은 시프트 레지스터들(SR[1] ~ SR[m])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 J(J는 2 이상 정수)개의 출력단자를 통해 K(K는 J와 동수)개의 스캔신호를 각각 출력한다. 이때, 시프트 레지스터들(SR[1] ~ SR[m]) 중 제1시프트 레지스터(SR[1])만 스타트신호라인(GVST)을 통해 인가된 스타트신호를 기반으로 동작을 개시하고 나머지 제2시프트 레지스터(SR[2]) 내지 제M시프트 레지스터(SR[m])는 전단의 출력신호를 기반으로 동작을 개시한다.Shift registers (SR[1] to SR[m]) are connected to the Q node (Q) and QB node ( The potential of QB) is controlled. The signal output circuits (OUTC[1] ~ OUTC[m]) operate based on the potentials of the Q node (Q) and QB node (QB) of the shift registers (SR[1] ~ SR[m]). K (K is the same number as J) scan signals are each output through J (J is an integer greater than 2) output terminals. At this time, among the shift registers (SR[1] to SR[m]), only the first shift register (SR[1]) starts operating based on the start signal applied through the start signal line (GVST), and the remaining second shift registers (SR[1]) start operating based on the start signal applied through the start signal line (GVST). The shift register (SR[2]) to the M-th shift register (SR[m]) start operation based on the output signal of the previous stage.

제1신호출력 회로부(OUTC[1])는 제1시프트 레지스터(SR[1])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 제1 내지 제4출력단자(VG[1] ~ VG[4])를 통해 제1 내지 제4스캔신호를 출력한다. 제2신호출력 회로부(OUTC[2])는 제2시프트 레지스터(SR[2])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 제5 내지 제8출력단자(VG[5] ~ VG[8])를 통해 제5 내지 제8스캔신호를 출력한다. 제M신호출력 회로부(OUTC[m])는 제M시프트 레지스터(SR[m])의 Q노드(Q)와 QB노드(QB)의 전위 등을 기반으로 동작하며 제M-3 내지 제M출력단자(VG[m-3] ~ VG[m])를 통해 제m-3 내지 제m스캔신호를 출력한다.The first signal output circuit unit (OUTC[1]) operates based on the potentials of the Q node (Q) and QB node (QB) of the first shift register (SR[1]) and operates through first to fourth output terminals ( The first to fourth scan signals are output through VG[1] to VG[4]). The second signal output circuit unit (OUTC[2]) operates based on the potentials of the Q node (Q) and QB node (QB) of the second shift register (SR[2]) and operates through the fifth to eighth output terminals ( The 5th to 8th scan signals are output through VG[5] to VG[8]). The M signal output circuit unit (OUTC[m]) operates based on the potentials of the Q node (Q) and QB node (QB) of the M shift register (SR[m]) and produces M-3 to M outputs. The m-3rd to mth scan signals are output through the terminals (VG[m-3] to VG[m]).

도 10에 도시된 바와 같이, 제1스테이지(STG1)에 포함된 제1신호출력 회로부(OUTC[1])는 제1 내지 제4출력단자(VG[1] ~ VG[4])를 통해 제1 내지 제4스캔신호(Vg[1] ~ Vg[4])를 출력한다. 제M스테이지(STGm)에 포함된 제M신호출력 회로부(OUTC[m])는 제M-3 내지 제M출력단자(VG[m-3] ~ VG[m])를 통해 제m-3 내지 제m스캔신호(Vg[m-3] ~ Vg[m])를 출력한다.As shown in FIG. 10, the first signal output circuit unit (OUTC[1]) included in the first stage (STG1) outputs signals through the first to fourth output terminals (VG[1] to VG[4]). The 1st to 4th scan signals (Vg[1] to Vg[4]) are output. The M-th signal output circuit unit (OUTC[m]) included in the M-th stage (STGm) is connected to the m-3th to M-th output terminals (VG[m-3] to VG[m]). Outputs the mth scan signal (Vg[m-3] ~ Vg[m]).

제1스테이지(STG1)에 포함된 제1신호출력 회로부(OUTC[1])로부터 출력된 제1스캔신호(Vg[1])는 제1수평라인에 위치하는 제1서브 픽셀들(PXL[1])에 공급되고, 제2스캔신호(Vg[2])는 제2수평라인에 위치하는 제2서브 픽셀들(PXL[2])에 공급되고, 제3스캔신호(Vg[3])는 제3수평라인에 위치하는 제3서브 픽셀들(PXL[3])에 공급되고, 제4스캔신호(Vg[4])는 제4수평라인에 위치하는 제4서브 픽셀들(PXL[4])에 공급된다.The first scan signal (Vg[1]) output from the first signal output circuit unit (OUTC[1]) included in the first stage (STG1) is transmitted to the first subpixels (PXL[1) located on the first horizontal line. ]), the second scan signal (Vg[2]) is supplied to the second sub-pixels (PXL[2]) located on the second horizontal line, and the third scan signal (Vg[3]) is supplied to It is supplied to the third sub-pixels (PXL[3]) located on the third horizontal line, and the fourth scan signal (Vg[4]) is supplied to the fourth sub-pixels (PXL[4]) located on the fourth horizontal line. ) is supplied to.

위의 예를 통해 알 수 있듯이, 실시예에 따른 시프트 레지스터 회로부(131)는 하나의 스테이지에서 다수의 수평라인에 위치하는 서브 픽셀들을 구동할 수 있는 다수의 스캔신호들을 출력한다. 반면, 일반적인 시프트 레지스터 회로부는 하나의 스테이지에서 하나의 수평라인에 위치하는 서브 픽셀들을 구동할 수 있는 스캔신호가 하나만 출력한다.As can be seen from the above example, the shift register circuit unit 131 according to the embodiment outputs a plurality of scan signals capable of driving subpixels located on a plurality of horizontal lines in one stage. On the other hand, a typical shift register circuit outputs only one scan signal that can drive subpixels located on one horizontal line in one stage.

따라서, 실시예에 따른 시프트 레지스터 회로부(131)는 예컨대 네 개의 스테이지가 아닌 한 개의 스테이지만으로도 총 네 개의 스캔신호를 출력할 수 있다. 그러므로 실시예에 따른 시프트 레지스터 회로부(131)는 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력할 수 있기 때문에 트랜지스터의 사용 개수를 현저히 낮출 수 있다. 또한, 실시예에 따른 시프트 레지스터 회로부(131)는 기존 대비 트랜지스터의 사용 개수를 현저히 낮출 수 있기 때문에 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있다.Therefore, the shift register circuit unit 131 according to the embodiment can output a total of four scan signals, for example, with only one stage instead of four stages. Therefore, the shift register circuit unit 131 according to the embodiment can output multiple scan signals based on a circuit sharing a node of the shift register, thereby significantly reducing the number of transistors used. In addition, the shift register circuit unit 131 according to the embodiment can significantly reduce the number of transistors used compared to the existing one, so even if a compensation circuit is added to increase the driving stability, reliability, and lifespan of the circuit, the narrow bezel is maintained. can be implemented.

이를 위해, 각 스테이지에 포함된 신호출력 회로부는 총 4개의 스캔신호 출력 회로부를 포함한다. 각 스캔신호 출력 회로부는 모두 하나의 스테이지에 포함된 하나의 시프트 레지스터의 Q노드와 QB노드의 전위 등을 기반으로 동작한다. 스캔신호 출력 회로부는 각각 제1트랜지스터 내지 제4트랜지스터 이상 총 4개의 트랜지스터를 포함한다. 총 4개의 트랜지스터는 버퍼 트랜지스터로 정의될 수 있다.For this purpose, the signal output circuit unit included in each stage includes a total of four scan signal output circuit units. Each scan signal output circuit unit operates based on the potentials of the Q node and QB node of one shift register included in one stage. The scan signal output circuit unit includes a total of four transistors, each of which includes a first transistor to a fourth transistor. A total of four transistors can be defined as buffer transistors.

제1트랜지스터는 전전단의 스캔신호를 기반으로 턴온 동작하며 제1전압을 출력한다. 제2트랜지스터는 제I-1클록신호를 기반으로 턴온 동작하며 시프트 레지스터의 Q노드 전위를 출력한다. 제3트랜지스터는 제1트랜지스터의 제2전극과 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 제I클록신호를 기반으로 스캔하이전압(스캔하이신호)을 출력한다. 제4트랜지스터는 시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압(스캔로우신호)을 출력한다.The first transistor turns on based on the scan signal of the previous stage and outputs the first voltage. The second transistor turns on based on the I-1 clock signal and outputs the Q node potential of the shift register. The third transistor turns on in response to the potential of the node where the second electrode of the first transistor and the first electrode of the second transistor are connected and outputs a scan high voltage (scan high signal) based on the I clock signal. The fourth transistor turns on in response to the QB node potential of the shift register and outputs a scan low voltage (scan low signal) based on the second voltage.

도 11에 도시된 바와 같이, 제I스테이지에 포함된 신호출력 회로부(OUTC[i])는 제1스캔신호 내지 제4스캔신호를 순차적으로 출력하는 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부를 포함한다.As shown in FIG. 11, the signal output circuit unit (OUTC[i]) included in the I stage sequentially outputs the first scan signal to the fourth scan signal. Includes a circuit part.

제1스캔신호 출력 회로부는 제A1트랜지스터(TA1), 제B1트랜지스터(TB1), 제C1트랜지스터(TC1), 및 제D1트랜지스터(TD1)를 포함한다. 제A1트랜지스터(TA1)는 제I-2번째 스테이지에 포함된 제3스캔신호 출력 회로부의 출력단자(VG[i-2])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제1노드(Q'i)에 제2전극이 연결된다. 제B1트랜지스터(TB1)는 제I-1번째 클록신호라인(Clki-1)에 게이트전극이 연결되고 제1노드(Q'i)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C1트랜지스터(TC1)는 제1노드(Q'i)에 게이트전극이 연결되고 제I클록신호라인(Clki)에 제1전극이 연결되고 제1스캔신호 출력 회로부의 출력단자(VG[i])에 제2전극이 연결된다. 제D1트랜지스터(TD1)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제1스캔신호 출력 회로부의 출력단자(VG[i])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.The first scan signal output circuit unit includes an A1 transistor (TA1), a B1 transistor (TB1), a C1 transistor (TC1), and a D1 transistor (TD1). The A1 transistor (TA1) has its gate electrode connected to the output terminal (VG[i-2]) of the third scan signal output circuit included in the I-2th stage and its first electrode connected to the first voltage line (VDD). is connected, and the second electrode is connected to the first node (Q'i). The B1 transistor (TB1) has a gate electrode connected to the I-1th clock signal line (Clki-1), a first electrode connected to the first node (Q'i), and an I shift included in the I stage. The second electrode is connected to the Q node (Q) of the resistor (SR[i]). The C1 transistor (TC1) has a gate electrode connected to the first node (Q'i), a first electrode connected to the I clock signal line (Clki), and an output terminal (VG[i) of the first scan signal output circuit part. ) is connected to the second electrode. The D1 transistor (TD1) has its gate electrode connected to the QB node (QB) of the I shift register (SR[i]) included in the I stage, and is connected to the output terminal (VG[i]) of the first scan signal output circuit part. The first electrode is connected to and the second electrode is connected to the second voltage line (VSS).

제2스캔신호 출력 회로부는 제A2트랜지스터(TA2), 제B2트랜지스터(TB2), 제C2트랜지스터(TC2), 및 제D2트랜지스터(TD2)를 포함한다. 제A2트랜지스터(TA2)는 제I-1번째 스테이지에 포함된 제4스캔신호 출력 회로부의 출력단자(VG[i-1])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제2노드(Q'i+1)에 제2전극이 연결된다. 제B2트랜지스터(TB2)는 제I번째 클록신호라인(Clki)에 게이트전극이 연결되고 제2노드(Q'i+1)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C2트랜지스터(TC2)는 제2노드(Q'i+1)에 게이트전극이 연결되고 제I+1클록신호라인(Clki+1)에 제1전극이 연결되고 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에 제2전극이 연결된다. 제D2트랜지스터(TD2)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.The second scan signal output circuit unit includes an A2 transistor (TA2), a B2 transistor (TB2), a C2 transistor (TC2), and a D2 transistor (TD2). The A2 transistor (TA2) has its gate electrode connected to the output terminal (VG[i-1]) of the fourth scan signal output circuit included in the I-1st stage and its first electrode connected to the first voltage line (VDD). This is connected, and the second electrode is connected to the second node (Q'i+1). The B2 transistor (TB2) has a gate electrode connected to the I-th clock signal line (Clki), a first electrode connected to the second node (Q'i+1), and an I-th shift register included in the I stage ( The second electrode is connected to the Q node (Q) of SR[i]). The C2 transistor (TC2) has a gate electrode connected to the second node (Q'i+1), a first electrode connected to the I+1 clock signal line (Clki+1), and an output of the second scan signal output circuit unit. The second electrode is connected to the terminal (VG[i+1]). The D2 transistor (TD2) has a gate electrode connected to the QB node (QB) of the I shift register (SR[i]) included in the I stage, and is connected to the output terminal (VG[i+1) of the second scan signal output circuit. ]), the first electrode is connected to the second voltage line (VSS), and the second electrode is connected to the second voltage line (VSS).

제3스캔신호 출력 회로부는 제A3트랜지스터(TA3), 제B3트랜지스터(TB3), 제C3트랜지스터(TC3), 및 제D3트랜지스터(TD3)를 포함한다. 제A3트랜지스터(TA3)는 제I번째 스테이지에 포함된 제1스캔신호 출력 회로부의 출력단자(VG[i])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제3노드(Q'i+2)에 제2전극이 연결된다. 제B3트랜지스터(TB3)는 제I+1번째 클록신호라인(Clki+1)에 게이트전극이 연결되고 제3노드(Q'i+2)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C3트랜지스터(TC3)는 제3노드(Q'i+2)에 게이트전극이 연결되고 제I+2클록신호라인(Clki+2)에 제1전극이 연결되고 제3스캔신호 출력 회로부의 출력단자(VG[i+2])에 제2전극이 연결된다. 제D3트랜지스터(TD3)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제3스캔신호 출력 회로부의 출력단자(VG[i+2])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.The third scan signal output circuit unit includes an A3 transistor (TA3), a B3 transistor (TB3), a C3 transistor (TC3), and a D3 transistor (TD3). The A3 transistor (TA3) has its gate electrode connected to the output terminal (VG[i]) of the first scan signal output circuit part included in the I-th stage, its first electrode connected to the first voltage line (VDD), and the The second electrode is connected to node 3 (Q'i+2). The B3 transistor (TB3) has its gate electrode connected to the I+1th clock signal line (Clki+1), its first electrode connected to the third node (Q'i+2), and the first electrode included in the I stage. The second electrode is connected to the Q node (Q) of the I shift register (SR[i]). The C3 transistor (TC3) has its gate electrode connected to the third node (Q'i+2), its first electrode connected to the I+2 clock signal line (Clki+2), and the output of the third scan signal output circuit unit. The second electrode is connected to the terminal (VG[i+2]). The D3 transistor (TD3) has its gate electrode connected to the QB node (QB) of the I shift register (SR[i]) included in the I stage, and is connected to the output terminal (VG[i+2) of the third scan signal output circuit part. ]) and the second electrode is connected to the second voltage line (VSS).

제4스캔신호 출력 회로부는 제A4트랜지스터(TA4), 제B4트랜지스터(TB4), 제C4트랜지스터(TC4), 및 제D4트랜지스터(TD4)를 포함한다. 제A4트랜지스터(TA4)는 제I+1번째 스테이지에 포함된 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에 게이트전극이 연결되고 제1전압라인(VDD)에 제1전극이 연결되고 제4노드(Q'i+3)에 제2전극이 연결된다. 제B4트랜지스터(TB4)는 제I+2번째 클록신호라인(Clki+2)에 게이트전극이 연결되고 제4노드(Q'i+3)에 제1전극이 연결되고 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 Q노드(Q)에 제2전극이 연결된다. 제C4트랜지스터(TC4)는 제4노드(Q'i+3)에 게이트전극이 연결되고 제I+3클록신호라인(Clki+3)에 제1전극이 연결되고 제4스캔신호 출력 회로부의 출력단자(VG[i+3])에 제2전극이 연결된다. 제D4트랜지스터(TD4)는 제I스테이지에 포함된 제I시프트 레지스터(SR[i])의 QB노드(QB)에 게이트전극이 연결되고 제4스캔신호 출력 회로부의 출력단자(VG[i+3])에 제1전극이 연결되고 제2전압라인(VSS)에 제2전극이 연결된다.The fourth scan signal output circuit unit includes an A4 transistor (TA4), a B4 transistor (TB4), a C4 transistor (TC4), and a D4 transistor (TD4). The A4 transistor (TA4) has its gate electrode connected to the output terminal (VG[i+1]) of the second scan signal output circuit part included in the I+1th stage and its first electrode connected to the first voltage line (VDD). This is connected, and the second electrode is connected to the fourth node (Q'i+3). The B4 transistor (TB4) has its gate electrode connected to the I+2th clock signal line (Clki+2), its first electrode connected to the fourth node (Q'i+3), and the first electrode included in the I stage. The second electrode is connected to the Q node (Q) of the I shift register (SR[i]). The C4 transistor (TC4) has its gate electrode connected to the fourth node (Q'i+3), its first electrode connected to the I+3 clock signal line (Clki+3), and the output of the fourth scan signal output circuit unit. The second electrode is connected to the terminal (VG[i+3]). The D4 transistor (TD4) has its gate electrode connected to the QB node (QB) of the I shift register (SR[i]) included in the I stage, and is connected to the output terminal (VG[i+3) of the fourth scan signal output circuit. ]) and the second electrode is connected to the second voltage line (VSS).

도 12는 본 발명의 실시예에 따른 신호출력 회로부의 구동에 필요한 클록신호들을 나타낸 파형도이고, 도 13 내지 도 16은 본 발명의 실시예에 따른 신호출력 회로부의 동작 설명을 위한 도면들이고, 도 17 및 도 18은 본 발명의 실시예에 따른 신호출력 회로부의 노드 전압과 출력 전압을 보여주는 도면들이다.FIG. 12 is a waveform diagram showing clock signals necessary for driving the signal output circuit unit according to an embodiment of the present invention, and FIGS. 13 to 16 are drawings for explaining the operation of the signal output circuit unit according to an embodiment of the present invention. 17 and 18 are diagrams showing the node voltage and output voltage of the signal output circuit unit according to an embodiment of the present invention.

도 11 및 도 12에 도시된 바와 같이, 본 발명의 실시예에 따른 제I스테이지의 신호출력 회로부(OUTC[i])는 총 4개의 신호출력 회로부가 포함되고 이를 구동하기 위해 총 6상의 클록신호들(Clk1 ~ Clk6)이 필요하다. 즉, 실시예에 따른 제I스테이지의 신호출력 회로부(OUTC[i])는 신호출력 회로부의 사용 개수인 4 + 2에 해당하는 6상의 클록신호을 기반으로 동작한다. 이때, 6상의 클록신호들(Clk1 ~ Clk6)은 총 4개의 신호출력 회로부로부터 원하는 개수의 스캔신호가 출력되도록 로직하이의 1/2 기간이 중첩하며 발생된다. 이때, 로직하이의 중첩 기간은 적어도 1 수평시간 이상이다.As shown in FIGS. 11 and 12, the signal output circuit unit (OUTC[i]) of the I stage according to the embodiment of the present invention includes a total of four signal output circuit units and uses a total of six phase clock signals to drive them. (Clk1 to Clk6) are required. That is, the signal output circuit unit (OUTC[i]) of the I stage according to the embodiment operates based on the 6-phase clock signal corresponding to 4 + 2, which is the number of signal output circuit units used. At this time, the six-phase clock signals (Clk1 to Clk6) are generated with a 1/2 period of logic high overlapping so that the desired number of scan signals are output from a total of four signal output circuit units. At this time, the logic high overlap period is at least 1 horizontal time.

이에 따라, 제1클록신호(Clk1)와 제2클록신호(Clk2)는 1/2 기간이 중첩하는 로직하이를 갖고, 제2클록신호(Clk2)와 제3클록신호(Clk3)는 1/2 기간이 중첩하는 로직하이를 갖고, 제3클록신호(Clk3)와 제4클록신호(Clk4)는 1/2 기간이 중첩하는 로직하이를 갖고, 제4클록신호(Clk4)와 제5클록신호(Clk5)는 1/2 기간이 중첩하는 로직하이를 갖고, 제5클록신호(Clk5)와 제6클록신호(Clk6)는 1/2 기간이 중첩하는 로직하이를 갖는다.Accordingly, the first clock signal (Clk1) and the second clock signal (Clk2) have a logic high of overlapping 1/2 periods, and the second clock signal (Clk2) and the third clock signal (Clk3) have a logic high of 1/2 period. The third clock signal (Clk3) and the fourth clock signal (Clk4) have a logic high whose periods overlap, the third clock signal (Clk3) and the fourth clock signal (Clk4) have a logic high whose 1/2 period overlaps, and the fourth clock signal (Clk4) and the fifth clock signal ( Clk5) has a logic high whose 1/2 period overlaps, and the fifth clock signal (Clk5) and the sixth clock signal (Clk6) have a logic high whose 1/2 period overlaps.

도 12, 도 13, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제1스캔신호 출력 회로부는 제A1트랜지스터(TA1)와 제C1트랜지스터(TC1)가 턴온되면 자신의 출력단자(VG[i])를 통해 스캔하이전압의 제1스캔신호(Vg[i])를 출력한다.As shown in Figures 12, 13, 17, and 18, the first scan signal output circuit part included in the signal output circuit part (OUTC[i]) of the I stage includes the A1 transistor (TA1) and the C1 transistor. When (TC1) is turned on, it outputs the first scan signal (Vg[i]) of the scan high voltage through its output terminal (VG[i]).

제A1트랜지스터(TA1)가 턴온되면 제1노드(Q'i)는 하이전압으로 충전된다. 이때, 제1노드(Q'i)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제1노드(Q'i)의 전위가 하이전압으로 변경됨에 따라 제C1트랜지스터(TC1)는 턴온된다. 제C1트랜지스터(TC1)가 턴온됨에 따라 제1스캔신호 출력 회로부의 출력단자(VG[i])에는 제i클록신호(Clki)를 기반으로 마련된 스캔하이전압의 제1스캔신호(Vg[i])가 출력된다. 반면, 제D1트랜지스터(TD1)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제1스캔신호(Vg[i])가 출력된다.When the A1 transistor (TA1) is turned on, the first node (Q'i) is charged with a high voltage. At this time, the high voltage of the first node (Q'i) has a high voltage level due to the influence of bootstrapping. As the potential of the first node (Q'i) changes to a high voltage, the C1 transistor (TC1) is turned on. As the C1 transistor (TC1) is turned on, the first scan signal (Vg[i]) of the scan high voltage provided based on the i-th clock signal (Clki) is transmitted to the output terminal (VG[i]) of the first scan signal output circuit unit. ) is output. On the other hand, when the D1 transistor (TD1) is turned on, the first scan signal (Vg[i]) of the scan low voltage prepared based on the second voltage is output.

도 12, 도 14, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제2스캔신호 출력 회로부는 제A2트랜지스터(TA2)와 제C2트랜지스터(TC2)가 턴온되면 자신의 출력단자(VG[i+1])를 통해 스캔하이전압의 제2스캔신호(Vg[i+1])를 출력한다.As shown in Figures 12, 14, 17, and 18, the second scan signal output circuit part included in the signal output circuit part (OUTC[i]) of the I stage includes the A2 transistor (TA2) and the C2 transistor. When (TC2) is turned on, it outputs the second scan signal (Vg[i+1]) of the scan high voltage through its output terminal (VG[i+1]).

제A2트랜지스터(TA2)가 턴온되면 제2노드(Q'i+1)는 하이전압으로 충전된다. 이때, 제2노드(Q'i+1)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제2노드(Q'i+1)의 전위가 하이전압으로 변경됨에 따라 제C2트랜지스터(TC2)는 턴온된다. 제C2트랜지스터(TC2)가 턴온됨에 따라 제2스캔신호 출력 회로부의 출력단자(VG[i+1])에는 제i+1클록신호(Clki+1)를 기반으로 마련된 스캔하이전압의 제2스캔신호(Vg[i+1])가 출력된다. 반면, 제D2트랜지스터(TD2)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제2스캔신호(Vg[i+1])가 출력된다.When the A2 transistor (TA2) is turned on, the second node (Q'i+1) is charged with a high voltage. At this time, the high voltage of the second node (Q'i+1) has a high voltage level due to the influence of bootstrapping. As the potential of the second node (Q'i+1) changes to a high voltage, the C2 transistor (TC2) is turned on. As the C2 transistor (TC2) is turned on, the output terminal (VG[i+1]) of the second scan signal output circuit part is subjected to a second scan of the scan high voltage provided based on the i+1 clock signal (Clki+1). A signal (Vg[i+1]) is output. On the other hand, when the D2 transistor (TD2) is turned on, the second scan signal (Vg[i+1]) of the scan low voltage prepared based on the second voltage is output.

도 12, 도 15, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제3스캔신호 출력 회로부는 제A3트랜지스터(TA3)와 제C3트랜지스터(TC3)가 턴온되면 자신의 출력단자(VG[i+2])를 통해 스캔하이전압의 제3스캔신호(Vg[i+2])를 출력한다.As shown in Figures 12, 15, 17, and 18, the third scan signal output circuit part included in the signal output circuit part (OUTC[i]) of the I stage includes the A3 transistor (TA3) and the C3 transistor. When (TC3) is turned on, it outputs the third scan signal (Vg[i+2]) of scan high voltage through its output terminal (VG[i+2]).

제A3트랜지스터(TA3)가 턴온되면 제3노드(Q'i+2)는 하이전압으로 충전된다. 이때, 제3노드(Q'i+2)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제3노드(Q'i+2)의 전위가 하이전압으로 변경됨에 따라 제C3트랜지스터(TC3)는 턴온된다. 제C3트랜지스터(TC3)가 턴온됨에 따라 제3스캔신호 출력 회로부의 출력단자(VG[i+2])에는 제i+2클록신호(Clki+2)를 기반으로 마련된 스캔하이전압의 제3스캔신호(Vg[i+2])가 출력된다. 반면, 제D3트랜지스터(TD3)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제3스캔신호(Vg[i+2])가 출력된다.When the A3 transistor (TA3) is turned on, the third node (Q'i+2) is charged with a high voltage. At this time, the high voltage of the third node (Q'i+2) has a high voltage level due to the influence of bootstrapping. As the potential of the third node (Q'i+2) changes to a high voltage, the C3 transistor (TC3) is turned on. As the C3 transistor (TC3) is turned on, the output terminal (VG[i+2]) of the third scan signal output circuit part is subjected to a third scan of the scan high voltage provided based on the i+2 clock signal (Clki+2). A signal (Vg[i+2]) is output. On the other hand, when the D3 transistor (TD3) is turned on, the third scan signal (Vg[i+2]) of the scan low voltage prepared based on the second voltage is output.

도 12, 도 16, 도 17 및 도 18에 도시된 바와 같이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제4스캔신호 출력 회로부는 제A4트랜지스터(TA4)와 제C4트랜지스터(TC4)가 턴온되면 자신의 출력단자(VG[i+3])를 통해 스캔하이전압의 제4스캔신호(Vg[i+3])를 출력한다.As shown in FIGS. 12, 16, 17, and 18, the fourth scan signal output circuit unit included in the signal output circuit unit (OUTC[i]) of the I stage includes the A4 transistor (TA4) and the C4 transistor. When (TC4) is turned on, it outputs the fourth scan signal (Vg[i+3]) of scan high voltage through its output terminal (VG[i+3]).

제A4트랜지스터(TA4)가 턴온되면 제4노드(Q'i+3)는 하이전압으로 충전된다. 이때, 제4노드(Q'i+3)의 하이전압은 부트 스트래핑(bootstrapping) 영향을 받아 높은 전압 레벨을 갖는다. 제4노드(Q'i+3)의 전위가 하이전압으로 변경됨에 따라 제C4트랜지스터(TC4)는 턴온된다. 제C4트랜지스터(TC4)가 턴온됨에 따라 제4스캔신호 출력 회로부의 출력단자(VG[i+3])에는 제i+3클록신호(Clki+3)를 기반으로 마련된 스캔하이전압의 제4스캔신호(Vg[i+3])가 출력된다. 반면, 제D4트랜지스터(TD4)가 턴온된 경우, 제2전압을 기반으로 마련된 스캔로우전압의 제4스캔신호(Vg[i+3])가 출력된다.When the A4 transistor (TA4) is turned on, the fourth node (Q'i+3) is charged with a high voltage. At this time, the high voltage of the fourth node (Q'i+3) has a high voltage level due to the influence of bootstrapping. As the potential of the fourth node (Q'i+3) changes to a high voltage, the C4 transistor (TC4) is turned on. As the C4 transistor (TC4) is turned on, the output terminal (VG[i+3]) of the fourth scan signal output circuit part is subjected to the fourth scan of the scan high voltage provided based on the i+3 clock signal (Clki+3). A signal (Vg[i+3]) is output. On the other hand, when the D4 transistor (TD4) is turned on, the fourth scan signal (Vg[i+3]) of the scan low voltage prepared based on the second voltage is output.

도 17 및 도 18을 통해 알 수 있듯이, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부의 제1노드(Q'i) 내지 제4노드(Q'i+3)에 충전된 하이전압은 전전단의 출력신호와 클록신호들의 영향으로 일부 구간이 중첩하며 순차적으로 발생한다. 그 결과, 제I스테이지의 신호출력 회로부(OUTC[i])에 포함된 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부의 출력단자들(VG[i] ~ VG[i+3])로부터 출력되는 스캔하이전압 또한 일부 구간(예: 1/2 기간)이 중첩하며 순차적으로 발생한다.As can be seen through FIGS. 17 and 18, the first to fourth scan signal output circuit units included in the signal output circuit unit (OUTC[i]) of the I stage include the first nodes (Q'i) to The high voltage charged in the fourth node (Q'i+3) occurs sequentially with some sections overlapping due to the influence of the output signal and clock signal of the previous stage. As a result, from the output terminals (VG[i] to VG[i+3]) of the first to fourth scan signal output circuit units included in the signal output circuit unit (OUTC[i]) of the I stage, The output scan high voltage also occurs sequentially with some sections (e.g., 1/2 period) overlapping.

도 19는 본 발명의 다른 실시예에 따른 시프트 레지스터 회로부의 신호출력 회로부의 상세 회로도이다.Figure 19 is a detailed circuit diagram of the signal output circuit part of the shift register circuit part according to another embodiment of the present invention.

도 19에 도시된 바와 같이, 본 발명의 다른 실시예에 따른 시프트 레지스터 회로부는 제I스테이지에 포함된 신호출력 회로부(OUTC[i])는 제1스캔신호 내지 제4스캔신호를 순차적으로 출력하는 제1스캔신호 출력 회로부 내지 제4스캔신호 출력 회로부를 포함한다.As shown in Figure 19, the shift register circuit unit according to another embodiment of the present invention includes the signal output circuit unit (OUTC[i]) included in the I stage to sequentially output the first to fourth scan signals. It includes a first scan signal output circuit unit to a fourth scan signal output circuit unit.

제1스캔신호 출력 회로부는 제A1트랜지스터(TA1), 제B1트랜지스터(TB1), 제C1트랜지스터(TC1), 및 제D1트랜지스터(TD1)를 포함한다. 제2스캔신호 출력 회로부는 제A2트랜지스터(TA2), 제B2트랜지스터(TB2), 제C2트랜지스터(TC2), 및 제D2트랜지스터(TD2)를 포함한다. 제3스캔신호 출력 회로부는 제A3트랜지스터(TA3), 제B3트랜지스터(TB3), 제C3트랜지스터(TC3), 및 제D3트랜지스터(TD3)를 포함한다. 제4스캔신호 출력 회로부는 제A4트랜지스터(TA4), 제B4트랜지스터(TB4), 제C4트랜지스터(TC4), 및 제D4트랜지스터(TD4)를 포함한다.The first scan signal output circuit unit includes an A1 transistor (TA1), a B1 transistor (TB1), a C1 transistor (TC1), and a D1 transistor (TD1). The second scan signal output circuit unit includes an A2 transistor (TA2), a B2 transistor (TB2), a C2 transistor (TC2), and a D2 transistor (TD2). The third scan signal output circuit unit includes an A3 transistor (TA3), a B3 transistor (TB3), a C3 transistor (TC3), and a D3 transistor (TD3). The fourth scan signal output circuit unit includes an A4 transistor (TA4), a B4 transistor (TB4), a C4 transistor (TC4), and a D4 transistor (TD4).

본 발명의 다른 실시예에 따른 시프트 레지스터 회로부는 도 11 등을 참조하여 설명한 제I스테이지의 신호출력 회로부(OUTC[i])와 동일한 구성을 갖는다. 그리고 제A1트랜지스터(TA1), 제A2트랜지스터(TA2), 제A3트랜지스터(TA3), 및 제A4트랜지스터(TA4)의 연결 관계만 다를 뿐 도 11과 모두 동일하다. 따라서, 제A1트랜지스터(TA1), 제A2트랜지스터(TA2), 제A3트랜지스터(TA3), 및 제A4트랜지스터(TA4)의 연결 관계만 설명하면 다음과 같다.The shift register circuit unit according to another embodiment of the present invention has the same configuration as the signal output circuit unit (OUTC[i]) of the I stage described with reference to FIG. 11 and the like. And the connection relationship between the A1 transistor (TA1), the A2 transistor (TA2), the A3 transistor (TA3), and the A4 transistor (TA4) is all the same as in FIG. 11. Therefore, only the connection relationship between the A1th transistor (TA1), the A2th transistor (TA2), the A3th transistor (TA3), and the A4th transistor (TA4) is explained as follows.

제A1트랜지스터(TA1), 제A2트랜지스터(TA2), 제A3트랜지스터(TA3), 및 제A4트랜지스터(TA4)의 게이트전극은 전전단의 스캔신호 출력 회로부의 출력단자가 아닌 캐리신호 출력단자에 연결된다.The gate electrodes of the A1 transistor (TA1), A2 transistor (TA2), A3 transistor (TA3), and A4 transistor (TA4) are connected to the carry signal output terminal, not the output terminal of the scan signal output circuit part of the previous stage. .

따라서, 제A1트랜지스터(TA1)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari-2)에 연결되고, 제A2트랜지스터(TA2)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari-1)에 연결되고, 제A3트랜지스터(TA3)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari)에 연결되고, 제A4트랜지스터(TA4)의 게이트전극은 전전단의 스캔신호 출력 회로부의 캐리신호 출력단자(Cari+1)에 연결된다.Therefore, the gate electrode of the A1 transistor (TA1) is connected to the carry signal output terminal (Cari-2) of the scan signal output circuit of the previous stage, and the gate electrode of the A2 transistor (TA2) is connected to the scan signal output circuit of the previous stage. is connected to the carry signal output terminal (Cari-1) of the A3 transistor (TA3), and the gate electrode of the A3 transistor (TA3) is connected to the carry signal output terminal (Cari) of the scan signal output circuit part of the previous stage. The gate electrode is connected to the carry signal output terminal (Cari+1) of the scan signal output circuit part of the previous stage.

도 11의 실시예와 도 19의 다른 실시예를 통해 알 수 있듯이, 본 발명에 따른 시프트 레지스터 회로부는 하나의 시프트 레지스터에 포함된 Q노드와 QB노드를 공유하는 다수의 스캔신호 출력 회로부를 기반으로 동작한다. 그리고 이들의 동작을 위해서는 스캔신호 출력 회로부의 사용 개수보다 2개 더 많은 클록신호가 필요하며, 클록신호들은 안정된 출력을 유지하기 위해 1/2 기간이 중첩하며 발생된다. 그리고 다수의 스캔신호 출력 회로부에 포함된 각 노드들은 하이전압이 순차적으로 충전(또는 서로 다른 하이전압 충전 구간을 갖는다)된다.As can be seen through the embodiment of FIG. 11 and another embodiment of FIG. 19, the shift register circuit unit according to the present invention is based on a plurality of scan signal output circuit units sharing the Q node and QB node included in one shift register. It works. In order to operate these, two more clock signals are required than the number of scan signal output circuits used, and the clock signals are generated with overlapping 1/2 periods to maintain stable output. And each node included in the plurality of scan signal output circuit units is sequentially charged with high voltage (or has different high voltage charging sections).

이상 본 발명은 시프트 레지스터의 노드를 공유하는 회로를 기반으로 다수의 스캔신호를 출력하여 트랜지스터의 사용 개수와 회로의 동작에 필요한 클록신호라인의 사용 개수 현저히 낮출 수 있는 효과가 있다. 또한, 본 발명은 스캔신호를 출력하는 회로 구현 시 트랜지스터의 사용 개수를 현저히 낮출 수 있기 때문에 회로의 구동 안정성, 신뢰성 및 수명 등의 증가를 위해 보상 회로를 추가하더라도 네로우 베젤(Narrow Bezel)을 구현할 수 있는 효과가 있다.The present invention has the effect of significantly reducing the number of transistors used and the number of clock signal lines required for the operation of the circuit by outputting a plurality of scan signals based on a circuit sharing the node of the shift register. In addition, since the present invention can significantly reduce the number of transistors used when implementing a circuit that outputs a scan signal, a narrow bezel can be implemented even if a compensation circuit is added to increase the driving stability, reliability, and lifespan of the circuit. There is a possible effect.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although embodiments of the present invention have been described with reference to the accompanying drawings, the technical configuration of the present invention described above can be modified by those skilled in the art in the technical field to which the present invention belongs in other specific forms without changing the technical idea or essential features of the present invention. You will understand that it can be done. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the claims described later rather than the detailed description above. In addition, the meaning and scope of the patent claims and all changes or modified forms derived from the equivalent concept should be construed as being included in the scope of the present invention.

130: 스캔 구동부 140: 데이터 구동부
150: 표시패널 SR[1] ~ SR[m]: 시프트 레지스터들
TA1: 제A1트랜지스터 TB1: 제B1트랜지스터
TC1: 제C1트랜지스터 TD1: 제D1트랜지스터
OUTC[1] ~ OUTC[m]: 신호출력 회로부들130: scan driver 140: data driver
150: Display panel SR[1] ~ SR[m]: Shift registers
TA1: A1 transistor TB1: B1 transistor
TC1: C1 transistor TD1: D1 transistor
OUTC[1] ~ OUTC[m]: Signal output circuits

Claims (12)

시프트 레지스터들; 및
상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호를 기반으로 턴온 동작하며 상기 제I시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와,
상기 제1트랜지스터의 제2전극과 상기 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 상기 클록신호들 중 선택된 다른 하나의 클록신호를 기반으로 스캔하이전압의 상기 J개의 스캔신호를 출력하는 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 상기 J개의 스캔신호를 출력하는 제4트랜지스터를 포함하는 시프트 레지스터 회로부.shift registers; and
It includes stages composed of signal output circuit units that operate based on the potentials of the shift registers,
Among the above stages, stage I is
It operates based on the I shift register and the potentials of the Q node and QB node of the I shift register, and K (K is the same number as J) for distinguishing and outputting J (J is an integer of 2 or more) scan signals. It includes an I signal output circuit section including a scan signal output circuit section,
Each of the K scan signal output circuit units is
The Q node and QB node of the I shift register are shared, and each is differentiated based on the Q node potential, the QB node potential, a selected one of clock signals with different phases, and an output signal of one selected among the stages. In operation, each of the J scan signals is output through separate output terminals,
At least one of the K scan signal output circuit units is
A first transistor that turns on based on an output signal selected from the stages and outputs a first voltage;
a second transistor that turns on based on one selected clock signal among the clock signals and outputs the Q node potential of the I shift register;
The second electrode of the first transistor and the first electrode of the second transistor are turned on in response to the connected node potential, and the J scans of the scan high voltage are performed based on another clock signal selected among the clock signals. A third transistor that outputs a signal,
A shift register circuit unit including a fourth transistor that turns on in response to the QB node potential of the I shift register and outputs the J scan signals of the scan low voltage based on the second voltage. 삭제delete 시프트 레지스터들; 및
상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호라인에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제I시프트 레지스터의 Q노드에 제2전극이 연결된 제2트랜지스터와,
상기 제1노드에 게이트전극이 연결되고 상기 클록신호들 중 선택된 다른 하나의 클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드에 게이트전극이 연결되고 상기 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함하는 시프트 레지스터 회로부.shift registers; and
It includes stages composed of signal output circuit units that operate based on the potentials of the shift registers,
Among the above stages, stage I is
It operates based on the I shift register and the potentials of the Q node and QB node of the I shift register, and K (K is the same number as J) for distinguishing and outputting J (J is an integer of 2 or more) scan signals. It includes an I signal output circuit section including a scan signal output circuit section,
Each of the K scan signal output circuit units is
The Q node and QB node of the I shift register are shared, and each is differentiated based on the Q node potential, the QB node potential, a selected one of clock signals with different phases, and an output signal of one selected among the stages. In operation, each of the J scan signals is output through separate output terminals,
At least one of the K scan signal output circuit units is
a first transistor with a gate electrode connected to the output terminal of a scan signal output circuit selected from among the stages, a first electrode connected to a first voltage line, and a second electrode connected to a first node;
a second transistor having a gate electrode connected to one clock signal line selected from among the clock signals, a first electrode connected to the first node, and a second electrode connected to the Q node of the I shift register;
a third transistor having a gate electrode connected to the first node, a first electrode connected to another selected clock signal line among the clock signals, and a second electrode connected to an output terminal;
A shift register circuit unit each including a fourth transistor with a gate electrode connected to the QB node of the I shift register, a first electrode connected to the output terminal, and a second electrode connected to a second voltage line. 제3항에 있어서,
상기 클록신호들 중 선택된 하나의 클록신호라인과 상기 클록신호들 중 선택된 다른 하나의 클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생되는 시프트 레지스터 회로부.According to paragraph 3,
A shift register circuit unit in which clock signals applied through one clock signal line selected among the clock signals and the other clock signal line selected among the clock signals are generated with a 1/2 period of logic high overlapping. 제1항에 있어서,
상기 K개의 스캔신호 출력 회로부는
제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와,
제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와,
제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와,
제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고,
상기 제1노드 내지 상기 제4노드는 하이전압이 순차적으로 충전되는 시프트 레지스터 회로부.According to paragraph 1,
The K scan signal output circuit units
a first scan signal output circuit unit that turns on in response to the potential of the first node and outputs a first scan signal;
a second scan signal output circuit unit that turns on in response to the potential of the second node and outputs a second scan signal;
a third scan signal output circuit unit that turns on in response to the potential of the third node and outputs a third scan signal;
It includes a fourth scan signal output circuit unit that turns on in response to the potential of the fourth node and outputs a fourth scan signal,
The first to fourth nodes are a shift register circuit unit in which high voltage is sequentially charged. 영상을 표시하는 표시패널; 및
상기 표시패널의 스캔라인들에 연결되고, 시프트 레지스터들과, 상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 갖는 스캔 구동부를 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 턴온 동작하며 제1전압을 출력하는 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호를 기반으로 턴온 동작하며 상기 제I시프트 레지스터의 Q노드 전위를 출력하는 제2트랜지스터와,
상기 제1트랜지스터의 제2전극과 상기 제2트랜지스터의 제1전극이 접속된 노드 전위에 대응하여 턴온 동작하며 상기 클록신호들 중 선택된 다른 하나의 클록신호를 기반으로 스캔하이전압의 상기 J개의 스캔신호를 출력하는 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드 전위에 대응하여 턴온 동작하며 제2전압을 기반으로 스캔로우전압의 상기 J개의 스캔신호를 출력하는 제4트랜지스터를 포함하는 발광표시장치.A display panel that displays images; and
a scan driver connected to the scan lines of the display panel and having stages consisting of shift registers and signal output circuits that operate based on potentials of the shift registers;
Among the above stages, stage I is
It operates based on the I shift register and the potentials of the Q node and QB node of the I shift register, and K (K is the same number as J) for distinguishing and outputting J (J is an integer of 2 or more) scan signals. It includes an I signal output circuit section including a scan signal output circuit section,
Each of the K scan signal output circuit units is
The Q node and QB node of the I shift register are shared, and each is differentiated based on the Q node potential, the QB node potential, a selected one of clock signals with different phases, and an output signal of one selected among the stages. In operation, each of the J scan signals is output through separate output terminals,
At least one of the K scan signal output circuit units is
A first transistor that turns on based on an output signal selected from the stages and outputs a first voltage;
a second transistor that turns on based on one selected clock signal among the clock signals and outputs the Q node potential of the I shift register;
The second electrode of the first transistor and the first electrode of the second transistor are turned on in response to the connected node potential, and the J scans of the scan high voltage are performed based on another clock signal selected among the clock signals. A third transistor that outputs a signal,
A light emitting display device comprising a fourth transistor that turns on in response to the QB node potential of the I shift register and outputs the J scan signals of scan low voltage based on the second voltage. 삭제delete 영상을 표시하는 표시패널; 및
상기 표시패널의 스캔라인들에 연결되고, 시프트 레지스터들과, 상기 시프트 레지스터들의 전위를 기반으로 동작하는 신호출력 회로부들로 구성된 스테이지들을 갖는 스캔 구동부를 포함하고,
상기 스테이지들 중 제I스테이지는
제I시프트 레지스터와, 상기 제I시프트 레지스터의 Q노드와 QB노드의 전위를 기반으로 동작하고 J(J는 2 이상 정수)개의 스캔신호를 구분하여 출력하기 위한 K(K는 J와 동수)개의 스캔신호 출력 회로부를 포함하는 제I신호출력 회로부를 포함하고,
상기 K개의 스캔신호 출력 회로부 각각은
상기 제I시프트 레지스터의 Q노드와 QB노드를 공유하고, 상기 Q노드 전위, 상기 QB노드 전위, 위상이 다른 클록신호들 중 선택된 하나, 상기 스테이지들 중 선택된 하나의 출력신호를 기반으로 각기 구분되어 동작하며 각기 구분된 출력단자를 통해 상기 J개의 스캔신호를 각각 출력하고,
상기 K개의 스캔신호 출력 회로부 중 적어도 하나는
상기 스테이지들 중 선택된 하나의 스캔신호 출력 회로부의 출력단자에 게이트전극이 연결되고 제1전압라인에 제1전극이 연결되고 제1노드에 제2전극이 연결된 제1트랜지스터와,
상기 클록신호들 중 선택된 하나의 클록신호라인에 게이트전극이 연결되고 상기 제1노드에 제1전극이 연결되고 상기 제I시프트 레지스터의 Q노드에 제2전극이 연결된 제2트랜지스터와,
상기 제1노드에 게이트전극이 연결되고 상기 클록신호들 중 선택된 다른 하나의 클록신호라인에 제1전극이 연결되고 출력단자에 제2전극이 연결된 제3트랜지스터와,
상기 제I시프트 레지스터의 QB노드에 게이트전극이 연결되고 상기 출력단자에 제1전극이 연결되고 제2전압라인에 제2전극이 연결된 제4트랜지스터를 각각 포함하는 발광표시장치.A display panel that displays images; and
a scan driver connected to the scan lines of the display panel and having stages consisting of shift registers and signal output circuits that operate based on potentials of the shift registers;
Among the above stages, stage I is
It operates based on the I shift register and the potentials of the Q node and QB node of the I shift register, and K (K is the same number as J) for distinguishing and outputting J (J is an integer of 2 or more) scan signals. It includes an I signal output circuit section including a scan signal output circuit section,
Each of the K scan signal output circuit units is
The Q node and QB node of the I shift register are shared, and each is differentiated based on the Q node potential, the QB node potential, a selected one of clock signals with different phases, and an output signal of one selected among the stages. In operation, each of the J scan signals is output through separate output terminals,
At least one of the K scan signal output circuit units is
a first transistor with a gate electrode connected to the output terminal of a scan signal output circuit selected from among the stages, a first electrode connected to a first voltage line, and a second electrode connected to a first node;
a second transistor with a gate electrode connected to one clock signal line selected from among the clock signals, a first electrode connected to the first node, and a second electrode connected to the Q node of the I shift register;
a third transistor having a gate electrode connected to the first node, a first electrode connected to another selected clock signal line among the clock signals, and a second electrode connected to an output terminal;
A light emitting display device each including a fourth transistor with a gate electrode connected to the QB node of the I shift register, a first electrode connected to the output terminal, and a second electrode connected to a second voltage line. 제8항에 있어서,
상기 클록신호들 중 선택된 하나의 클록신호라인과 상기 클록신호들 중 선택된 다른 하나의 클록신호라인을 통해 인가되는 클록신호들은 로직하이의 1/2 기간이 중첩하며 발생되는 발광표시장치.According to clause 8,
A light emitting display device in which clock signals applied through one clock signal line selected from among the clock signals and the other clock signal line selected from among the clock signals are generated with a 1/2 period of logic high overlapping. 제6항에 있어서,
상기 K개의 스캔신호 출력 회로부는
제1노드의 전위에 대응하여 턴온 동작하며 제1스캔신호를 출력하는 제1스캔신호 출력 회로부와,
제2노드의 전위에 대응하여 턴온 동작하며 제2스캔신호를 출력하는 제2스캔신호 출력 회로부와,
제3노드의 전위에 대응하여 턴온 동작하며 제3스캔신호를 출력하는 제3스캔신호 출력 회로부와,
제4노드의 전위에 대응하여 턴온 동작하며 제4스캔신호를 출력하는 제4스캔신호 출력 회로부를 포함하고,
상기 제1노드 내지 상기 제4노드는 하이전압이 순차적으로 충전되는 발광표시장치.According to clause 6,
The K scan signal output circuit units
a first scan signal output circuit unit that turns on in response to the potential of the first node and outputs a first scan signal;
a second scan signal output circuit unit that turns on in response to the potential of the second node and outputs a second scan signal;
a third scan signal output circuit unit that turns on in response to the potential of the third node and outputs a third scan signal;
It includes a fourth scan signal output circuit unit that turns on in response to the potential of the fourth node and outputs a fourth scan signal,
The first to fourth nodes are sequentially charged with high voltage. 제10항에 있어서,
상기 제1스캔신호 출력 회로부 내지 상기 제4스캔신호 출력 회로부는
상기 표시패널의 제1스캔라인 내지 제4스캔라인에 각각 연결되고, 순차적으로 하이전압을 발생하는 제1 내지 제4스캔신호를 각각 출력하는 발광표시장치.According to clause 10,
The first scan signal output circuit unit to the fourth scan signal output circuit unit
A light emitting display device connected to first to fourth scan lines of the display panel, respectively, and sequentially outputting first to fourth scan signals that generate high voltages. 삭제delete
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