KR102652369B1 - 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 제1 방향으로 연장하는 게이트선, 상기 게이트선과 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나와 중첩하는 차광 패턴, 서로 분리되어 있는 제1 부화소 전극 및 제2 부화소 전극을 포함하는 화소 전극, 상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 브리지, 그리고 상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 브리지를 포함한다. 상기 제1 브리지 및 상기 제2 브리지는 상기 차광 패턴과 중첩하거나 교차하지 않는다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치로서 액정 표시 장치, 발광 표시 장치 등이 사용되고 있다. 표시 장치는 영상을 표시하는 화소들을 포함하고, 각각의 화소는 소정의 휘도를 나타내기 위한 데이터 전압을 인가받는 화소 전극을 포함한다.
화소 전극은 데이터 전압을 전달하는 데이터선과 스위칭 소자인 트랜지스터에 의해 전기적으로 연결될 수 있다. 화소 전극과 트랜지스터는 이들 사이의 절연층에 개구를 형성하고 화소 전극, 화소 전극의 연장부, 또는 화소 전극과 전기적으로 연결된 도전체를 개구를 통해 트랜지스터에 접촉시켜 연결될 수 있다. 화소 전극은 데이터선을 통해 전달되는 데이터 전압을 트랜지스터를 통해 소정의 타이밍에 인가받을 수 있다.
실시예들은 신뢰성이 향상된 표시 장치를 제공하는 것이다. 좀 더 구체적으로, 실시예들은 트랜지스터로 입사할 수 있는 빛을 차단하여 트랜지스터의 물리적 및 전기적 특성이 변하는 것을 방지하고, 화소 전극과 트랜지스터 간의 연결이 끊어지는 불량을 방지할 수 있는 표시 장치를 제공하는 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하며 제1 방향으로 연장하는 게이트선, 상기 게이트선과 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나와 중첩하는 차광 패턴, 서로 분리되어 있는 제1 부화소 전극 및 제2 부화소 전극을 포함하는 화소 전극, 상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 브리지, 그리고 상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 브리지를 포함한다. 상기 제1 브리지 및 상기 제2 브리지는 상기 차광 패턴과 중첩하지 않는다.
상기 제1 부화소 전극 및 상기 제2 부화소 전극은 각각 전체적으로 사각형일 수 있고, 상기 제1 브리지 및 상기 제2 브리지는 각각 상기 제1 부화소 전극 및 상기 제2 부화소 전극과 연결될 수 있다.
상기 제1 브리지는 상기 제1 부화소 전극으로부터 돌출된 제1 연장부 및 상기 제1 연장부보다 폭이 넓은 제1 접촉부를 포함할 수 있고, 상기 제2 브리지는 상기 제2 부화소 전극으로부터 돌출된 제2 연장부 및 상기 제2 연장부보다 폭이 넓은 제2 접촉부를 포함할 수 있다.
상기 차광 패턴은 상기 제1 트랜지스터와 중첩하는 제1 차광 패턴 및 상기 제2 트랜지스터와 중첩하는 제2 차광 패턴을 포함할 수 있고, 상기 제1 연장부 및 상기 제2 연장부 중 하나는 상기 제1 차광 패턴과 상기 제2 차광 패턴 사이를 상기 제1 방향과 교차하는 제2 방향으로 지날 수 있다.
상기 차광 패턴은 상기 제1 트랜지스터 및 상기 제2 트랜지스터 모두와 중첩할 수 있고, 상기 제1 연장부 및 상기 제2 연장부 중 하나는 상기 차광 패턴의 일측을 상기 제1 방향과 교차하는 제2 방향으로 지날 수 있다.
상기 표시 장치는 상기 기판 위에 위치하며 서로 다른 색을 나타내는 제1 색필터, 제2 색필터 및 제3 색필터를 더 포함할 수 있고, 상기 차광 패턴은 상기 제1 색필터와 동일 색을 나타낼 수 있고, 상기 화소 전극은 상기 제2 색필터 또는 상기 제3 색필터와 중첩할 수 있다.
상기 차광 패턴은 상기 기판과 상기 제2 색필터 또는 상기 제3 색필터 사이에 위치할 수 있다.
상기 표시 장치는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 위치하는 제1 절연층을 더 포함할 수 있고, 상기 차광 패턴은 상기 제1 절연층과 상기 제2 색필터 또는 상기 제3 색필터 사이에 위치할 수 있다.
상기 표시 장치는 상기 제1 색필터, 상기 제2 색필터 및 상기 제3 색필터 위에 위치하는 제2 절연층을 더 포함할 수 있고, 상기 제1 브리지 및 상기 제2 브리지는 각각 상기 제1 절연층 및 상기 제2 절연층의 개구를 통해 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 연결될 수 있다.
상기 차광 패턴은 상기 제1 트랜지스터 및 상기 제2 트랜지스터 모두와 중첩할 수 있고, 상기 제1 트랜지스터는 제1 드레인 전극 및 상기 제1 드레인 전극의 확장부를 포함할 수 있고, 상기 제2 트랜지스터는 제2 드레인 전극 및 상기 제2 드레인 전극의 확장부를 포함할 수 있다. 상기 제1 드레인 전극의 확장부는 상기 차광 패턴과 상기 제1 부화소 전극 사이에 위치할 수 있고, 상기 제2 드레인 전극의 확장부는 상기 차광 패턴과 상기 제2 부화소 전극 사이에 위치할 수 있다.
상기 차광 패턴은 상기 제1 방향에 대하여 사선 방향으로 연장하는 부분을 포함할 수 있다.
상기 차광 패턴은 상기 제1 색필터와 연결될 수 있다.
상기 게이트선은 상기 제1 부화소 전극 및 상기 제2 부화소 전극의 사이에 위치할 수 있다.
상기 제1 부화소 전극 및 상기 제2 부화소 전극은 상기 게이트선의 일측에 위치할 수 있다.
일 실시예에 따른 표시 장치는 게이트 선호를 전달하는 게이트선, 상기 게이트선과 연결되어 있는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 위치하는 제1 절연층, 상기 제1 절연층 위에 위치하며 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나와 중첩하는 차광 패턴, 상기 차광 패턴 위에 위치하는 색필터, 상기 색필터 위에 위치하며 제1 부화소 전극 및 제2 부화소 전극을 포함하는 화소 전극, 상기 제1 부화소 전극을 상기 제1 트랜지스터와 연결하며 상기 차광 패턴과 중첩하지 않는 제1 브리지, 그리고 상기 제2 부화소 전극을 상기 제2 트랜지스터와 연결하며 상기 차광 패턴과 중첩하지 않는 제2 브리지를 포함한다.
상기 제1 브리지는 상기 제1 부화소 전극과 연결된 제1 연장부 및 상기 제1 연장부와 연결된 제1 접촉부를 포함할 수 있고, 상기 제2 브리지는 상기 제2 부화소 전극과 연결된 제2 연장부 및 상기 제2 연장부와 연결된 제2 접촉부를 포함할 수 있다.
상기 표시 장치는 상기 색필터와 상기 화소 전극 사이에 위치하는 제2 절연층을 더 포함할 수 있고, 상기 제1 부화소 전극, 상기 제2 부화소 전극, 상기 제1 연장부 및 상기 제2 연장부는 상기 제2 절연층 위에 위치할 수 있고, 상기 제1 브리지 및 상기 제2 브리지는 각각 상기 제1 절연층 및 상기 제2 절연층의 개구를 통해 상기 제1 트랜지스터 및 상기 제2 트랜지스터와 연결될 수 있다.
상기 표시 장치는 서로 다른 색을 나타내는 제1 색필터, 제2 색필터 및 제3 색필터를 더 포함할 수 있고, 상기 차광 패턴은 상기 제1 색필터와 동일 색을 나타낼 수 있고, 상기 색필터는 상기 제2 색필터 또는 상기 제3 색필터일 수 있다.
상기 차광 패턴은 상기 제1 색필터와 연결될 수 있다.
상기 차광 패턴은 상기 제2 색필터 및 상기 제3 색필터와 중첩할 수 있다.
실시예들에 따르면, 트랜지스터로 입사할 수 있는 빛을 차단하여 트랜지스터의 물리적 및 전기적 특성이 변하는 것을 방지할 수 있고, 화소 전극과 트랜지스터 간의 연결이 끊어지는 불량을 방지할 수 있다. 또한, 특별히 언급하지 않더라도, 실시예들에 따르면 명세서 전반에 걸쳐 인식될 수 있는 효과를 얻을 수 있다.
도 1은 일 실시예에 따른 표시 장치의 배치도이다.
도 2는 일 실시예에 따른 표시 장치에서 이웃하는 세 화소의 평면 배치도이다.
도 3은 도 2에서 트랜지스터들과 개구들이 위치하는 영역의 확대도이다.
도 4는 도 3에서 A-A'선을 따라 취한 단면도이다.
도 5는 도 3에서 B-B'선을 따라 취한 단면도이다.
도 6은 일 실시예에 따른 표시 장치의 이웃하는 세 화소에서 트랜지스터 및 개구가 위치하는 영역의 평면 배치도이다.
도 6, 도 7 및 도 8은 각각 일 실시예에 따른 표시 장치의 이웃하는 세 화소에서 트랜지스터들과 개구들이 위치하는 영역의 평면 배치도이다.
도 9 및 도 10은 각각 일 실시예에 따른 표시 장치에서 한 화소의 평면 배치도이다.
첨부한 도면을 참고하여 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었다. 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
명세서 전체에서, 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 부여하였다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도면에서, 방향을 나타내는데 사용되는 부호 x는 제1 방향이고, y는 제1 방향과 수직인 제2 방향이고, z는 제1 방향 및 제2 방향과 수직인 제3 방향이다.
먼저 도 1을 참고하여 일 실시예에 따른 표시 장치의 전체적인 구성에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 배치도이다.
도 1을 참고하면, 표시 장치는 표시 패널(10), 게이트 구동부(20), 데이터 구동부(30), 그리고 신호 제어부(40)를 포함할 수 있다.
표시 패널(10)은 게이트선들(GL1-GLn), 데이터선들(DL1-DLm), 그리고 게이트선들(GL1-GLn) 및 데이터선들(DL1-DLm)과 연결되어 있으며 대략 행렬로 배열된 화소들(PX)을 포함한다. 게이트선들(GL1-GLn)은 대략 행 방향으로 연장할 수 있고, 데이터선들(DL1-DLm)은 대략 열 방향으로 연장할 수 있다. 각각의 화소(PX)는 스위칭 소자인 트랜지스터를 턴온(turn-on)하는 게이트 온 전압과 턴오프(turn-off)하는 게이트 오프 전압을 포함하는 게이트 신호를 게이트선(GL1-GLn)을 통해 인가받을 수 있고, 영상 신호에 대응하는 데이터 전압을 트랜지스터의 턴온 시 데이터선(DL1-DLm)을 통해 인가받을 수 있다.
신호 제어부(40)는 게이트 구동부(20) 및 데이터 구동부(30)를 제어할 수 있다. 신호 제어부(40)는 그래픽 처리부 같은 장치로부터 영상 신호 및 이의 제어 신호를 수신하여, 영상 신호를 표시 패널(10)의 동작 조건에 적합하게 처리한 후, 영상 데이터, 게이트 제어 신호, 데이터 제어 신호 등을 생성하여 출력할 수 있다. 게이트 구동부(20)는 신호 제어부(40)로부터 게이트 제어 신호를 수신하여 게이트 제어 신호를 생성하고 게이트선(GL1-GLn)에 출력할 수 있다. 데이터 구동부(30)는 신호 제어부(40)로부터 데이터 제어 신호와 영상 데이터를 수신하고, 계조 전압 생성부에서 생성된 계조 전압을 이용하여 영상 데이터를 데이터 전압으로 변환하고 데이터선(DL1-DLm)에 출력할 수 있다.
도 2, 도 3, 도 4 및 도 5를 참고하여, 일 실시예에 따른 표시 장치를 화소 영역을 위주로 설명한다.
도 2는 일 실시예에 따른 표시 장치에서 이웃하는 세 화소의 평면 배치도이고, 도 3은 도 2에서 트랜지스터들과 및 개구들이 위치하는 영역의 확대도이고, 도 4는 도 3에서 A-A'선을 따라 취한 단면도이고, 도 5는 도 3에서 B-B'선을 따라 취한 단면도이다.
도 2에는 행 방향인 제1 방향(x)으로 이웃하는 3개의 화소, 즉 제1, 제2 및 제3 화소(PXa, PXb, PXc)가 도시된다. 제1, 제2 및 제3 화소(PXa, PXb, PXc)를 포함하는 한 그룹의 화소는 제1 방향(x) 및 제2 방향(y)으로 반복 배치될 수 있다.
도 2, 도 3, 도 4 및 도 5를 참고하면, 표시 장치의 표시 패널은 제1 표시판(100), 제2 표시판(200), 그리고 제1 표시판(100)과 제2 표시판(200) 사이에 위치하는 액정층(3)을 포함할 수 있다.
제1 표시판(100)은 유리 같은 투명한 절연체로 만들어질 수 있는 제1 기판(110)을 포함할 수 있다. 제1 기판(110) 위에는 게이트선(121) 및 유지 전극선(131)을 포함하는 게이트 도전층이 위치할 수 있다.
게이트 신호를 전달하는 게이트선(121)은 주로 제1 방향(x)으로 연장할 수 있다. 게이트선(121)의 일부 또는 돌출부는 각 화소(PXa, PXb, PXc)에 위치하는 제1 게이트 전극(124a) 및 제2 게이트 전극(124b)을 구성할 수 있다. 본 명세서에서 돌출부는 평면도에서 돌출된 부분을 의미한다.
유지 전극선(131)은 대체로 제1 방향(x)으로 연장하는 제1 부분(131a)과 대체로 제2 방향(y)으로 연장하는 제2 부분(131b)을 포함할 수 있다. 제2 부분(131b)은 이웃하는 두 화소(PXa, PXb, PXc) 사이의 경계를 따라 연장할 수 있다.
게이트 도전층은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 마그네슘(Mg), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 같은 금속을 포함할 수 있다.
게이트 도전층 위에는 규소 산화물(SiOx), 규소 질화물(SiNx) 같은 무기 절연 물질을 포함할 수 있는 게이트 절연층(140)이 위치할 수 있다.
게이트 절연층(140) 위에는 제1 반도체층(154a) 및 제2 반도체층(154b)을 포함하는 반도체층이 위치할 수 있다. 제1 반도체층(154a)은 제1 게이트 전극(124a)과 중첩할 수 있고, 제2 반도체층(154b)은 제2 게이트 전극(124b)과 중첩할 수 있다. 반도체층은 비정질 규소, 다결정 규소, 금속 산화물 같은 반도체 물질을 포함할 수 있다.
반도체층 위에는 오믹 접촉층(Ohmic contact)(163a, 165a)이 위치할 수 있다. 오믹 접촉층은 실리사이드(silicide) 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어질 수 있다.
오믹 접촉층(163a, 165a) 위에는 제1 데이터선(171a) 및 제2 데이터선(171b)을 포함하는 데이터선, 제1 드레인 전극(175a), 그리고 제2 드레인 전극(175b)을 포함하는 데이터 도전층이 위치할 수 있다.
데이터 전압을 전달하는 제1 및 제2 데이터선(171a, 171b)은 대략 제2 방향(y)으로 연장할 수 있다. 각 화소(PXa, PXb, PXc)에 대응하는 제1 데이터선(171a)과 제2 데이터선(171b)은 하나의 영상 신호에 대해 서로 다른 휘도를 나타낼 수 있는 데이터 전압을 각각 전달할 수 있다. 예컨대, 어느 한 계조의 영상 신호에 대해 제2 데이터선(171b)이 전달하는 데이터 전압이 제1 데이터선(171a)이 전달하는 데이터 전압보다 낮을 수 있다. 이와 같이 구성 시, 후술하는 제1 부화소 전극(191a)과 공통 전극(270) 및 그 사이의 액정층(3)에 의해 형성되는 제1 액정 축전기의 충전 전압보다 제2 부화소 전극(191b)과 공통 전극(270) 및 그 사이의 액정층(3)에 의해 형성되는 제2 액정 축전기의 충전 전압을 작게 할 수 있다. 그 결과, 한 화소(PX)에서 제1 부화소 전극(191a)과 중첩하는 영역의 휘도와 제2 부화소 전극(191b)과 중첩하는 영역의 휘도를 다르게 할 수 있으므로, 측면에서 바라보는 영상이 정면에서 바라보는 영상에 최대한 가깝게 되도록 할 수 있어, 측면 시인성을 개선할 수 있다.
제1 데이터선(171a)의 일부 또는 돌출부는 각 화소(PXa, PXb, PXc)에 위치하는 제1 소스 전극(173a)을 구성할 수 있고, 제2 데이터선(171b)의 일부 또는 돌출부는 각 화소(PXa, PXb, PXc)에 위치하는 제2 소스 전극(173b)을 구성할 수 있다. 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)은 다른 부분보다 폭이 넓은 확장부(177a, 177b)를 포함할 수 있다.
제1 게이트 전극(124a), 제1 소스 전극(173a), 제1 드레인 전극(175a)은 제1 반도체층(154a)과 함께 제1 트랜지스터(Qa)를 이룰 수 있다. 제2 게이트 전극(124b), 제2 소스 전극(173b), 제2 드레인 전극(175b)은 제2 반도체층(154b)과 함께 제2 트랜지스터(Qb)를 이룰 수 있다. 제1 트랜지스터(Qa)의 채널은 제1 반도체층(154a)에서 제1 소스 전극(173a)과 제1 드레인 전극(175a) 사이의 부분에 형성될 수 있다. 제2 트랜지스터(Qb)의 채널은 제2 반도체층(154b)에서 제2 소스 전극(173b)과 제2 드레인 전극(175b) 사이의 부분에 형성될 수 있다. 제1 및 제2 트랜지스터(Qa, Qb)는 동일한 게이트선(121)에 연결되어, 동일한 게이트선(121)을 통해 전달되는 게이트 신호를 동시에 인가받을 수 있다.
각 트랜지스터(Qa, Qb)에서 소스 전극(173a, 173b)과 드레인 전극(175a, 175b)은 도면에 지시된 것과 반대일 수 있다. 예컨대, 제1 트랜지스터(Qa)에서 도면부호 173a으로 지시된 부분이 드레인 전극일 수 있고, 도면부호 175a으로 지시된 부분이 소스 전극일 수 있다. 따라서 확장부(177a)는 제1 트랜지스터(Qa)의 소스 전극의 확장부(177a)일 수 있고, 확장부(177b)는 제2 트랜지스터(Qb)의 소스 전극의 확장부(177b)일 수 있다.
각각의 화소(PXa, PXb, PXb)에서 제1 및 제2 트랜지스터(Qa, Qb)의 상대적 위치와 관련하여, 도시된 실시예에서, 제1 트랜지스터(Qa)가 좌측에 위치하고 제2 트랜지스터(Qb)가 우측에 위치하고 있으나, 그 반대로 위치할 수도 있다. 또한, 일부 화소에는 제1 트랜지스터(Qa)가 좌측에 위치하고, 일부 화소에는 제2 트랜지스터(Qb)가 좌측에 위치할 수도 있다.
데이터 도전층은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 백금(Pt), 팔라듐(Pd), 니켈(Ni), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 크롬(Cr), 탄탈륨(Ta) 같은 금속을 포함할 수 있다.
각 화소(PXa, PXb, PXc)에 위치하는 제1 및 제2 트랜지스터(Qa, Qb)는 대략 제1 방향(x)으로 배열되어 있을 수 있다. 제1 및 제2 트랜지스터(Qa, Qb)는 각 화소(PXa, PXb, PXc)에 대응하는 제1 데이터선(171a)과 제2 데이터선(171b) 사이에 위치할 수 있다.
데이터 도전층 위에는 제1 절연층(180a)이 위치할 수 있다 제1 절연층(180a)은 규소 질화물, 규소 산화물 같은 무기 절연 물질을 포함할 수 있다. 제1 절연층(180a)은 유기 절연 물질을 포함할 수도 있다.
제1 절연층(180a) 위에는 색필터(230a, 230b, 230c) 및 차광 패턴(CP)을 포함하는 색필터층이 위치할 수 있다.
각각의 색필터(230a, 230b, 230c)는 적색, 녹색, 청색 등의 기본 색(primary colors) 중 하나를 표시할 수 있다. 예컨대, 제1 색필터(230a)는 적색을 나타낼 수 있고, 제2 색필터(230b)는 녹색을 나타낼 수 있고, 제3 색필터(230c)는 청색을 나타낼 수 있다. 이와 달리, 제1 색필터(230a)는 적색을 나타낼 수 있고, 제2 색필터(230b)는 청색을 나타낼 수 있고, 제3 색필터(230c)는 녹색을 나타낼 수 있다.
제1 색필터(230a)는 제1 화소(PXa)에 대응하여 위치할 수 있고, 제2 색필터(230b)는 제2 화소(PXb)에 대응하여 위치할 수 있고, 제3 색필터(230c)는 제3 화소(PXc)에 대응하여 위치할 수 있다. 다시 말해, 제1 색필터(230a)는 제1 화소(PXa)와 중첩할 수 있고, 제2 색필터(230b)는 제2 화소(PXb)와 중첩할 수 있고, 제3 색필터(230c)는 제3 화소(PXc)와 중첩할 수 있다. 각 색필터(230a, 230b, 230c)는 제2 방향(y)으로 연장하여 한 열(column)에 위치하는 화소들에 대응할 수 있다. 제1, 제2 및 제3 색필터(230a, 230b, 230c)를 포함하는 한 그룹의 색필터는 제1 방향(x)으로 반복적으로 배치되어 있을 수 있다.
이웃하는 두 화소(PXa, PXb, PXc)의 경계에서 이웃하는 두 화소(PXa, PXb, PXc)에 대응하는 두 색필터(230a, 230b, 230c)는 중첩할 수 있다. 예컨대, 제1 색필터(230a)는 이웃하는 제1 및 제2 화소(PXa, PXb)의 경계에서 제2 색필터(230b)와 중첩할 수 있다. 제1 및 제2 색필터(230a, 230b)의 중첩 부분은 유지 전극선(131)의 제2 부분(131b)과 중첩할 수 있다. 이웃하는 두 화소(PXa, PXb, PXc)의 경계에서 두 색필터(230a, 230b, 230c)의 중첩 부분은 이웃하는 두 화소(PXa, PXb, PXc) 사이의 빛 샘을 방지할 수 있다.
제1 색필터(230a)는 제2 색필터(230b) 및 제3 색필터(230c)보다 먼저 형성될 수 있다. 따라서 제1 색필터(230a)와 제2 색필터(230b)가 중첩하는 영역에서 제2 색필터(230b)는 제1 색필터(230a) 위에 위치할 수 있고, 제1 색필터(230a)와 제3 색필터(230c)가 중첩하는 영역에서 제3 색필터(230c)는 제1 색필터(230a) 위에 위치할 수 있다.
각 색필터(230a, 230b, 230c)는 제1 및 제2 드레인 전극(175a, 175b)의 확장부(177a, 177b)와 각각 중첩하는 개구(235a, 235b)를 가질 수 있다.
차광 패턴(CP)은 제1 색필터(230a)와 동일 공정에서 동일 재료로 형성될 수 있다. 예컨대, 제1 절연층(180a) 위에 제1 색을 나타낼 수 있는 물질(예컨대, 안료 분산된 포토레지스트(photoresist))로 소정 두께의 층을 형성한 후 포토리소그래피(photolithography) 공정을 통해 패터닝하여, 제1 색필터(230a)와 차광 패턴(CP)을 함께 형성할 수 있다. 따라서 차광 패턴(CP)은 제1 색필터(230a)와 동일 색을 나타낼 수 있고, 동일층에 위치할 수 있다. 예컨대, 제1 색필터(230a)가 적색을 나타낼 경우, 차광 패턴(CP)은 적색을 나타낼 수 있다. 차광 패턴(CP)은 제1 절연층(180a)과 제2 및 제3 색필터(230b, 230c) 사이에 위치할 수 있다. 제2 및 제3 색필터(230b, 230c)는 차광 패턴(CP)을 덮을 수 있다.
차광 패턴(CP)은 제1 색필터(230a)와 다른 색을 나타내는 제2 및 제3 색필터(230b, 230c)가 위치하는 제2 및 제3 화소(PXb, PXc)에 위치할 수 있다. 차광 패턴(CP)은 차광 패턴(CP)과 같은 색을 나타내는 제1 색필터(230a) 또는 제1 화소(PXa)와 이격될 수 있다. 대략 사각형의 차광 패턴(CP)이 도시되어 있으나, 차광 패턴(CP)은 다양한 형상, 예컨대 대략 원형일 수 있다.
제2 및 제3 화소(PXb, PXc)에 위치하는 차광 패턴(CP)은 제1 및 제2 트랜지스터(Qa, Qb)와 중첩할 수 있다. 특히, 차광 패턴(CP)은 제1 및 제2 트랜지스터(Qa, Qb)의 제1 및 제2 반도체층(154a, 154b)의 채널과 각각 중첩할 수 있다. 각 화소(PXb, PXc)에 위치하는 차광 패턴(CP)의 개수는 각 화소(PXb, PXc)가 포함하는 트랜지스터의 개수에 대응할 수 있다. 도시될 실시예에서 제2 및 제3 화소(PXb, PXc)에는 각각 2 개의 차광 패턴(CP)이 위치할 수 있다.
차광 패턴(CP)은 위쪽에서 제1 및 제2 트랜지스터(Qa, Qb), 특히 채널 쪽으로 진행하는 빛, 예컨대 제1 표시판(100) 하부로부터 입사하여 제2 표시판(200)에 의해 제1 및 제2 트랜지스터(Qa, Qb) 쪽으로 반사된 빛을 흡수하여 빛이 제1 및 제2 트랜지스터(Qa, Qb)의 채널에 도달하는 것을 방지할 수 있다. 따라서 차광 패턴(CP)은 제1 및 제2 트랜지스터(Qa, Qb)의 물성이나 전기적 특성이 빛에 의해 변하는 것을 방지할 수 있다. 이를 통해 제1 및 제2 트랜지스터(Qa, Qb)의 초기 문턱 전압을 개선하고 문턱 전압의 변화량을 줄일 수 있고, 표시 장치의 누설 전류를 방지하고 색 변화를 줄여, 표시 품질 및 신뢰성을 향상시킬 수 있다. 차광 패턴(CP)은 제1 색필터(230a)와 함께 형성될 수 있으므로, 차광 패턴(CP)을 형성하기 위한 추가 공정 단계를 요하지 않는다.
색필터층 위에는 제2 절연층(180b)이 위치할 수 있다. 제2 절연층(180b)은 유기 절연 물질 또는 무기 절연 물질을 포함할 수 있다. 제2 절연층(180b)은 대체로 평탄한 윗면을 제공할 수 있다. 제2 절연층(180b)은 색필터층이 노출되는 것을 방지하고, 색필터층 내의 안료 등의 불순물이 액정층(3)으로 유입되는 것을 방지할 수 있다. 제2 절연층(180b)은 평탄화층 또는 오버코트층으로 불릴 수 있다.
제1 절연층(180a)과 제2 절연층(180b)은 제1 드레인 전극(175a)의 확장부(177a)와 중첩하는 개구(185a), 그리고 제2 드레인 전극(175b)의 확장부(177b)와 중첩하는 개구(185b)를 포함할 수 있다.
제2 절연층(180b) 위에는 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)을 포함하는 화소 전극(191), 제1 브리지(bridge)(195a), 제2 브리지(195b), 그리고 차폐 전극(199)을 포함하는 화소 전극층이 위치할 수 있다.
제1 화소(PXa)의 화소 전극(191)은 제1 색필터(230a)와 중첩할 수 있고, 제2 화소(PXb)의 화소 전극(191)은 제2 색필터(230b)와 중첩할 수 있고, 제3 화소(PXc)의 화소 전극(191)은 제3 색필터(230c)와 중첩할 수 있다.
제1 부화소 전극(191a)과 제2 부화소 전극(191b)은 물리적으로 분리되어 있을 수 있다. 각 화소(PXa, PXb, PXc)에서 제1 및 제2 트랜지스터(Qa, Qb)가 위치하는 영역을 사이에 두고 일측에 제1 부화소 전극(191a)이 위치할 수 있고 타측에 제2 부화소 전극(191b)이 위치할 수 있다.
제1 부화소 전극(191a) 및 제2 부화소 전극(191b) 각각의 전체적인 모양은 사각형일 수 있다. 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 각각 가로 줄기부(192a, 192b) 및 세로 줄기부(193a, 193b)를 포함하는 십자형 줄기부, 그리고 십자형 줄기부로부터 사선 방향으로 연장하는 가지부들(194a, 194b)을 포함할 수 있다. 이와 같은 구조에 의해, 각 부화소 전극(191a, 191b)은 복수의 영역(예컨대, 4개의 영역)의 나뉠 수 있고, 복수의 영역에서 액정층(3)의 액정 분자들(31)이 기울어지는 방향이 다르게 제어됨으로써 광시야각을 구현할 수 있다 제1 부화소 전극(191a)은 제2 부화소 전극(191b)보다 작을 수 있다. 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 차광 패턴(CP)과 중첩하지 않을 수 있다.
제1 브리지(195a)는 제1 부화소 전극(191a)으로부터 돌출하는 연장부(195a1) 및 연장부(195a1)보다 폭이 넓은 접촉부(195a2)를 포함할 수 있다. 접촉부(195a2)는 제1 드레인 전극(175a)의 확장부(177a)와 중첩할 수 있다. 제2 브리지(195b)는 제2 부화소 전극(191b)으로부터 돌출하는 연장부(195b1) 및 연장부(195b1)보다 폭이 넓은 접촉부(195b2)를 포함할 수 있다. 접촉부(195b2)는 제2 드레인 전극(175b)의 확장부(177b)와 중첩할 수 있다. 접촉부(195a2)는 개구(185a)를 통해 제1 드레인 전극(175a)의 확장부(177a)와 연결될 수 있고, 접촉부(195b2)는 개구(185b)를 통해 제2 드레인 전극(175b)의 확장부(177b)와 연결될 수 있다. 이에 따라, 제1 트랜지스터(Qa) 및 제2 트랜지스터(Qb)가 턴온되면 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)은 제1 드레인 전극(175a) 및 제2 드레인 전극(175b)으로부터 각각의 데이터 전압을 인가받을 수 있다.
제1 브리지(195a) 및 제2 브리지(195b)는 차광 패턴(CP)과 중첩하지 않게 위치할 수 있다. 차광 패턴(CP) 위에는 제2 색필터(230b) 또는 제3 색필터(230c)가 위치하므로, 차광 패턴(CP)과 중첩하는 영역은 도 5에 도시된 바와 같이 다른 영역보다 높이 솟아 있을 수 있다. 따라서 제1 브리지(195a) 또는 제2 브리지(195b)가 차광 패턴(CP)과 중첩하게 제2 절연층(180b) 위에 위치할 경우, 제1 표시판(100)의 상면을 이물을 제거하기 위한 연마 공정 등에서 제1 브리지(195a) 또는 제2 브리지(195b)에 외력이 가해질 수 있고, 제1 브리지(195a) 또는 제2 브리지(195b)가 유실될 수 있다. 그 결과, 제1 부화소 전극(191a)과 제1 드레인 전극(175a) 간의 단선 및/또는 제2 부화소 전극(191b)과 제2 드레인 전극(175b) 간의 단선이 발생할 수 있고, 화소 불량이 발생할 수 있다. 제1 브리지(195a) 및 제2 브리지(195b)는 차광 패턴(CP) 간에 간섭이 발생하지 않도록, 제1 브리지(195a) 및 제2 브리지(195b)는 차광 패턴(CP)과 교차하지 않게 배치될 수 있고, 이에 따라 표시 장치의 불량 발생을 줄일 수 있다.
도시된 실시예에서, 차광 패턴(CP)과의 간섭은 주로 제1 브리지(195a) 및 제2 브리지(195b)의 연장부(195a1, 195b1)에서 문제될 수 있고, 특히 제2 부화소 전극(191b)과 연결된 연장부(195b1)에서 문제될 수 있다. 왜냐하면, 연장부(195b1)는 차광 패턴(CP)이 제1 방향(x)으로 배열되어 있는 영역을 가로질러 제2 방향(y)으로 연장하는 부분을 포함하기 때문이다. 이와 같은 구조(configuration)에서, 연장부(195b1)는 이웃하는 두 차광 패턴(CP) 사이를 제2 방향으로 지나가도록 배치됨으로써, 차광 패턴(CP)과 중첩하거나 교차하지 않게 위치할 수 있다.
차폐 전극(199)은 제1 방향(x)으로 연장하는 가로부 및/또는 제2 방향(y)으로 연장하는 세로부를 포함할 수 있다. 차폐 전극(199)은 제1 방향(x)으로 이웃하는 화소들(PXa, PXb, PXc) 사이 및/또는 제2 방향(y)으로 이웃하는 화소들(PXa, PXb, PXc) 사이에 위치할 수 있다. 차폐 전극(199)은 데이터선(171a, 171b) 및/또는 게이트선(121)의 전계가 액정층(3)이나 부화소 전극(191a, 191b)에 영향을 미치는 것을 차폐할 수 있다. 차폐 전극(199)에는 공통 전극(270)에 인가되는 전압(공통 전압)과 동일한 전압이 인가될 수 있다. 이 경우, 차폐 전극(199)과 공통 전극(270) 사이에 전위차가 없으므로, 차폐 전극(199)과 공통 전극(270) 사이의 액정 분자들(31)은 배향되지 않을 수 있다. 따라서 노멀리 블랙 모드(normally black mode)의 표시 장치에서, 차폐 전극(199)은 차광 부재와 같은 기능을 할 수 있다.
화소 전극층은 제2 절연층(180b) 위에 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO) 같은 투명 도전 물질로 도전층을 형성한 후 포토리소그래피 공정을 통해 패터닝하여 함께 형성될 수 있다. 제1 브리지(195a)는 제1 부화소 전극(191a)과 일체로 형성될 수 있고, 제2 브리지(195b)는 제2 부화소 전극(191b)과 일체로 형성될 수 있다.
제2 절연층(180b) 및 화소 전극층 위에는 제1 표시판(100)과 제2 표시판(200) 사이의 간격을 유지시키기 위한 스페이서(CS)가 위치할 수 있다. 스페이서(CS)는 제1 색필터(230a)와 중첩하게 위치할 수 있다. 스페이서(CS)는 도시된 것 같이 제1 표시판(100)과 제2 표시판(200)의 간격에 대응하는 높이의 스페이서(CS) 및 그보다 높이가 낮은 스페이서를 포함할 수 있다.
화소 전극층 위에는 제1 배향막(11)이 위치할 수 있다. 제1 배향막(11)은 수직 배향막일 수 있다.
제2 표시판(200)은 유리 같은 투명한 절연체로 만들어질 수 있는 제2 기판(210)을 포함할 수 있다. 제2 기판(210) 위에는 블랙 매트릭스(black matrix)로 불리는, 빛샘을 막아주는 차광 부재(220)가 위치할 수 있다. 차광 부재(220)는 제1 부화소 전극(191a)과 제2 부화소 전극(191b) 사이에서 제1 방향(x)으로 연장하며 제1 및 제2 트랜지스터(Qa, Qb)와 중첩하는 부분을 포함할 수 있다. 차광 부재(220)는 제1 표시판(100)에 위치할 수도 있다.
차광 부재(220) 위에는 공통 전극(270)이 위치할 수 있다. 공통 전극(270)에는 일정한 크기의 공통 전압이 인가될 수 있다. 공통 전극(270)은 ITO, IZO 등의 투명한 도전 물질을 포함할 수 있다.
공통 전극(270) 위에는 수직 배향막일 수 있는 제2 배향막(21)이 위치할 수 있다.
제1 표시판(100)과 제2 표시판(200) 사이의 액정층(3)은 액정 분자들(31)을 포함한다. 액정 분자들(31)은 음의 유전율 이방성을 가질 수 있고, 액정층(3)에 전계가 생성되지 않은 상태에서 제1 및 제2 기판(110, 210)에 대략 수직인 방향으로 배향되어 있을 수 있다. 액정 분자들(31)은 액정층(3)에 전계가 생성되지 않을 때 일정한 방향으로 선경사(pretilt)를 이룰 수 있다. 예컨대, 액정 분자들(31)은 제1 및 제2 부화소 전극(191a, 191b)의 가지부들(194a, 194b)에 대략 나란한 방향으로 선경사를 이루며 기울어져 있을 수 있다.
제1 표시판(100)의 아래 또는 뒤에는 빛을 공급하는 백라이트(backlight)가 위치할 수 있다. 도 5에 도시된 바와 같이 백라이트의 빛이 게이트 도전층과 데이터 도전층 사이를 통과하여 제2 표시판(200)의 공통 전극(270) 등에서 반사되어 다시 제1 표시판(100)의 제1 트랜지스터(Qa) 또는 제2 트랜지스터(Qb)를 향하여 입사될 때, 빛의 대부분이 차광 패턴(CP)에서 흡수될 수 있고, 전술한 바와 같이 표시 장치의 신뢰성을 높일 수 있다.
이하에서는 몇몇 실시예에 대하여 전술한 실시예와 차이점을 위주로 설명한다.
도 6, 도 7 및 도 8은 각각 일 실시예에 따른 표시 장치의 이웃하는 세 화소에서 트랜지스터 및 개구가 위치하는 영역의 평면 배치도이다. 도 6, 도 7 및 도 8에 각각 도시되는 영역은 도 3에 도시된 영역과 실질적으로 동일할 수 있다.
도 6, 도 7 및 도 8 각각의 실시예는 전술한 도 3의 실시예와 차광 패턴(CP) 및 제2 브리지(195b)의 형상 및 배치에 있어서 차이가 있다.
먼저 도 6을 참고하면, 일 실시예에 따른 차광 패턴(CP)은 제2 화소(PXb) 및 제3 화소(PXc)에 각각 위치할 수 있다. 제2 및 제3 화소(PXb, PXc) 각각에서 차광 패턴(CP)은 제1 트랜지스터(Qa) 및 제2 트랜지스터(Qb)와 모두 중첩할 수 있다. 다시 말해, 차광 패턴(CP)은 제1 트랜지스터(Qa) 및 제2 트랜지스터(Qb) 모두와 중첩하도록 제1 방향(x)을 따라 길쭉한 형태일 수 있고, 각각의 화소(PXb, PXc)에 하나씩 배치될 수 있다. 이와 같이, 차광 패턴(CP)의 형성 시 전술한 도 3의 실시예보다 차광 패턴(CP)의 크기가 증가할 수 있다.
차광 패턴(CP)은 제1 색필터(230a)와 동일 공정에서 동일 재료로 형성되므로, 그 두께 및 크기 제어가 어려울 수 있다. 따라서 차광 패턴(CP)의 크기가 증가하면 표시 장치의 제조 공정에서 차광 패턴(CP)의 크기 균일성을 효과적으로 관리할 수 있고, 고해상도 표시 장치에서 차광 패턴(CP)을 형성하기가 좀 더 용이할 수 있다. 또한, 차광 패턴(CP)이 그 하부층, 즉 제1 절연층(180a)과 접촉하는 면적이 증가하므로, 차광 패턴(CP)의 부착력이 증가하여 차광 패턴(CP)의 박리를 줄일 수 있다.
이와 같이 차광 패턴(CP)의 형성 시 제2 브리지(195b)를 전술한 실시예와 같이 형성하면 제2 브리지(195b)의 연장부(195b1)는 차광 패턴(CP)과 교차하고 중첩할 것이다. 따라서 연장부(195b1)는 한 화소(PXb, PXc)의 제1 및 제2 트랜지스터(Qa, Qb) 사이를 지나지 않고, 차광 패턴(CP)의 우측 또는 좌측을 제2 방향으로 지나가도록 형성될 수 있다. 예컨대, 제2 화소(PXb)의 제2 부화소 전극(191b)와 연결된 연장부(195b1)는 차광 패턴(CP)과 제3 화소(PXc) 사이에서 차광 패턴(CP)과 중첩하지 않게 연장할 수 있다. 제3 화소(PXc)의 제2 부화소 전극(191b)와 연결된 연장부(195b1)는 차광 패턴(CP)과 제1 화소(PXa) 사이에서 차광 패턴(CP)과 중첩하지 않게 연장할 수 있다.
도 7을 참고하면, 일 실시예에 따른 차광 패턴은 제1 차광 패턴(CP1), 제2 차광 패턴(CP2) 및 제3 차광 패턴(CP3)을 포함할 수 있다. 제1, 제2 및 제3 차광 패턴(CP1, CP2, CP3)은 모두 제1 색필터(230a)와 동일 공정에서 동일 재료로 형성될 수 있다.
제1 차광 패턴(CP1)은 제1 색필터(230a) 및 제1 화소(PXa)와 이격되어 있으며, 이웃하는 제2 및 제3 화소(PXb, PXc)에 걸쳐 연속적으로 형성되어 있을 수 있다. 구체적으로, 제1 차광 패턴(CP1)은 제2 화소(PXb)의 제2 트랜지스터(Qb) 및 제3 화소(PXc)의 제1 트랜지스터(Qa) 모두와 중첩할 수 있다. 제1 차광 패턴(CP1)은 제2 화소(PXb)의 제2 트랜지스터(Qb)와 연결된 제2 데이터선(171b) 및 제3 화소(PXc)의 제1 트랜지스터(Qa)와 연결된 제1 데이터선(171a)과 중첩할 수 있다. 제1 차광 패턴(CP1)과 중첩하는 제2 및 제3 화소(PXb, PXc)의 제1 트랜지스터(Qa) 및 제2 트랜지스터(Qb)는 대체로 제1 방향(x)으로 배열되어 있을 수 있다.
제2 차광 패턴(CP2)은 제1 색필터(230a)와 연결되어 있으며, 제1 색필터(230a)로부터 대략 제1 방향(x)으로 돌출할 수 있다. 따라서 제2 차광 패턴(CP2)은 제1 색필터(230a)와 일체일 수 있다. 제2 차광 패턴(CP2)은 제1 화소(PXa)와 이웃하는 제2 화소(PXb)의 제1 트랜지스터(Qa)와 중첩할 수 있다.
제3 차광 패턴(CP3)은 제1 색필터(230a)와 연결되어 있으며, 제1 색필터(230a)로부터 대략 제1 방향(x)과 반대 방향으로 돌출할 수 있다. 따라서 제3 차광 패턴(CP3)은 제1 색필터(230a)와 일체일 수 있다. 제3 차광 패턴(CP3)은 제1 화소(PXa)와 이웃하는 제3 화소(PXc)의 제2 트랜지스터(Qb)와 중첩할 수 있다.
이웃하는 제1, 제2 및 제3 화소(PXa, PXb, PXc)에는 제1 색필터(230a)와 분리된 섬형(island type)의 차광 패턴으로 하나의 제1 차광 패턴(CP1)만 존재할 수 있다. 이와 같이 차광 패턴(CP1, CP2, CP3)의 형성 시 차광 패턴(CP1, CP2, CP3)의 크기를 증가시킬 수 있을 뿐만 아니라, 차광 패턴(CP2, CP3)이 제1 색필터(230a)와 연결되어 있으므로, 차광 패턴(CP1, CP2, CP3)을 좀 더 용이하게 형성할 수 있고, 박리를 억제할 수 있다.
도 3의 실시예와 유사하게, 제2 화소(PXb)의 제2 브리지(195b)의 연장부(195b1)는 제2 화소(PXb) 내에서 이웃하는 제1 차광 패턴(CP1)과 제2 차광 패턴(CP2) 사이를 지나가도록 연장할 수 있고, 제3 화소(PXc)의 제2 브리지(195b)의 연장부(195b1)는 제3 화소(PXc) 내에서 이웃하는 제1 차광 패턴(CP1)과 제3 차광 패턴(CP3) 사이를 지나가도록 연장할 수 있다. 따라서 제2 및 제3 화소(PXb, PXc)의 제1 및 제2 브리지(195a, 195b)(특히 제2 브리지(195b)의 연장부(195b1))는 제1, 제2 및 제3 차광 패턴(CP1, CP2, CP3) 어느 것과도 중첩하거나 교차하지 않게 배치될 수 있다.
도 8의 실시예는 제2 트랜지스터(Qb), 게이트선(121) 등의 형상 및 배치에서도 전술한 실시예들과 또한 차이가 있다.
도 8을 참고하면, 제2 및 제3 화소(PXb, PXc)에서 제2 트랜지스터(Qb)보다 제2 드레인 전극(175b)의 확장부(177b)가 제2 부화소 전극(191b)에 가까이 위치하도록 배치되어 있다. 즉, 확장부(177b)는 제2 트랜지스터(Qb)으로부터 제2 부화소 전극(191b)을 향하여 돌출할 수 있다. 이에 따라, 제2 및 제3 화소(PXb, PXc)의 트랜지스터들(Qa, Qb)은 제1 방향(x)으로 지그재그로 배치될 수 있다. 게이트선(121) 또한 제2 및 제3 화소(PXb, PXc)의 트랜지스터들(Qa, Qb)과 중첩하도록 제1 방향(x)으로 지그재그로 연장할 수 있다.
차광 패턴(CP)은 이웃하는 제2 화소(PXb) 및 제3 화소(PXc)에 걸쳐 연속적으로 위치할 수 있다. 차광 패턴(CP)은 제1 방향(x)으로 일측 및 타측에 위치하는 이웃하는 제1 색필터(230a)와 연결되어 있다. 차광 패턴(CP)은 제2 및 제3 화소(PXb, PXc)의 제1 및 제2 트랜지스터(Qa, Qb)와 중첩할 수 있고, 제1 방향(x)으로 지그재그로 연장할 수 있다. 차광 패턴(CP)은 제1 방향(x)으로 연장하는 부분과 제1 방향(x)에 대하여 사선 방향으로 연장하는 부분을 포함할 수 있다. 도시된 것과 달리, 차광 패턴(CP)은 대략 사선 방향으로 연장하는 부분만을 포함할 수도 있다.
제1 방향(x)으로 트랜지스터들(Qa, Qb)을 지그재그로 배치하고 이에 부합하게 차광 패턴(CP)을 형성함으로써, 제1 부화소 전극(191a)과 제2 부화소 전극(191b) 사이의 간격을 증가시키지 않으면서, 제1 및 제2 부화소 전극(191a, 191b)을 각각 제1 및 제2 브리지(195a, 195b)를 통해 제1 및 제2 드레인 전극(175a, 175b)의 확장부(177a, 177b)와 연결할 수 있다. 확장부(177a)가 돌출된 방향과 확장부(177b)가 돌출된 방향이 서로 반대이므로, 트랜지스터들(Qa, Qb)을 제1 방향(x)으로 나란하게 배치하면, 제1 부화소 전극(191a)과 제2 부화소 전극(191b) 사이의 간격이 증가할 수 있다. 이 경우, 표시 장치의 개구율(aperture ratio)이 줄어들 뿐만 아니라 고해상도화에 불리할 수 있다.
위와 같은 구조에서 제2 드레인 전극(175b)의 확장부(177b)가 차광 패턴(CP)과 제2 부화소 전극(191b) 사이에 위치한다. 따라서 제2 부화소 전극(191b)을 확장부(177b)에 연결하기 위한 제2 브리지(195b)는 차광 패턴(CP)과 교차하거나 중첩하지 않게 배치될 수 있고, 제2 브리지(195b)의 설계 자유도가 증가할 수 있다. 마찬가지로, 제1 드레인 전극(175a)의 확장부(177a)가 차광 패턴(CP)과 제1 부화소 전극(191a) 사이에 위치하므로, 제1 부화소 전극(191a)을 확장부(177a)에 연결하기 위한 제1 브리지(195a)는 차광 패턴(CP)과 교차하거나 중첩하지 않게 배치될 수 있다.
제2 및 제3 화소(PXb, PXc)에 하나의 차광 패턴(CP)이 연속적으로 형성된 실시예가 도시되어 있으나, 차광 패턴CP)은 도 3, 도 6 및/또는 도 7의 실시예와 같이 분리 및 이격되어 있는 복수의 차광 패턴을 포함하도록 형성될 수도 있다.
도 9는 일 실시예에 따른 표시 장치에서 한 화소의 평면 배치도이다.
도 9를 참고하면, 전술한 실시예들과 달리, 제1 부화소 전극(191a) 및 제2 부화소 전극(191b) 게이트선(121)을 사이에 두지 않고, 모두 게이트선(121)의 일측에 위치하는 실시예가 도시된다. 도시된 화소(PX)는 서로 이웃하는 3개의 화소(PXa, PXb, PXc) 중 제2 화소(PXb) 또는 제3 화소(PXc)일 수 있다.
화소 전극(191)은 서로 분리되어 있는 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)을 포함할 수 있다. 제1 부화소 전극(191a)은 제1 브리지(195a)를 통해 제1 트랜지스터(Qa)의 제1 드레인 전극(175a)의 확장부(177a)와 연결될 수 있고, 제2 부화소 전극(191b)은 제2 브리지(195b)를 통해 제2 트랜지스터(Qb)의 제2 드레인 전극(175b)의 확장부(177b)와 연결될 수 있다. 이에 따라, 제1 부화소 전극(191a)은 제1 데이터선(171a)을 통해 전달되는 데이터 전압을 인가받을 수 있고, 제2 부화소 전극(191b)은 제2 데이터선(171b)을 통해 전달되는 데이터 전압을 인가받을 수 있다. 제1 부화소 전극(191a)과 제2 부화소 전극(191b)은 동일한 영상 신호에 기초하는 서로 다른 데이터 전압을 동시에 인가받을 수 있고, 이에 따라 한 화소(PX)에서 제1 부화소 전극(191a)과 중첩하는 영역의 휘도와 제2 부화소 전극(191b)과 중첩하는 영역의 휘도를 다르게 할 수 있으므로, 측면 시인성을 개선할 수 있다.
제1 부화소 전극(191a)이 제2 부화소 전극(191b)보다 게이트선(121)에 가까이 위치하는 예가 도시되어 있으나, 그 반대일 수도 있다.
제1 색필터(230a)와 함께 형성될 수 있는 차광 패턴(CP)은 제1 및 제2 트랜지스터(Qa, Qb)와 중첩할 수 있고, 차광 패턴(CP)은 제1 및 제2 트랜지스터(Qa, Qb)로 입사하는 빛을 흡수하여, 빛이 제1 및 제2 트랜지스터(Qa, Qb)의 채널에 도달하는 것을 방지할 수 있다. 차광 패턴(CP)은 전술한 도 3, 도 6, 도 7 및/또는 도 8의 실시예와 같이 다양하게 형성되고 배치될 수 있다.
도시된 구조에서, 제1 드레인 전극(175a)의 확장부(177a) 및 제2 드레인 전극(175b)의 확장부(177b)가 모두 차광 패턴(CP)과 화소 전극(191) 사이에 위치한다. 따라서 제1 부화소 전극(191a)을 확장부(177a)에 연결하기 위한 제1 브리지(195a), 그리고 제2 부화소 전극(191b)을 확장부(177b)에 연결하기 위한 제2 브리지(195b)는 차광 패턴(CP)과 교차하거나 중첩하지 않게 배치될 수 있고, 제1 및 제2 브리지(195a, 195b)의 설계 자유도가 증가할 수 있다.
도 10은 일 실시예에 따른 표시 장치에서 한 화소의 평면 배치도이다.
도 10의 실시예는 측면 시인성 향상을 위한 화소 구조에서 전술한 실시예들과 차이가 있다. 도시된 화소(PX)는 서로 이웃하는 3개의 화소(PXa, PXb, PXc) 중 제2 화소(PXb) 또는 제3 화소(PXc)일 수 있다.
도 10을 참고하면, 화소(PX)의 화소 전극(191)은 서로 물리적으로 분리되어 있는 제1 부화소 전극(191a) 및 제2 부화소 전극(191b)을 포함한다. 제1 부화소 전극(191a)은 제1 트랜지스터(Qa)를 통해 데이터선(171) 및 게이트선(121)과 연결되어 있고, 제2 부화소 전극(191b)은 제2 트랜지스터(Qb)를 통해 데이터선(171) 및 게이트선(121)과 연결되어 있다. 제2 부화소 전극(191b)은 또한 제3 트랜지스터(Qc)를 통해 기준 전압선(172) 및 게이트선(121)과 연결되어 있다. 기준 전압선(172)은 공통 전압보다 클 수 있는 기준 전압을 전달할 수 있다.
위와 같은 화소 구조에서, 제1, 제2 및 제3 트랜지스터(Qa, Qb, Qc)는 게이트선(121)을 통해 인가되는 게이트 온 전압에 의해 동시에 턴온되므로, 제1 부화소 전극(191a)과 제2 부화소 전극(191b)은 데이터선(171)을 통해 전달되는 동일한 데이터 전압을 인가받을 수 있다. 따라서 제1 부화소 전극(191a)을 포함하는 제1 액정 축전기와 제2 부화소 전극(191b)을 포함하는 제2 액정 축전기는 동일한 데이터 전압으로 충전될 수 있다. 이때, 제2 액정 축전기의 충전 전압은 제3 트랜지스터(Qc)를 통해 분압되어, 제2 액정 축전기의 충전 전압이 제1 액정 축전기의 충전 전압보다 작아질 수 있다. 그 결과, 한 화소(PX)에서 제1 부화소 전극(191a)과 중첩하는 영역의 휘도와 제2 부화소 전극(191b)과 중첩하는 영역의 휘도를 다르게 할 수 있으므로, 측면에서 바라보는 영상이 정면에서 바라보는 영상에 최대한 가깝게 되도록 할 수 있어, 측면 시인성을 개선할 수 있다.
제2 및 제3 화소(PXb, PXc)에 위치할 수 있는 차광 패턴(CP)은 제1, 제2 및 제3 트랜지스터(Qa, Qb, Qc)와 중첩할 수 있다. 차광 패턴(CP)은 제1, 제2 및 제3 트랜지스터(Qa, Qb, Qc)로 입사하는 빛을 흡수하여, 빛이 제1, 제2 및 제3 트랜지스터(Qa, Qb, Qc)의 채널에 도달하는 것을 방지할 수 있다. 차광 패턴(CP)은 전술한 도 3, 도 6, 도 7 및/또는 도 8의 실시예와 같이 적어도 하나의 트랜지스터(Qa, Qb, Qc)와 중첩하도록 다양하게 형성되고 배치될 수 있다.
도시된 구조에서, 제1 트랜지스터(Qa)의 제1 드레인 전극(175a)의 확장부(177a)는 제1 부화소 전극(191a)과 차광 패턴(CP) 사이에 위치하고, 제2 트랜지스터(Qb)의 제2 드레인 전극(175b)의 확장부(177b)는 제2 부화소 전극(191b)과 차광 패턴(CP) 사이에 위치한다. 따라서 제1 부화소 전극(191a)을 확장부(177a)에 연결하기 위한 제1 브리지(195a)는 차광 패턴(CP)과 교차하거나 중첩하지 않게 배치될 수 있고, 제2 부화소 전극(191b)을 확장부(177b)에 연결하기 위한 제2 브리지(195b)는 차광 패턴(CP)과 교차하거나 중첩하지 않게 배치될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
10: 표시 패널
100: 제1 표시판
110: 제1 기판
121: 게이트선
124a, 124b: 게이트 전극
140: 게이트 절연층
154a, 154b: 반도체층
171, 171a, 171b: 데이터선
172: 기준 전압선
173a, 173b: 소스 전극
175a, 175b: 드레인 전극
177a, 177b: 확장부
180a: 제1 절연층
180b: 제2 절연층
185a, 185b: 개구
191: 화소 전극
191a, 191b: 부화소 전극
195a, 195b: 브리지
195a1, 195b1: 연장부
195a2, 195b2: 접촉부
199: 차폐 전극
200: 제2 표시판
210: 제2 기판
230a, 230b, 230c: 색필터
270: 공통 전극
3: 액정층
CP, CP1, CP2, CP3: 차광 패턴 CS: 스페이서
PX PXa, PXb, PXc: 화소
Qa, Qb, Qc: 트랜지스터

Claims (20)

  1. 기판, 그리고
    제1 색필터를 갖는 제1 화소, 제2 색필터를 갖는 제2 화소 및 제3 색필터를 갖는 제3 화소를 포함하는 복수의 화소를 포함하며,
    각각의 화소는
    상기 기판 위에 위치하며 제1 방향으로 연장하는 게이트선,
    상기 게이트선과 연결된 제1 트랜지스터 및 제2 트랜지스터,
    서로 분리된 제1 부화소 전극 및 제2 부화소 전극을 포함하는 화소 전극,
    상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 브리지, 그리고
    상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 브리지를 포함하고,
    상기 제2 화소 및 상기 제3 화소 중 적어도 하나는 상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 적어도 하나와 중첩하는 차광 패턴를 포함하고,
    상기 제1 브리지 및 상기 제2 브리지는 상기 차광 패턴과 중첩하지 않고,
    상기 제1 브리지는 상기 제1 부화소 전극으로부터 돌출된 제1 연장부 및 상기 제1 연장부보다 폭이 넓은 제1 접촉부를 포함하고,
    상기 제2 브리지는 상기 제2 부화소 전극으로부터 돌출된 제2 연장부 및 상기 제2 연장부보다 폭이 넓은 제2 접촉부를 포함하고,
    상기 차광 패턴은 상기 제1 트랜지스터와 중첩하는 제1 차광 패턴 및 상기 제2 트랜지스터와 중첩하며 상기 제1 차광 패턴과 분리되어 있는 제2 차광 패턴을 포함하고,
    상기 제1 연장부 및 상기 제2 연장부 중 하나는 상기 제1 차광 패턴과 상기 제2 차광 패턴 사이 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치하며 상기 제1 방향과 교차하는 제2 방향으로 연장하는 표시 장치.
  2. 제1항에서,
    상기 차광 패턴은 상기 제1 색필터로 형성되고 상기 기판과 상기 제2 색필터 또는 상기 제3 색필터 사이에 위치하는 표시 장치.
  3. 제2항에서,
    상기 차광 패턴은 상기 제1 색필터와 연결되어 있는 표시 장치.
  4. 삭제
  5. 제1항에서,
    상기 제1 부화소 전극 및 상기 제2 부화소 전극은 각각 전체적으로 사각형인 표시 장치.
  6. 제1항에서,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 위치하는 제1 절연층을 더 포함하며,
    상기 차광 패턴은 상기 제1 절연층과 상기 제2 색필터 또는 상기 제3 색필터 사이에 위치하는 표시 장치.
  7. 제6항에서,
    상기 제1 색필터, 상기 제2 색필터 및 상기 제3 색필터 위에 위치하는 제2 절연층을 더 포함하며,
    상기 제1 브리지는 상기 제1 절연층 및 상기 제2 절연층에 형성된 개구를 통해 상기 제1 트랜지스터와 연결되어 있고,
    상기 제2 브리지는 상기 제1 절연층 및 상기 제2 절연층에 형성된 개구를 통해 상기 제2 트랜지스터와 연결되어 있는 표시 장치.
  8. 제1항에서,
    상기 차광 패턴은 상기 제1 색필터와 동일 색을 나타내는 표시 장치.
  9. 제1항에서,
    상기 게이트선은 상기 제1 부화소 전극과 상기 제2 부화소 전극 사이에 위치하는 표시 장치.
  10. 제1 화소, 제2 화소 및 제3 화소를 포함하는 복수의 화소를 포함하며,
    각각의 화소는
    게이트 선호를 전달하며 제1 방향으로 연장하는 게이트선,
    상기 게이트선과 연결된 제1 트랜지스터 및 제2 트랜지스터,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 위에 위치하는 제1 절연층,
    색필터,
    상기 색필터 위에 위치하며 제1 부화소 전극 및 제2 부화소 전극을 포함하는 화소 전극,
    상기 제1 부화소 전극을 상기 제1 트랜지스터와 연결하는 제1 브리지,
    상기 제2 부화소 전극을 상기 제2 트랜지스터와 연결하는 제2 브리지, 그리고
    상기 제2 화소 및 상기 제3 화소 중 적어도 하나에서 상기 제1 절연층과 상기 색필터 사이에 상기 제1 브리지 및 상기 제2 브리지와 중첩하지 않게 위치하는 차광 패턴을 포함하고,
    상기 제1 브리지는 상기 제1 부화소 전극으로부터 돌출된 제1 연장부 및 상기 제1 연장부보다 폭이 넓은 제1 접촉부를 포함하고,
    상기 제2 브리지는 상기 제2 부화소 전극으로부터 돌출된 제2 연장부 및 상기 제2 연장부보다 폭이 넓은 제2 접촉부를 포함하고,
    상기 차광 패턴은 상기 제1 트랜지스터와 중첩하는 제1 차광 패턴 및 상기 제2 트랜지스터와 중첩하며 상기 제1 차광 패턴과 분리되어 있는 제2 차광 패턴을 포함하고, 상기 제1 연장부 및 상기 제2 연장부 중 하나는 상기 제1 차광 패턴과 상기 제2 차광 패턴 사이 및 상기 제1 트랜지스터와 상기 제2 트랜지스터 사이에 위치하며 상기 제1 방향과 교차하는 제2 방향으로 연장하는 표시 장치.
  11. 제10항에서,
    상기 제1 연장부는 상기 제1 부화소 전극 및 상기 제1 접촉부와 연결되고, 상기 제2 연장부는 상기 제2 부화소 전극 및 상기 제2 접촉부와 연결되어 있는 표시 장치.
  12. 제11항에서,
    상기 색필터와 상기 화소 전극 사이에 위치하는 제2 절연층을 더 포함하며,
    상기 제1 부화소 전극, 상기 제2 부화소 전극, 상기 제1 연장부 및 상기 제2 연장부는 상기 제2 절연층 위에 위치하고,
    상기 제1 브리지는 상기 제1 절연층 및 상기 제2 절연층에 형성된 개구를 통해 상기 제1 트랜지스터와 연결되고, 상기 제2 브리지는 상기 제1 절연층 및 상기 제2 절연층에 형성된 개구를 통해 상기 제2 트랜지스터와 연결되어 있는 표시 장치.
  13. 제11항에서,
    상기 색필터는 서로 다른 색을 나타내는 제1 색필터, 제2 색필터 및 제3 색필터를 포함하고, 상기 차광 패턴은 상기 제1 색필터와 동일 색을 나타내는 표시 장치.
  14. 제13항에서,
    상기 차광 패턴은 상기 제1 색필터와 연결되어 있는 표시 장치.
  15. 제14항에서,
    상기 차광 패턴은 상기 제2 색필터 및 상기 제3 색필터와 중첩하는 표시 장치.
  16. 삭제
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
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