KR102651266B1 - 송곳니부 설계를 갖는 사전 형성된 마스크를 이용하는 선택적 emi 차폐 - Google Patents

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Abstract

반도체 디바이스는 랜드 그리드 어레이를 포함하는 기판을 포함하는 반도체 패키지를 가진다. 구성요소는 기판 위에 배치된다. 봉지재는 구성요소 위에 증착된다. 랜드 그리드 어레이는 봉지재 외부에 유지된다. 송곳니형 금속 마스크가 랜드 그리드 어레이 위에 배치된다. 차폐 층이 반도체 패키지 위에 형성된다. 송곳니형 금속 마스크가 차폐 층 형성 후에 제거된다.

Description

송곳니부 설계를 갖는 사전 형성된 마스크를 이용하는 선택적 EMI 차폐{SELECTIVE EMI SHIELDING USING PREFORMED MASK WITH FANG DESIGN}
본 발명은 일반적으로 반도체 제조와 관련되고, 더 구체적으로, 사전 형성된 마스크를 이용한 전자기 간섭(EMI: electromagnetic interference) 차폐를 형성하기 위한 반도체 디바이스 및 방법과 관련된다.
반도체 디바이스가 현대의 전자 제품에서 흔히 발견된다. 반도체 디바이스는 다양한 기능, 가령, 신호 처리, 고속 계산, 전자기 신호 전송 및 수신, 전자 디바이스 제어, 태양광을 전기로 변환, 및 텔레비전 디스플레이를 위한 시각적 이미지 생성을 수행한다. 통신, 전력 변환, 네트워크, 컴퓨터, 엔터테인먼트, 및 소비자 전자제품의 분야에서 반도체 디바이스가 발견된다. 반도체 디바이스는 또한 군사 응용분야, 항공, 자동차, 산업 제어기, 및 사무실 장비에서도 발견된다.
반도체 디바이스는 종종 이들의 동작을 방해할 수 있는 전자기 간섭(EMI), 무선 주파수 간섭(RFI), 고조파 왜곡, 또는 그 밖의 다른 디바이스간 간섭, 가령, 용량성, 유도성, 또는 전도성 결합, 이른바, 혼선에 취약하다. 고속 아날로그 회로, 가령, 라디오 주파수(RF) 필터, 또는 디지털 회로가 또한 간섭을 발생시킨다.
일반적으로 전도성 층이 반도체 패키지 위에 형성되어, EMI 및 그 밖의 다른 간섭으로부터 패키지 내 전자 부품을 차폐할 수 있다. 차폐 층은, 다른 경우라면, 디바이스의 오작동을 초래했을 수 있는 신호가 반도체 다이 및 패키지 내 이산 구성요소에 도달하기 전에 EMI를 흡수한다. 차폐 층은 또한 EMI를 발생시킬 것으로 예상되는 구성요소를 갖는 패키지 위에 형성되어, 근처 디바이스를 보호할 수 있다.
종래의 반도체 패키지 차폐 방법의 한 가지 문제가 패키지 위에 차폐 층을 형성하는 것이 패키지의 상부를 완전히 덮는 것이라는 점이다. 많은 반도체 패키지가 인접 반도체 디바이스로의 연결을 가능하게 하는 노출된 소켓 또는 단자를 위한 개방 영역을 필요로 하거나, 적절한 기능을 수행하기 위해 차폐 층 외부에서 일부 구성요소를 가질 것을 필요로 한다. 불행히도, 기존의 차폐는 패키지를 완벽히 덮고, 임의의 노출된 단자, 소켓, 또는 그 밖의 다른 노출된 구성요소를 단락시킬 것이다. 테이프 마스크(tape mask)가 부분 차폐된 패키지를 형성하도록 사용되었다. 그러나 테이프 마스크는 마스크를 라미네이트한 후 스퍼터링 후 마스크를 박리하기 위한 복잡한 공정 요건을 가진다. 따라서, 선택적으로 형성된 EMI 차폐를 갖는 반도체 디바이스가 필요하다.
도 1a-1c는 쏘 스트리트에 의해 분리되는 복수의 반도체 다이가 있는 반도체 웨이퍼를 도시한다.
도 2a-2m은 사전 형성된 마스크를 이용해 차폐 층을 선택적으로 형성하는 것을 도시한다.
도 3은 선택적으로 형성된 차폐 층을 갖는 반도체 디바이스를 도시한다.
도 4는 디바이스 오작동을 초래할 가능성이 높은 가능한 제조 결함을 도시한다.
도 5a-5c는 제조 결함을 완화시키는 송곳니 설계(fang design)를 갖는 사전 형성된 마스크를 도시한다.
도 6a-6e는 마스크 송곳니부에 대한 추가 풋프린트 프로필 형태를 도시한다.
도 7a 및 7b는 선택적 차폐 패키지를 전자 디바이스로 포함시키는 것을 도시한다.
본 발명은 도면을 참조하여 이하의 기재에서 하나 이상의 실시예로 기재되며, 여기서, 유사한 도면부호가 동일하거나 유사한 요소를 나타낸다. 본 발명은 본 발명의 목적을 달성하기 위한 최상의 모드로 기재되지만, 해당 분야의 통상의 기술자라면, 이하의 청구범위 및 발명의 설명 및 도면에 의해 뒷받침되는 이의 균등예에 의해 규정되는 본 발명의 사상 및 범위 내에 대안예, 수정예, 및 균등예가 포함되는 의도임을 알 것이다. 용어 "반도체 다이"는 본 명세서에서 사용될 때 단수형과 복수형을 모두 지칭하며, 따라서 단일 반도체 디바이스와 복수의 반도체 디바이스 모두를 지칭할 수 있다. 용어 "다이"와 "반도체 다이"는 상호 교환 가능하게 사용된다.
반도체 디바이스는 일반적으로 프론트-엔드 제조 및 백-엔드 제조의 두 가지 복합적인 제조 공정을 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면 상에 복수의 다이를 형성하는 것을 포함한다. 웨이퍼 상의 각각의 다이는 기능적 전기 회로를 형성하기 위해 전기적으로 연결되는 능동 및 수동 전기 구성요소를 포함한다. 능동 전기 구성요소, 가령, 트랜지스터 및 다이오드는 전기 전류의 흐름을 제어하는 능력을 가진다. 수동 전기 구성요소, 가령, 커패시터, 인덕터, 및 저항기는 전기 회로 기능을 수행하는 데 필요한 전압과 전류 간 관계를 생성한다.
백-엔드 제조는 완성된 웨이퍼를 개별 반도체 다이로 절단하거나 싱귤레이팅하고, 구조적 지지, 전기적 인터커넥트, 및 환경적 격리를 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 싱귤레이팅하기 위해, 웨이퍼는 톱 스트리트 또는 스크라이브라고 하는 웨이퍼의 비-기능 영역을 따라 스코어링되고 절단된다. 웨이퍼는 레이저 절단 도구 또는 쏘 블레이드를 사용하여 싱귤레이팅된다. 싱귤레이팅 후에, 개별 반도체 다이가 다른 시스템 구성 요소와의 인터커넥션을 위한 핀 또는 컨택트 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이 위에 형성된 컨택트 패드는 패키지 내의 컨택트 패드로 연결된다. 전기 연결은 전도성 층, 범프, 스터드 범프, 전도성 페이스트, 와이어본드, 또는 그 밖의 다른 적절한 인터커넥트 구조물로 만들어 질 수 있다. 물리적 지지와 전기적 절연을 제공하기 위해 패키지 위에 봉지재 또는 그 밖의 다른 몰딩 화합물이 증착된다. 그런 다음 완성된 패키지를 전기 시스템으로 삽입하고 반도체 디바이스의 기능을 다른 시스템 구성요소에 의해 이용 가능하게 만든다.
도 1a는 베이스 기판 물질(102), 가령, 실리콘, 게르마늄, 알루미늄 포스파이드, 알루미늄 아르세나이드, 갈륨 아르세나이드, 갈륨 니트라이드, 인듐 포스파이드, 실리콘 카바이드, 또는 그 밖의 다른 벌크 반도체 물질을 갖는 반도체 웨이퍼(100)를 도시한다. 복수의 반도체 다이 또는 구성요소(104)는, 앞서 기재된 바와 같이, 비활성, 다이간 웨이퍼 영역 또는 쏘 스트리트(106)에 의해 분리되어 웨이퍼(100) 상에 형성된다. 쏘 스트리트(106)는 반도체 웨이퍼(100)를 개별 반도체 다이(104)로 싱귤레이팅하기 위한 절단 영역을 제공한다. 하나의 실시예에서, 반도체 웨이퍼(100)는 100-450 밀리미터(mm)의 폭 또는 지름을 가진다.
도 1b는 반도체 웨이퍼(100)의 일부분의 횡단면도를 도시한다. 각각의 반도체 다이(104)는 후면 또는 넌-액티브 표면(108)과, 다이의 전기적 설계 및 기능에 따라 다이 내에 또는 다이 위에 형성되고 전기적으로 인터커넥트되는 능동 소자, 수동 소자, 전도성 층, 및 유전체 층으로서 구현되는 아날로그 또는 디지털 회로를 포함하는 액티브 표면(110)을 가진다. 예를 들어, 회로는 아날로그 회로 또는 디지털 회로, 가령, 디지털 신호 프로세서(DSP), ASIC, MEMS, 메모리, 또는 그 밖의 다른 신호 처리 회로를 구현하기 위해 액티브 표면(110) 내에 형성되는 하나 이상의 트랜지스터, 다이오드 및 그 밖의 다른 회로 요소를 포함할 수 있다. 반도체 다이(104)는 또한 RF 신호 처리를 위한 인덕터, 커패시터 및 저항기와 같은 집적 수동 소자(IPD)를 포함할 수 있다. 반도체 웨이퍼(100)의 후면(108)은 기계적 연마 또는 에칭 공정을 이용한 선택적 후면연마 작업을 거쳐, 베이스 물질(102)의 일부분을 제거하고 반도체 웨이퍼(100) 및 반도체 다이(104)의 두께를 감소시킬 수 있다.
PVD, CVD, 전해 도금, 무전해 도금 공정, 또는 그 밖의 다른 적절한 금속 증착 공정을 사용하여 전기 전도성 층(112)이 액티브 표면(110) 위에 형성된다. 전도성 층(112)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 그 밖의 다른 적절한 전기 전도성 물질의 하나 이상의 층을 포함한다. 전도성 층(112)은 액티브 표면(110) 상의 회로에 전기적으로 연결된 컨택트 패드로서 작동한다.
전도성 층(112)은, 도 1b에 도시된 바와 같이, 반도체 다이(104)의 가장자리로부터 제1 거리만큼 나란히 배치되는 컨택트 패드로서 형성될 수 있다. 대안으로, 전도성 층(112)은 복수의 행에서 오프셋된 컨택트 패드로서 형성될 수 있으며, 이때, 제1 컨택트 패드 행이 다이의 가장자리로부터 제1 거리에 배치되고, 제2 컨택트 패드 행이 다이의 가장자리로부터 제2 거리에서 제1 행과 교대하여 배치된다. 전도성 층(112)은 더 큰 시스템으로의 후속 전기적 인터커넥트를 위한 컨택트 패드를 갖는, 반도체 다이(104) 위에 형성된 마지막 전도성 층을 나타낸다. 그러나 활성 표면(110) 상의 실제 반도체 디바이스와 신호 라우팅을 위한 컨택트 패드(112) 사이에 하나 이상의 중간 전도성 및 절연성 층이 존재할 수 있다.
전기 전도성 범프 물질은 증발 증착, 전해 도금, 무전해 도금, 볼 드롭, 또는 스크린 인쇄 공정을 사용하여 전도성 층(112) 위에 증착된다. 범프 물질은, 선택적 플럭스 솔루션과 함께, Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 땜납 및 이들의 조합일 수 있다. 예를 들어, 범프 물질은 공융 Sn/Pb, 고연 땜납, 또는 무연 땜납일 수 있다. 범프 물질은 적절한 부착 또는 본딩 공정을 사용하여 전도성 층(112)에 본딩된다. 하나의 실시예에서, 범프 물질은 전도성 볼 또는 범프(114)를 형성하기 위해 물질을 융점 이상으로 가열함으로써 리플로우된다. 하나의 실시예에서, 전도성 범프(114)는 습윤 층, 장벽 층, 및 접착 층을 갖는 언더-범프 배선부(UBM) 위에 형성된다. 전도성 범프(114)는 또한 전도성 층(112)에 압축 본딩되거나 열압착 본딩될 수 있다. 전도성 범프(114)는 기판으로의 전기적 연결을 위한 전도성 층(112) 위에 형성될 수 있는 일종의 인터커넥트 구조물을 나타낸다. 인터커넥트 구조는 또한 본드 와이어, 전도성 페이스트, 스터드 범프, 마이크로 범프, 또는 그 밖의 다른 전기적 인터커넥트를 이용할 수 있다.
도 1c에서, 쏘 블레이드 또는 레이저 절단 도구(118)를 사용하여 반도체 웨이퍼(100)는 쏘 스트리트(106)를 통해 개별 반도체 다이(104)로 싱귤레이팅된다. 개별 반도체 다이(104)는 싱귤레이팅 후 KGD의 식별을 위해 검사되고 전기적으로 테스트될 수 있다.
도 2a는 차폐 층을 선택적으로 형성하기 전 예시적 반도체 패키지(150)의 횡단면도를 도시한다. 일부 실시예에서 반도체 패키지(150)는 시스템-인-패키지(SiP) 디바이스이다. 기판(152)은 하나 이상의 전도성 층(156)과 인터리빙되는 하나 이상의 절연성 층(154)을 포함한다. 절연성 층(154)은 하나의 실시예에서 코어 절연 기판(core insulating board)이며, 전도성 층(156)은 상부 및 하부 표면, 가령, 구리-클래드 라미네이트 기판 위에 패터닝된다. 전도성 층(156)은 또한 절연성 층(154)을 통해 전기적으로 연결된 전도성 비아를 포함한다.
기판(152)은 서로 인터리빙된 임의의 개수의 전도성 층(156) 및 절연성 층(154)을 포함할 수 있다. 솔더 마스크 또는 부동태화 층이 기판(152)의 하나의 측부 또는 양 측부 모두 위에 형성될 수 있다. 개구부가 부동태화 층에서 형성되어, 차후 인터커넥션을 위해 전도성 층(156)의 콘택트 패드를 노출시킬 수 있다. 또 다른 실시예에서 임의의 적절한 유형의 기판 또는 리드프레임이 기판(152)을 위해 사용된다. 일반적으로, 패키지(150)가 기판(152) 상에 수 개에서 수백 개 또는 수천 개의 패키지를 한 번에 형성하기에 충분히 큰 패널로서 형성된다. 그런 다음, 봉지재(168) 및 기판(152)을 절단함으로써 패키지(150)는 개별 패키지로 싱귤레이션되며, 도 2a가 이의 예를 도시한다.
반도체 패키지(150)에서 차폐될 필요가 있는 임의의 구성요소가 차폐 영역(160) 내 기판(152)에 장착되거나 기판 위에 배치되고 전도성 층(156)에 전기적으로 연결된다. 차폐 인터페이스 영역(161)이 전도성 층(156)의 접지 스트립(171)으로의 차후 형성된 차폐 층의 연결을 위해 제공된다. 비-차폐 영역(162)이 차폐되도록 의도되지 않는 그 밖의 다른 구성요소를 포함한다. 도 2a는 예를 들어 차폐 영역(160) 내 이산 전기 구성요소(164)와 함께 기판(152) 상에 장착되는 반도체 다이(104)를 도시한다. 이산 구성요소(164)는 수동 구성요소, 가령, 커패시터, 저항기, 또는 인덕터, 능동 구성요소, 가령, 다이오드 또는 트랜지스터, 또는 그 밖의 다른 임의의 바람직한 전기 구성요소일 수 있다. 복수의 반도체 다이는 차폐 영역(160)에 배치될 수 있다. 반도체 다이(104)는 베어 다이(bare die)가 아닌 더 작은 서브-패키지의 일부로서 제공될 수 있다.
가령, 픽 앤 플레이스 프로세스 또는 기계를 이용해 반도체 다이를 기판 상에 배치한 후, 범프(114)를 리플로우하여, 범프를 전도성 층(156)의 노출된 컨택트 패드에 물리적 및 전기적으로 연결함으로써, 반도체 다이(104)가 기판(152)에 장착된다. 이산 구성요소(164)는 유사한 솔더 범프 또는 솔더 페이스트(166)에 의해 연결된다. 이산 구성요소를 기판 상으로 픽 앤 플레이스하기 전에 솔더 페이스트(166)가 기판(152) 또는 이산 구성요소(164) 상으로 인쇄될 수 있다. 솔더 페이스트(166)를 리플로우함으로써, 이산 구성요소(164)가 전도성 층(156)의 콘택트 패드로 물리적 및 전기적으로 연결된다.
반도체 다이(104), 이산 구성요소(164), 및 그 밖의 다른 임의의 바람직한 전기 구성요소를 차폐 영역(160) 내에서 기판(152) 상으로 장착한 후, 구성요소는 봉지재 또는 몰딩 화합물(168)에 의해 봉지화된다. 페이스트 프린팅, 압축 몰딩, 트랜스퍼 몰딩, 액체 봉지재 몰딩, 진공 라미네이션, 스핀 코팅, 또는 또 다른 적절한 도포기에 의해 봉지재(168)는 기판(152), 반도체 다이(104), 및 이산 구성요소(164) 위에 증착된다. 봉지재(168)는 폴리머 복합 물질, 가령, 에폭시 수지, 에폭시 아크릴레이트, 또는 필러가 있거나 없는 폴리머일 수 있다. 봉지재(168)는 비전도성이며, 구조적 지지를 제공하며, 외부 요소 및 오염 물질로부터 반도체 디바이스를 주변으로부터 보호한다.
마스크 또는 그 밖의 다른 메커니즘이 사용되어 봉지재(168)가 차폐 인터페이스 영역(161) 및 비-차폐 영역(162)을 덮지 못하게 막을 수 있다. 또 다른 실시예에서, 봉지재(168)는 차폐 인터페이스 영역(161) 및 비-차폐 영역(162) 위에 증착된 후 비-차폐 영역에서 제거된다. 비-차폐 영역(162) 및 차폐 인터페이스 영역(161) 내 봉지재를 제거하는 동안 기판(152)의 상부 위에 형성된 부동태화 층이 에칭 저지 층으로서 동작할 수 있다. 접지 스트립(171) 및 랜드 그리드 어레이(172)의 콘택트 패드를 노출시키도록 봉지재(168)가 제거된 후 부동태화 층에서 개구부가 형성된다.
차폐되지 않은 채 유지되는 것이 바람직한 임의의 전기 구성요소가 비-차폐 영역(162) 내에서 기판(152) 상에 또는 기판 위에 배치된다. 비차폐 영역이 봉지화되지 못하게 마스킹하는 복잡도를 감소시키기 위해, 봉지재(168)로의 봉지화 후 비차폐 영역(162)이 전기 구성요소로 채워진다. 또 다른 실시예에서, 봉지재(168)를 증착하기 전에 구성요소가 비-차폐 영역(162)에서 기판(152) 상에 배치될 수 있다. 비-차폐 영역(162) 내 구성요소가 기판간 커넥터 및 그 밖의 다른 물리적 인터페이스, 기판(152) 위에 배치되거나 전도성 층(156)의 일부로서 형성된 안테나, 추가 이산 구성요소(164), 또는 그 밖의 다른 임의의 바람직한 전기 구성요소를 포함할 수 있다.
도 2a에서, 어떠한 구성요소도 기판(152) 위에서 비-차폐 영역(162) 내에 배치되거나 형성되지 않는다. 전도성 층(156)의 콘택트 패드가, 차후 스테이지에서의 전기적 인터커넥션 또는 전기적 구성요소의 추가를 위해, 랜드 그리드 어레이(172)로서 노출된 채 유지된다. 전도성 층(156)의 또 다른 부분이 차폐 인터페이스 영역(161)에서 접지 스트립(171)으로서 노출된 채 유지된다. 도 2b는 접지 스트립(171) 및 랜드 그리드 어레이(172)의 평면도이다. 랜드 그리드 어레이(172)는 패키지(150)가 포함되는 반도체 다이(104) 또는 아래 놓인 디바이스로 전기적으로 연결되기 위한 노출된 콘택트 패드를 제공한다. 구성요소 또는 물리적 포트를 랜드 그리드 어레이(172)로 솔더링함으로써 전기적 연결이 이뤄지거나, 포고 핀(pogo pin) 또는 그 밖의 다른 적절한 구조물을 갖는 디바이스를 이용해 임시 연결이 이뤄질 수 있다.
도 2b는 차폐 층을 패키지(150) 위에 형성하는 동안 캐리어로서 사용되는 금속 프레임(200) 및 필름(202)을 도시한다. 도 2c는 도면의 왼쪽 부분 상에 평면도 및 도면의 오른쪽 부분 상에 횡단면도를 포함한다. 도 2d, 2e 및 2g는 마찬가지로 이들 각자의 처리 단계의 평면도와 횡단면도 모두를 보여준다. 프레임(200)은 알루미늄, 구리, 강, 또는 또 다른 적절한 금속으로 형성될 수 있다. 대안으로, 프레임(200)은 플라스틱, 나무, 또는 그 밖의 다른 임의의 적절한 강성 물질로 형성될 수 있다. 테이프 또는 필름(202)이 프레임(200) 상으로 장착되어 복수의 패지키(150)에 대한 지지 베이스를 형성할 수 있다. 하나의 실시예에서 필름(202)은 폴리이미드(PI)로 형성된다. 필름(202)은 필름의 표면 상에 코팅되는 접착제를 가짐으로써, 필름이 금속 프레임(200)에 부착되게 하고 패키지(150)가 필름에 부착되게 할 수 있다. 필름(202) 상의 접착제는 열 또는 자외선(UV) 해제 접착제일 수 있다.
도 2d에서, 레이저 절단 툴(206), 기계적 펀치, 또는 그 밖의 다른 임의의 적절한 메커니즘을 이용해 복수의 개구부(204)가 필름(202)을 통해 형성된다. 개구부(204)는 패키지(150)의 풋프린트보다 작아서, 패키지가 개구부 위에 필름(202) 상에 배치되게 할 수 있다. 개구부(204)는 차폐 층을 형성한 후 필름(202)으로부터 패키지(150)를 제거하는 것을 촉진시킨다.
도 2e에서, 픽 앤 플레이스 프로세스 또는 기계를 이용해 패키지(150)는 개구부(204) 위에 배치된다. 기판(152)의 하부가 개구부(204) 주위에서 모든 방향에서 필름(202)과 물리적으로 접촉하여, 각각의 개구부(204)가 패키지(150)에 의해 완전히 덮일 수 있다. 하나의 실시예에서, 개구부(204) 주위에서 필름(202)과 기판(152)의 겹치는 부분은 기판의 각각의 측부 상에서 0.1 mm 내지 0.5 mm 이다. 또 다른 실시예에서, 개구부(204)는 패키지(150)의 풋프린트의 외부에서 부분적으로 뻗어 있다. 필름(202) 상의 접착제는 패키지(140)를 필름에 부착시킨다.
도 2f는 차폐 층이 아래 놓인 구성요소 상에 직접 형성되지 못하게 막도록 비-차폐 영역(162) 위에 배치될 사전 형성된 마스크(220)를 도시한다. 마스크(220)는 마스크 공동(230)을 정의하는 측부(222), 정면부(224), 후면부(226), 및 상부(228)를 포함한다. 측부(222), 정면부(224) 및 후면부(226) 각각은 도시된 축의 Z축 방향으로 높이를 가진다. 측부(222)는 Y-축을 따르는 폭을 가지며 X-축을 따르는 두께를 가진다. 정면부(224) 및 후면부(226)는 X-축을 따르는 폭 및 Y-축을 따르는 두께를 가진다. 상부(228)는 Z-축을 따르는 두께, X-축을 따르는 길이, 및 Y-축을 따르는 폭을 가진다.
랜드 그리드 어레이(172)는 차폐 층의 형성 동안 마스크 공동(230) 내에 배치된다. 측부(222) 및 후면부(226)가 적어도 기판(152)의 상부만큼 높은 높이를 가진다. 구성요소가 비-차폐 영역(162) 내에서 기판(152) 상에 배치되는 실시예에서, 마스크(220)는 적어도 비-차폐 영역(162) 내 가장 높은 구성요소만큼 높게 만들어진다. 측부(222) 및 후면부(226)의 하부가 필름(202) 상에 놓일 수 있고, 이때, 상부(228)가 랜드 그리드 어레이(172) 또는 또 다른 구성요소 위에 뻗어 있다. 정면부(224)는 Z-축을 따라 측부(222) 및 후면부(226)의 바닥보다 높게 상승된 바닥 테두리(232)를 가진다. 테두리(232) 아래에서 개구부가 기판(152)가 마스크(220) 아래로부터 마스크 외부로 뻗어 있기 위한 공간을 제공한다.
측부(222) 및 후면부(224)가 비차폐 영역(162)을 갖는 기판의 단부를 둘러 싸도록 아래로 뻗어 있으면서, 테두리(232)는, 기판(152)의 상부 표면과 접촉 또는 거의 접촉한다. X-축을 따르는 테두리(232)의 길이가 동일한 방향으로 기판(152)의 폭과 거의 동일하거나 약간 더 길어서, 측부(222)가 기판의 측부와 접촉하거나 거의 접촉할 수 있다. 측부(222)의 폭이 비차폐 영역(162)의 폭보다 커서, 테두리(232)가 차폐 인터페이스 영역(161)와 비차폐 영역(162) 간 경계부 상에 위치할 때 후면부(226)가 기판(152)의 풋프린트 외부에 있을 수 있다.
마스크(220)가 금속, 액정 폴리머(LCP), 플라스틱, 폴리머, 테플론, 유리, 고무, 나무, 필름, 테이프, 포일, 이들의 조합, 또는 차폐 층을 형성하는 공정을 견딜 수 있는 그 밖의 다른 임의의 솔리드 물질로 형성된다. 몰딩에 의해, 물질의 시트를 바람직한 형태로 접거나 작업함으로써, 또는 그 밖의 다른 임의의 적절한 수단에 의해, 마스크(220)가 형성된다.
도 2g-2i는 비차폐 영역(162) 위에 픽 앤 플레이스되는 마스크(220)를 갖는 패키지(150)를 도시한다. 도 2g는 평면도 및 횡단면도를 도시하고, 도 2h는 투시도를 도시하며, 도 2i는 상세한 평면도를 도시한다. 마스크(220)는 비차폐 영역(162)을 덮고 차폐 층의 스퍼터링 동안 금속 분자가 랜드 그리드 어레이(172) 상에 증착되지 못하게 막을 수 있다. 차폐 영역(160) 및 차폐 인터페이스 영역(161)은 이들 영역 위에 차폐 층을 형성하기 위해 노출된 채 유지된다.
랜드 그리드 어레이(172), 또는 임의의 바람직한 비-차폐된 전기적 구성요소가 마스크(220)의 공동(230) 내에 배치된다. 측부(222) 및 후면부(226)의 하부가 필름(202) 상에 놓인다. 전면부(224)의 바닥 상의 테두리(232)가 기판(152)의 상부 표면과 접촉하거나 이보다 약간 위에 위치한다. 상부(228)는 랜드 그리드 어레이(170)의 상부 위에 뻗어 있다. 비-차폐 영역(162) 내 기판(152)의 부분이 측부(222)들 사이에 뻗어 있다. 측부(222)와 후면부(226)는 기판(152)과 접촉하거나 거의 접촉하도록 크기 및 위치가 정해진다.
도 2j는 패키지(252) 각각이, 기판(152)의 두 개의 대향하는 측부 각각 상에 하나씩, 두 개의 랜드 그리드 어레이(172)를 갖는 또 다른 실시예를 도시한다. 두 개의 마스크(220)가 패키지마다 두 랜드 그리드 어레이(170) 모두를 마스킹하도록 사용된다. 인접한 패키지(252)의 두 개의 마스크(220)가 서로 직접 인접하게 배치될 때, 적어도 2 mm의 공간 'X'가 마스크들 사이에 유지된다. 마스크(220)가 비차폐 구성요소 모두를 덮기 위해 적절하게 성형된 임의의 개수의 랜드 그리드 어레이 또는 그 밖의 다른 구성요소가 사용될 수 있다. 구성요소가 기판(152) 상에 복수의 그룹으로 배치될 때 복수의 마스크가 사용된다.
도 2g-2i로부터 계속해서, 도 2k는, 화살표(262)로 지시되는 바와 같이, 차폐 층(260)을 형성하기 위해 전도성 물질이 패키지(150) 위에 스퍼터링되는 것을 도시한다. 임의의 적절한 금속 증착 기법, 가령, 화학 기상 증착, 물리 기상 증착, 그 밖의 다른 스퍼터링 방법, 분사 또는 도금을 이용해 차폐 층(260)이 형성된다. 스퍼터링된 물질이 구리, 강, 알루미늄, 금, 이들의 조합, 또는 임의의 그 밖의 다른 적절한 차폐 층 물질일 수 있다. 차폐 층(260)은 패키지(150) 및 마스크(220)의 노출된 표면을 완전히 덮는다. 구체적으로, 봉지재(168)의 모든 4개의 측부 표면 및 상부 표면이 차폐 층(260)에 의해 덮여, 봉지화된 구성요소를 감쌀 수 있다. 차폐 층(260)은 마스크(220)를 덮지만, 스퍼터링 금속은 마스크를 침투하지 않는다. 따라서 차폐 층(260)은 랜드 그리드 어레이(172) 상에 직접 형성되지 않는다. 마스크(220) 내부가 아닌 기판(152)의 모든 측부 표면이 차폐 층(260)에 의해 덮인다.
봉지재(168)와 마스크(220) 간, 차폐 인터페이스 영역(161) 내 기판(152)의 상부 표면이 차폐 층(260)에 의해 덮인다. 차폐 인터페이스 영역(161) 내 기판(152)의 상부 표면은 접지 전압 노드로의 전기적 연결을 제공하기 위해 차폐 층(260)이 물리적으로 접촉하는 전도성 층(156)의 노출된 접지 스트립(171), 또는 복수의 이산 콘택트 패드를 포함한다. 일부 실시예에서, 전도성 층(156)의 일부분이 기판(152)의 측부 표면에서 노출되어, 차폐 층(260)이 기판의 측부 상의 전도성 층과도 물리적으로 접촉하게 할 수 있다.
도 2i에서, 마스크 상에 형성된 차폐 층(260)의 일부분을 포함하여, 마스크(220)가 제거된다. 도 2h에서 마스크를 배치한 것과 동일한 픽 앤 플레이스 머신을 이용해 또는 그 밖의 다른 임의의 적절한 수단을 이용해 마스크(220)가 제거될 수 있다. 마스크(220)가 제거될 때, 프레임(200) 내부 영역은 마스크(220)가 위치된 랜드 그리드 어레이(172) 주위에서 차폐 층 내 개구부를 제외하고 차폐 층(260) 내에서 완전히 덮인 채로 유지된다.
마스크(220)는 재사용 가능하며, 따라서 픽 앤 플레이스 머신이 차폐될 다음 패키지 세트로의 차후 재-적용을 위해 마스크를 트레이 또는 그 밖의 다른 적절한 저장 매체에 놓는다. 마스크(220)는 여러 번 사용된 후 품질이 저하될 수 있거나, 개별 마스크가 사용될 수 있는 횟수를 제한하는 또 다른 요인이 있을 수 있다. 특정 마스크 설계에 대해 테스팅이 이뤄질 수 있고, 그런 다음 테스팅을 통해 결정된 적절한 횟수의 재사용 후 각각의 마스크는 폐기될 수 있다. 금속 마스크(220)는 일반적으로 약 30회 재사용될 수 있다.
패키지(150)가 도 2m의 프레임(200) 및 필름(202)으로부터 내려진다(unload). 액추에이터(270)가 개구부(204)를 통해 기판(152)의 하부 상에 압력을 가해서, 패키지(150)를 필름(202)의 접착제로부터 분리시킬 수 있다. 필름(202)과 기판(152) 간 접착제의 효과를 감소시키기 위해 UV 광 또는 열이 가해질 수 있다. 들어 올려진 패키지(150)를 잡고 차폐된 패키지로 JEDEC 트레이, 테이프 및 릴(reel), 또는 그 밖의 다른 유사한 저장 매체를 채우는 픽 앤 플레이스 머신과 연동하여 액추에이터(270)는 패키지에서 패키지로 이동할 수 있다. 차폐 층(260)은 차폐 인터페이스 영역(161) 내 봉지재(168), 기판(152)의 측부 표면의 일부분, 및 기판의 상부 표면을 덮은 채 유지한다.
도 3은 완전한 패키지(150)의 확대된 횡단면도를 도시한다. 차폐 층(260)은 반도체 다이(104) 및 이산 구성요소(164)를 모든 측부 및 상부 상에서 둘러 싼다. 차폐 층(260)은 차폐 영역(160) 및 차폐 인터페이스 영역(161) 내에서 기판(152)의 측부 표면을 따라 뻗어 있다. 차폐 층(260)은 접지 스트립(171)과 물리적으로 접촉하는 것을 포함해 차폐 인터페이스 영역(161) 내 기판(152)의 상부 표면을 덮는다. 마스크(220)는 차폐 층(260)이 랜드 그리드 어레이(172)가 있는 기판(152)의 일부분을 덮지 않아 랜드 그리드 어레이가 차후에 사용될 수 있도록 유지됨을 보장한다.
일부 실시예에서, 반도체 다이(104)에 대향하는 기판(152)의 하부 표면이, 패키지(150)를 전자 디바이스의 더 큰 PCB에 부착 및 연결하기 위해 전도성 층(156)의 컨택트 패드 상에 형성되는 솔더 범프 또는 또 다른 적절한 인터커넥트 구조를 가진다. 또 다른 인터커넥트 구조를 추가하는 것 대신 전도성 층(156)의 컨택트 패드가 하부 랜드 그리드 어레이로서 하부 표면 상에 노출된 채 유지될 수 있다. 차폐 층(260)의 형성 동안 예시된 프로세스가 금속 프레임(200) 및 필름(202)을 패키지(150)의 캐리어로서 사용하는 동안, 임의의 적절한 유형의 캐리어, 가령, 유리의 패널, 알루미늄, 강, 구리, 폴리머, 실리콘, 또는 또 다른 적절한 물질이 사용될 수 있다.
마스크(220)는 단순함과 비용 절감의 이점을 가진다. 일반적인 픽 앤 플레이스 공정 장비를 이용하여 배치되고 제거될 수 있는 마스크를 이용함으로써 단순성이 제공된다. 마스크(220)를 재사용함으로써 비용이 절감된다. 차폐되는 구성요소, 가령, 반도체 다이(104)와 동일한 제조 스테이지 동안 비차폐 구성요소를 기판(152) 상에 배치되게 함으로써 전체 공정은 단순화된다. 차폐 층이 형성되고 마스크가 제거된 후까지 종래 기술의 마스킹 방법, 가령, 테이프 마스킹이 비차폐 영역(162)에 구성요소가 없을 것을 유지하도록 요구한다.
마스크(220) 및 기판(152)을 만들기 위해 사용되는 제조 공정의 정확한 공차에 따라서, 마스크의 측부(222)와 기판의 측부 사이에 상당한 측부 갭이 존재하도록 마무리될 수 있다. 기판(152)의 상부 표면과 마스크(220)의 테두리(232) 간 상부 갭이 또한 상당할 수 있다. 일부 제조 흐름에서, 바람직하지 않게도 스퍼터링된 금속이 상부 및 측부 갭을 통해 비-차폐 영역(162)으로 침투할 수 있다. 극단적인 경우에서, 도 4에 도시된 바와 같이 랜드 그리드 어레이(172)의 콘택트 패드 중 일부와 물리적으로 접촉하기에 충분히 멀게 차폐 층(260)이 마스크(220) 아래에서 형성된다. 차폐 층(260)을 접지 스트립(171)으로 랜드 그리드 어레이(172)의 일부분을 기대하지 않게 단락시키는 것이 패키지(150)의 오작동을 초래할 가능성이 높다.
일반적으로 차폐 층(260)이 기판(152)의 측부에서 랜드 그리드 어레이(172)를 향해, 즉, 도 4의 배향에서, 기판의 중간과 비교해서 상부 및 하부에 더 가까이 더 뻗어 있다. 테두리(232) 아래 갭과 결합하는 기판의 측부와 마스크의 측부(222) 간 갭 때문에, 마스크(220) 아래에서 기판(152)의 측부에 더 많은 스퍼터링된 금속이 증착된다.
도 5a 및 5b는 송곳니 설계(fanged design)를 갖는 마스크(300)를 보여준다. 도 5a는 투시도를 도시하며 도 5b는 평면도를 도시한다. 마스크(300)의 측부(222)가 마스크(220)에 비교해서 차폐 영역(160)을 향해 더 뻗어 있으며, 전면부(224)가 차폐 인터페이스 영역(161)와 비-차폐 영역(162) 간 경계부 상에 유지된다. Y-축을 따르는 전면부(224)와 측부(222) 간 위치 차이가 측부(222)와 전면부(224) 사이에 형성되는 한 쌍의 송곳니부(302)를 도출한다. 전면부(224)의 폭이 마스크(220) 폭의 100%에서 마스크(300) 폭의 70% 내지 90%로 감소된다. 나머지 폭이 송곳니부(302)로 이뤄진다. 또 다른 실시예에서, 마스크(300)의 전체 폭의 임의의 적절한 부분에서 전면부(224) 및 송곳니부(302)가 형성될 수 있다. 테두리(232)는 측부(222)로 모든 방향에서 전면부(224) 및 송곳니부(302)를 따라, 마스크(220)에서와 같이 x-축을 따라 동일한 길이인 테두리 아래의 갭을 생성한다.
송곳니부(302)가 랜드 그리드 어레이(172)로부터 멀어지고 접지 스트립(171)을 향해 기판(152)의 측부에서 마스크(300)의 전면부를 이동시킨다. 마스크(300)의 측부(222)와 기판(152) 간 갭이 랜드 그리드 어레이(172)로부터 멀리 이동되며, 이는 측부 갭으로 침투하는 스퍼터링된 금속이 랜드 그리드 어레이에 도달할 가능성을 낮춘다. 단지 랜드 그리드 어레이(172)로부터의 측부 갭의 이동만으로도 차폐 층(260)이 랜드 그리드 어레이(172)와 접촉하여 형성되지 못하게 막는 데 충분할 수 있다. 하나의 실시예에서, 전면부(224) 및 테두리(232)를 수정하지 않고 차폐 영역(160)을 향해 측부(222)를 더 연장함으로써 마스크(220)가 수정된다.
기판(152)과 테두리(232) 간 상부 갭을 통해 스퍼터링된 금속의 추가 감소가 송곳니부(302)의 폭에 따라 달라진다. 송곳니부(302)의 폭이 기판(152)의 측부에서 스퍼터링된 금속의 바람직한 감소에 영향을 미치도록 커스텀화될 수 있다. 마스크(300)의 중심 쪽으로 송곳니부(302)를 더 넓히고, 따라서 전면부(224)의 폭을 감소시키는 것이 차폐 층(260)이 랜드 그리드 어레이(172)와 접촉하여 형성될 가능성을 크게 낮출 것이다. 일반적으로 송곳니(302) 각각이 마스크(300)의 총 폭의 5 내지 15 퍼센트이다. 하나의 실시예에서, 각각의 송곳니(302)는 전체 마스크(300) 폭의 10%인 폭을 가지며, 전면부(224)는 폭의 나머지 80%를 차지한다. 또 다른 실시예에서 임의의 적절한 폭이 사용될 수 있다.
도 5c는 마스크(300)로 형성된 후의 차폐 층(260)을 도시한다. 송곳니부(302)는 랜드 그리드 어레이(172)로부터 멀어지고 다시 차폐 영역(160)을 향해 기판(152)의 측부에서 차폐 층(260)을 누른다. 스퍼터링된 입자가 기판(152)과 마스크(300) 사이의 측부 갭으로부터 랜드 그리드 어레이(172)로 더 이동해야 하며, 따라서 랜드 그리드 어레이를 차폐 층으로 단락시키기 위해 불충분한 입자가 증착된다. 차폐 층(260)과 랜드 그리드 어레이(172) 간 단락 가능성을 낮춤으로써 제조 결함이 감소된다.
도 6a-6e는 마스크 송곳니부에 대한 풋프린트 프로필 형태에 대한 옵션을 도시한다. 차폐 인터페이스 영역(161)과 비-차폐 영역(162) 간 차폐 층(260)의 경계를 위한 더 많은 직선 프로필 형상을 얻기 위해 다양한 송곳니 형태가 사용될 수 있다. 주어진 스퍼터링 장비 및 그 밖의 다른 제조 조건을 이용해 차폐될 특정 패키지가 주어질 때 테스팅이 이뤄져서 주어진 상황을 위한 최적 차폐 층(260) 경계선을 도출하는 마스크 송곳니부 프로필을 결정할 수 있다.
도 6a는 앞서 예시된 사각형 프로필을 도시한다. 도 6b는 유사한 송곳니 설계를 갖는 마스크(304)를 도시한다. 송곳니의 전면 표면(306)은 평면이 아니라 둥글어진다. 전면 표면(306)의 곡률이 필요에 따라 차폐 층(260) 경계의 최종 형태를 수정하도록 구성될 수 있다.
도 6c은 사다리꼴 송곳니부를 갖는 마스크(310)를 도시한다. 사다리꼴 송곳니부는 외부 측부 표면(312a 및 312b), 내부 측부 표면(314a 및 314b), 및 전면 표면(316a 및 316b)을 포함한다. 모든 6개의 표면의 각도 및 길이가 필요에 따라 차폐 층(260)의 경계를 위한 바람직한 형태를 획득하도록 독립적으로 구성될 수 있다.
도 6d는 또 다른 마스크를 도시하며, 송곳니부는 외부 표면(322a 및 322b) 및 내부 표면(324a 및 324b)을 포함한다. 외부 표면(322a 및 322b)이 평행하고 측부(222)와 연속이다. 또 다른 실시예에서, 필요에 따라 외부 표면(322a 및 322b)이 내측으로 각질 수 있다. 표면(322a, 322b, 324a, 및 324b)의 각도 및 길이가 원하는 차폐 층(260) 경계 형태를 생성하도록 구성될 수 있다.
도 6e는 전면 송곳니 표면(334a 및 334b)과 전면 표면(224) 간 곡선형 전이부(332a 및 332b)를 갖는 마스크(330)를 도시한다. 전면 송곳니 표면(334a 및 334b)이 마스크(300)에서와 동일하며, 곡선형 전이부(332)가 추가된다. 곡선형 전이부(332a 및 332b)가 오목형 호로 도시되지만, 전이부가 볼록한 형태로, S-곡선으로, 직선으로, 또는 그 밖의 다른 임의의 적절한 곡선 또는 형태로 만곡될 수 있다. 전이부(332a 및 332b)는 도시된 바와 같이 서로 거울 이미지이거나, 두 전이부에 대해 상이한 곡선이 사용될 수 있다. 전이부(332a 및 332b)가 바람직한 차폐 층(260) 경계선을 획득하도록 커스텀화될 수 있다.
도 7a 및 7b는 앞서 기재된 차폐된 패키지, 가령, 차폐 층(260)을 갖는 패키지(150)를 전자 디바이스에 포함시키는 것을 도시한다. 도 7a는 전자 디바이스(400)의 일부분으로서 인쇄 회로 기판(PCB) 또는 그 밖의 다른 기판(402) 상으로 장착되는 패키지(150)의 부분 횡단면을 도시한다. 범프(406)가 기판(152)의 하부 상의 전도성 층(156) 상에 형성된다. 전도성 범프(406)는 제조 공정의 임의의 스테이지에서, 가령, 봉지재(168) 몰딩 전, 싱귤레이션 전, 또는 차폐 층(260) 형성 후에 형성될 수 있다. 범프(406)가 PCB(402)의 전도성 층(404) 상으로 리플로우되어, 패키지(150)를 PCB로 물리적으로 부착 및 전기적으로 연결할 수 있다. 또 다른 실시예에서, 열압착 또는 그 밖의 다른 적절한 부착 및 연결 방법이 사용된다. 일부 실시예에서, 패키지(150)와 PCB(402) 사이에 접착제 또는 언더필 층이 사용된다. 반도체 다이(104)는 기판(152) 및 범프(406)를 통해 전도성 층(404)으로 전기적으로 연결된다.
도 7b는 PCB의 표면 상에 장착되는 복수의 반도체 패키지, 가령, 차폐 층(260) 및 랜드 그리드 어레이(172)를 갖는 패키지(150)를 갖는 PCB(402)를 포함하는 전자 디바이스(400)를 도시한다.랜드 그리드 어레이(172)는 패키지(150)를 PCB(402), PCB(402) 상의 또 다른 패키지, 동일하거나 상이한 전자 디바이스의 또 다른 PCB, 또 다른 PCB 상의 또 다른 패키지, 또 다른 전자 디바이스, 테스팅 장비 등으로 연결하기 위해, 랜드 그리드 어레이에 솔더링되거나 가압되는 인터커넥트 구조물을 가질 수 있다. 랜드 그리드 어레이(172)는 패키지(150)로의 차후의 임시 전기적 연결을 위해 노출된 채 유지될 수 있다. 또는, 랜드 그리드 어레이(172) 대신, 그 밖의 다른 구성요소가 노출된 채 유지되어, 차폐 층(260) 간섭 없이, 이들의 의도된 기능을 제공할 수 있다. 응용 분야에 따라, 전자 디바이스(400)는 한 가지 유형의 반도체 패키지, 또는 복수의 유형의 반도체 패키지를 가질 수 있다.
전자 디바이스(400)는 하나 이상의 전기 기능을 수행하기 위해 반도체 패키지를 이용하는 자립형 시스템일 수 있다. 대안으로, 전자 디바이스(400)는 더 큰 시스템의 하위구성요소일 수 있다. 예를 들어, 전자 디바이스(400)는 태블릿 컴퓨터, 셀룰러 폰, 디지털 카메라, 통신 시스템, 또는 그 밖의 다른 전자 디바이스의 일부일 수 있다. 전자 디바이스(400)는 컴퓨터로 삽입되는 그래픽 카드, 네트워크 인터페이스 카드, 또는 또 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, ASIC, 논리 회로, 아날로그 회로, RF 회로, 이산 능동 또는 수동 소자, 또는 또 다른 반도체 다이 또는 전기 구성요소를 포함할 수 있다.
도 7b에서, PCB(402)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 인터커넥션을 위한 일반적인 기판을 제공한다. 증발 증착, 전해 도금, 무전해 도금, 스크린 인쇄, 또는 그 밖의 다른 적절한 금속 증착 공정을 사용하여 전도성 신호 트레이스(404)는 PCB(402)의 표면 위에 또는 층 내에 형성된다. 신호 트레이스(404)는 반도체 패키지, 장착된 구성요소 및 그 밖의 다른 외부 시스템 또는 구성요소 간 전기 통신을 제공한다. 트레이스(404)는 또한 필요에 따라 반도체 패키지로 전력 및 접지 연결을 제공한다.
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 가진다. 제1 레벨 패키징은 반도체 다이를 중간 기판에 기계적 및 전기적으로 부착하기 위한 기법이다. 제2 레벨 패키징은 중간 기판을 PCB(402)에 기계적 및 전기적으로 부착하는 작업을 포함한다. 또 다른 실시예에서, 반도체 디바이스는 다이가 PCB(402)로 기계적으로 및 전기적으로 직접 장착되는 제1 레벨 패키징만을 가질 수 있다.
예시의 목적으로, 몇 가지 유형의 제1 레벨 패키징, 가령, 본드 와이어 패키지(446) 및 플립칩(448)이 PCB(402) 상에 나타나 있다. 또한, 몇 가지 유형의 제2 레벨 패키징, 가령, 볼 그리드 어레이(BGA)(450), 범프 칩 캐리어(BCC)(452), 랜드 그리드 어레이(LGA)(456), 멀티-칩 모듈(MCM)(458), 쿼드 플랫 비-리드 패키지(QFN)(460), 쿼드 플랫 패키지(462), 및 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB)(464)가, 패키지(150)와 함께 PCB(402) 상에 장착된 채 보여진다. 전도성 트레이스(404)가 PCB(402) 상에 배치된 다양한 패키지 및 구성요소를 패키지(150)로 전기적으로 연결하여, 패키지(150) 내 구성요소의 사용을 PCB 상의 또 다른 구성요소로 제공한다.
시스템 요건에 따라, 제1 레벨 패키징과 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합, 및 그 밖의 다른 전자 구성요소가 PCB(402)에 연결될 수 있다. 일부 실시예에서, 전자 디바이스(400)는 단일 부착 반도체 패키지를 포함하고, 그 밖의 다른 실시예는 다중 인터커넥트된 패키지를 필요로 한다. 단일 기판 위에 하나 이상의 반도체 패키지를 조합함으로써, 제조업체는 미리 만들어진 구성요소를 전자 디바이스 및 시스템에 포함시킬 수 있다. 반도체 패키지는 정교한 기능을 포함하고 있기 때문에 더 저렴한 구성요소 및 간소화된 제조 공정을 통해 전자 디바이스가 제조될 수 있다. 최종 장치가 장애를 일으킬 가능성이 낮고 제조 비용이 저렴하여 소비자 비용이 절감된다.
본 발명의 하나 이상의 실시예가 상세하게 예시되었지만, 당업자는 이러한 실시예에 대한 수정 및 적응이 다음 청구범위에 기재된 본 발명의 범위를 벗어나지 않고 이루어질 수 있음을 이해할 것이다.

Claims (30)

  1. 반도체 디바이스를 제작하는 방법으로서,
    반도체 패키지를 제공하는 단계 - 상기 반도체 패키지는
    랜드 그리드 어레이를 포함하는 기판,
    기판 위에 배치되는 구성요소, 및
    구성요소 위에 증착되는 봉지재를 포함하고, 상기 랜드 그리드 어레이는 봉지재 외부에 유지됨 - ,
    상기 봉지재가 상기 구성요소 위에 이미 증착된 후 상기 랜드 그리드 어레이 위에 송곳니형 금속 마스크를 배치하는 단계 - 상기 송곳니형 금속 마스크는 상기 송곳니형 금속 마스크의 제1 측부에서 제1 송곳니부를 포함하고 상기 송곳니형 금속 마스크의 제2 측부에서 제2 송곳니부를 포함하며, 상기 제1 송곳니부와 상기 제2 송곳니부는 상기 봉지재를 향해 제1 방향으로 뻗어 있음 - ,
    반도체 패키지 위에 차폐 층을 형성하는 단계 - 상기 차폐 층이 상기 송곳니형 금속 마스크와 상기 봉지재 사이의 갭에서 상기 기판 상에 형성됨 -, 및
    상기 차폐 층을 형성한 후 상기 송곳니형 금속 마스크를 제거하는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 송곳니부와 상기 제2 송곳니부 모두는 평면도에서 사각형 형태를 포함하는, 반도체 디바이스를 제작하는 방법.
  4. 제1항에 있어서, 상기 제1 송곳니부와 상기 제2 송곳니부 모두는 평면도에서 사다리꼴 형태를 포함하는, 반도체 디바이스를 제작하는 방법.
  5. 제1항에 있어서, 상기 차폐 층의 직선인 경계선을 생성하도록 상기 제1 송곳니부 및 제2 송곳니부의 형태를 구성하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  6. 반도체 디바이스를 제작하는 방법으로서,
    봉지재를 포함하는 반도체 패키지를 제공하는 단계,
    상기 반도체 패키지 위에 송곳니형 마스크를 배치하는 단계 - 상기 반도체 패키지는 상기 송곳니형 마스크가 상기 반도체 패키지 위에 배치되기 전에 봉지재를 포함하며, 갭이 상기 송곳니형 마스크와 상기 봉지재 사이에 있도록 함 - , 및
    반도체 패키지 및 송곳니형 마스크 위에 차폐 층을 형성하는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  7. 제6항에 있어서, 송곳니부가 송곳니형 마스크의 각각의 측부에 하나씩 형성되도록 상기 송곳니형 마스크는 한 쌍의 송곳니부를 포함하는, 반도체 디바이스를 제작하는 방법.
  8. 제7항에 있어서, 송곳니부는 둥근 표면을 포함하는, 반도체 디바이스를 제작하는 방법.
  9. 제7항에 있어서, 송곳니부는 평면도에서 삼각형 형태를 포함하는, 반도체 디바이스를 제작하는 방법.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 제7항에 있어서, 상기 송곳니형 마스크는 각각의 송곳니부와 상기 송곳니형 마스크의 전면 표면 사이에 곡선형 전이부를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  17. 반도체 디바이스를 제작하는 방법으로서, 상기 방법은
    기판 및 상기 기판의 제1 부분 위에만 증착되는 봉지재를 포함하는 제1 반도체 패키지를 제공하는 단계,
    상기 봉지재가 상기 기판의 제1 부분 위에 증착된 후 상기 기판의 제2 부분 위에 송곳니형 마스크를 배치하는 단계 - 상기 기판은 송곳니형 마스크와 봉지재 사이의 갭에서 노출된 채 유지됨 - ,
    상기 봉지재 위에 차폐 층을 형성하는 단계 - 상기 차폐 층은 상기 송곳니형 마스크와 상기 봉지재 사이의 갭에서 상기 기판 상에 형성됨 - , 및
    상기 송곳니형 마스크를 제거하는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  18. 제17항에 있어서, 송곳니부가 송곳니형 마스크의 각각의 측부에 하나씩 형성되도록 상기 송곳니형 마스크는 한 쌍의 송곳니부를 포함하는, 반도체 디바이스를 제작하는 방법.
  19. 제18항에 있어서, 상기 송곳니부는 평면도에서 사각형 형태를 포함하는, 반도체 디바이스를 제작하는 방법.
  20. 제18항에 있어서, 상기 송곳니형 마스크는 상기 송곳니형 마스크의 각각의 송곳니부와 전면 표면 사이에 곡선형 전이부를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  21. 제18항에 있어서, 상기 송곳니부는 둥근 표면을 포함하는, 반도체 디바이스를 제작하는 방법.
  22. 제18항에 있어서, 상기 차폐 층의 직선인 경계선을 생성하도록 송곳니부의 형태를 구성하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  23. 제18항에 있어서, 송곳니부가 상기 봉지재를 향해 배향되도록 송곳니형 마스크를 배치하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  24. 반도체 디바이스를 제작하는 방법으로서,
    봉지재를 포함하는 반도체 패키지를 제공하는 단계,
    송곳니형 금속 마스크와 봉지재 사이의 갭을 갖고 반도체 패키지 위에 송곳니형 금속 마스크를 배치하는 단계 - 상기 반도체 패키지는 송곳니형 마스크가 상기 반도체 패키지 위에 배치되기 전에 봉지재를 포함함 - ,
    상기 반도체 패키지와 송곳니형 금속 마스크 위에 차폐 층을 형성하는 단계, 및
    송곳니형 금속 마스크를 제거하는 단계를 포함하는, 반도체 디바이스를 제작하는 방법.
  25. 제24항에 있어서, 송곳니부가 송곳니형 마스크의 각각의 측부에 하나씩 형성되도록 상기 송곳니형 마스크는 한 쌍의 송곳니부를 포함하는, 반도체 디바이스를 제작하는 방법.
  26. 제25항에 있어서, 상기 송곳니부는 평면도에서 사각형 형태를 포함하는, 반도체 디바이스를 제작하는 방법.
  27. 제25항에 있어서, 상기 송곳니형 금속 마스크는 각각의 송곳니부와 상기 송곳니형 금속 마크스의 전면 표면 사이에 곡선형 전이부를 더 포함하는, 반도체 디바이스를 제작하는 방법.
  28. 제25항에 있어서, 상기 송곳니부는 둥근 표면을 포함하는, 반도체 디바이스를 제작하는 방법.
  29. 제25항에 있어서, 상기 송곳니부는 평면도에서 삼각형 형태를 포함하는, 반도체 디바이스를 제작하는 방법.
  30. 제25항에 있어서, 상기 차폐 층의 직선인 경계선을 생성하도록 상기 송곳니부의 형태를 구성하는 단계를 더 포함하는, 반도체 디바이스를 제작하는 방법.
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