KR102646084B1 - 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법 - Google Patents

포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법 Download PDF

Info

Publication number
KR102646084B1
KR102646084B1 KR1020217041092A KR20217041092A KR102646084B1 KR 102646084 B1 KR102646084 B1 KR 102646084B1 KR 1020217041092 A KR1020217041092 A KR 1020217041092A KR 20217041092 A KR20217041092 A KR 20217041092A KR 102646084 B1 KR102646084 B1 KR 102646084B1
Authority
KR
South Korea
Prior art keywords
light emitting
layer
emitting diodes
backplane
dielectric material
Prior art date
Application number
KR1020217041092A
Other languages
English (en)
Other versions
KR20220003622A (ko
Inventor
빌리브로르두스 게라르두스 마리아 반 덴 후크
춘 인 라우
카메론 대네쉬
파리바 대네쉬
Original Assignee
나노시스, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 나노시스, 인크. filed Critical 나노시스, 인크.
Priority to KR1020247007227A priority Critical patent/KR20240035906A/ko
Publication of KR20220003622A publication Critical patent/KR20220003622A/ko
Application granted granted Critical
Publication of KR102646084B1 publication Critical patent/KR102646084B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/0008—Devices characterised by their operation having p-n or hi-lo junctions
    • H01L33/0016—Devices characterised by their operation having p-n or hi-lo junctions having at least two p-n junctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/0004—Devices characterised by their operation
    • H01L33/002—Devices characterised by their operation having heterojunctions or graded gap
    • H01L33/0025—Devices characterised by their operation having heterojunctions or graded gap comprising only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H01L33/06—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction within the light emitting region, e.g. quantum confinement structure or tunnel barrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of group III and group V of the periodic system
    • H01L33/32—Materials of the light emitting region containing only elements of group III and group V of the periodic system containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/405—Reflective materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/40—Materials therefor
    • H01L33/42—Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/44—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the coatings, e.g. passivation layer or anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/52—Encapsulations
    • H01L33/56—Materials, e.g. epoxy or silicone resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components with at least one potential-jump barrier or surface barrier specially adapted for light emission
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0016—Processes relating to electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/005—Processes relating to semiconductor body packages relating to encapsulations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0033—Processes relating to semiconductor body packages
    • H01L2933/0066—Processes relating to semiconductor body packages relating to arrangements for conducting electric current to or from the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Devices (AREA)

Abstract

발광 디바이스는: 백플레인, 상기 백플레인의 전방에 부착된 발광 다이오드들의 어레이, 상기 백플레인의 전방에 위치하고, 상기 발광 다이오드들의 어레이를 측방향으로 둘러싸서, 포지티브 톤의, 이미지화 가능한 유전체 재료층과 접촉하는 상기 발광 다이오드들의 측벽들이 각각의 재진입 수직 단면 프로필을 갖는, 포지티브 톤의, 이미지화 가능한 유전체 재료층, 가령 포지티브 포토레지스트층, 및 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 위치하고, 상기 발광 다이오드들과 접촉하는 적어도 하나의 공통 도전층을 포함한다.

Description

포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법
본 출원은 2019년 5월 30일에 출원된 미국특허가출원 제62/854,428호 및 2019년 6월 24일에 출원된 미국특허가출원 제62/865,622호에 대한 우선권을 주장하며, 상기 문헌의 전체 내용이 본 명세서에 참조로 통합된다.
본 발명은 발광 디바이스에 관한 것으로서, 특히 발광 다이오드에 대한 도전성 측벽 접촉부 및 포지티브 포토레지스트(positive photoresist) 절연 스페이서를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법에 관한 것이다.
발광 다이오드(LED)와 같은 발광 디바이스는, 가령, 랩톱 또는 텔레비전에 위치한 액정 디스플레이의 백라이트, LED 광고판 및 마이크로디스플레이와 같은 전자 디스플레이에 사용된다. 발광 디바이스는, 발광 다이오드(LED) 및 광을 방출하도록 구성된 다양한 유형의 전자 디바이스를 포함한다.
본 발명의 일양태에 따르면, 백플레인; 백플레인의 전방에 부착된 발광 다이오드의 어레이; 백플레인의 전방에 위치되고, 발광 다이오드의 어레이를 측방향으로 둘러싸는 포지티브 톤(positive tone)의, 이미지화 가능한 유전체 재료층을 포함하는 발광 디바이스가 제공되며, 포지티브 톤, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드의 측벽은, 각각의 재진입(reentrant) 수직 단면 프로파일과, 포지티브 톤, 이미지화 가능한 유전체 재료층 위에 위치되고 발광 다이오드와 접촉하는 적어도 하나의 공통 도전층을 포함한다.
본 발명의 다른 양태에 따르면, 발광 다이오드의 어레이를 백플레인의 전면에 부착하는 단계; 백플레인의 전면에 포지티브 톤의 이미지화 가능한 유전체 재료층을 적용하는 단계; 상기 포지티브 톤, 이미지화 가능한 유전체 재료층의 상부 표면이 상기 발광 다이오드의 상부 표면을 포함하는 수평면 아래에 형성되도록 상기 포지티브 톤, 이미지화 가능한 유전체 재료층을 수직으로 리세스(recess)하는 단계 - 상기 포지티브 톤, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드의 측벽은 각각의 재진입 수직 단면 프로파일을 가짐 - ; 적어도 상기 발광 다이오드의 측벽 상부 및 상기 포지티브 톤, 이미지화 가능한 유전체 재료층의 상부 표면에 도전성 접착층을 형성하는 단계; 및 상기 도전성 접착층의 전면에 투명 도전층을 형성하는 단계를 포함하는 발광 다이오드의 형성 방법이 제공된다.
도 1은 그 위에 발광 다이오드를 갖는 소스 기판의 평면도(top-down view)이다.
도 2a는 본 발명의 일실시예에 따른 발광 다이오드의 제1 구성을 나타내는 수직 단면도이다.
도 2b는 본 발명의 일실시예에 따른 발광 다이오드의 제2 구성을 나타내는 수직 단면도이다.
도 3a는 본 발명의 일실시예에 따른 발광 다이오드의 제3 구성을 나타내는 수직 단면도이다.
도 3b는 본 발명의 일실시예에 따른 발광 다이오드의 제4 구성을 나타내는 수직 단면도이다.
도 4a는 본 발명의 일실시예에 따른 발광 다이오드의 제5 구성을 나타내는 수직 단면도이다.
도 4b는 본 발명의 일실시예에 따른 발광 다이오드의 제6 구성을 나타내는 수직 단면도이다.
도 5a는 본 발명의 일실시예에 따른 발광 다이오드의 제7 구성을 나타내는 수직 단면도이다.
도 5b는 본 발명의 일실시예에 따른 발광 다이오드의 제8 구성을 나타내는 수직 단면도이다.
도 6a는 본 발명의 제1 실시예에 따른 백플레인 상에 발광 다이오드의 어레이를 형성한 후의 제1 예시적인 구조의 어레이 영역의 수직 단면도이다.
도 6b는 도 6a의 영역(B)의 확대도이다.
도 6c는 도 6a의 처리 단계에서 제1 예시적인 구조의 주변 영역의 수직 단면도이다.
도 6d는 도 6a 내지 도 6c의 예시적인 제1 구조의 평면도이다.
도 7은 본 발명의 제1 실시예에 따른 포지티브 포토레지스트층을 도포한 후의 제1 예시적인 구조의 어레이 영역의 수직 단면도이다.
도 8은 본 발명의 제1 실시예에 따른 포지티브 포토레지스트층을 리소그래피 방식으로 패터닝한 후의 제1 예시적인 구조의 어레이 영역의 수직 단면도이다.
도 9a는 본 발명의 제1 실시예에 따른 포지티브 포토레지스트층을 수직으로 리세스한 후의 제1 예시적인 구조의 어레이 영역의 수직 단면도이다.
도 9b는 도 9a의 영역(B)의 확대도이다.
도 9c는 도 9a의 처리 단계에서 제1 예시적인 구조의 주변 영역의 수직 단면도이다.
도 10a는 본 발명의 제1 실시예에 따른 도전성 접착층, 투명 도전층 및 본딩 구조를 형성한 후의 제1 예시적인 구조체의 어레이 영역의 수직 단면도이다.
도 10b는 도 10a의 영역(B)의 확대도이다.
도 10c는 도 10a의 처리 단계에서 제1 예시적인 구조의 주변 영역의 수직 단면도이다.
도 11은 본 발명의 제1 실시예에 따른 선택적 광학 렌즈를 형성한 후의 제1 예시적인 구조의 어레이 영역의 수직 단면도이다.
도 12a는 본 발명의 제2 실시예에 따른 도전성 접착층을 형성한 후의 제2 예시적 구조의 어레이 영역의 수직 단면도이다.
도 12b는 도 12a의 영역(B)의 확대도이다.
도 13은 본 발명의 제2 실시예에 따른 투명 도전층 형성 후의 제2 예시 구조의 어레이 영역의 수직 단면도이다.
도 14a는 본 발명의 제2 실시예에 따른 선택적 광학 렌즈 및 본딩 구조의 형성 후 제2 예시적인 구조의 어레이 영역의 수직 단면도이다.
도 14b는 도 14a의 처리 단계에서 예시적인 제2 구조의 주변 영역의 수직 단면도이다.
위에서 논의된 바와 같이, 본 개시내용의 실시예는 발광 다이오드 및 상기 발광 다이오드에 대한 도전성 측벽 접촉부 사이의 포지티브 포토레지스트 절연 스페이서와 같은, 포지티브 톤, 이미지화 가능한 유전체 재료를 포함하는 발광 디바이스 및 이를 제조하는 방법에 관한 것으로, 그 다양한 양태가 본 명세서에서 상세하게 논의된다. 도면은 축척에 맞게 도시되지 않는다. 구성요소의 중복이 없다는 것이 명시적으로 설명되거나 달리 명확하게 표시되지 않는다면, 구성요소의 단일 인스턴스가 도시된 경우에도 구성요소의 다수의 인스턴스가 중복될 수 있다. "제1", "제2" 및 "제3"과 같은 서수는, 단지 유사한 구성요소를 식별하기 위해 사용되며, 본 개시내용의 명세서 및 청구범위에 걸쳐 서로 다른 서수가 사용될 수 있다. 동일한 참조 번호는, 동일한 구성요소 또는 유사한 구성요소를 지칭한다. 달리 명시되지 않는 한, 동일한 참조 번호를 갖는 구성요소는 동일한 구성을 갖는 것으로 추정된다. 본 명세서에 사용된 바와 같이, 제2 구성요소 "위에(on)" 위치된 제1 구성요소는 제2 구성요소의 표면의 외부 측면 또는 제2 구성요소의 내부 측면에 위치될 수 있다. 본 명세서에 사용된 바와 같이, 제1 구성요소의 표면과 제2 구성요소의 표면 사이에 물리적 접촉이 존재하는 경우, 제1 구성요소는 제2 구성요소 "바로 위에"에 위치된다. 본 명세서에 사용된 바와 같이, "층"은 두께를 갖는 영역을 포함하는 적어도 하나의 재료의 연속 부분을 지칭한다. 층은 균질한 조성을 갖는 단일 재료 부분으로 구성될 수 있거나, 상이한 조성을 갖는 다중 재료 부분을 포함할 수 있다.
본 명세서에 사용된 바와 같이, "도전성 재료"는 1.0 x 102 S/cm보다 큰 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용된 바와 같이, "절연 재료" 또는 "유전체 재료"는, 1.0 x 10-5 S/cm 미만의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에 사용된 바와 같이, "반도체 재료"는 1.0 x 10-5 S/cm 내지 1.0 x 103 S/cm 범위의 전기 전도도를 갖는 재료를 지칭한다. 본 명세서에서 "금속 재료"은 적어도 하나의 금속 원소를 내부에 포함하는 도전성 재료를 지칭한다. 전기 전도도에 대한 모든 측정은 표준 조건에서 이루어진다.
가령, 예를 들어 다이렉트 뷰(direct view) 디스플레이와 같은, 가령 디스플레이 디바이스와 같은 발광 디바이스는 픽셀의 순서화된 어레이로부터 형성될 수 있다. 각 픽셀은 각각의 피크 파장에서 광을 방출하는 서브픽셀의 세트를 포함할 수 있다. 예를 들어, 픽셀은 적색 서브픽셀, 녹색 서브픽셀, 및 청색 서브픽셀을 포함할 수 있다. 각 서브픽셀은 특정 파장의 광을 방출하는 하나 이상의 발광 다이오드를 포함할 수 있다. 각 픽셀은, 색상 영역(color gamut) 내의 임의의 색상 조합이 각 픽셀에 대한 디스플레이에 표시될 수 있도록 백플레인 회로에 의해 구동된다. 디스플레이 패널은, 발광 다이오드(LED) 서브픽셀이, 백플레인에 위치된 본드 패드에 솔더(solder)되거나 그렇지 않으면 전기적으로 부착되는 프로세스에 의해 형성될 수 있다. 본드 패드(bond pad)는 백플레인 회로 및 기타 구동 전자장치에 의해 전기적으로 구동된다.
본 개시내용의 실시예에서, 각 픽셀에서 상이한 색상 광을 방출하는 발광 디바이스를 사용하여 다중색상(예컨대, 셋 이상의 색상) 다이렉트 뷰 디스플레이를 제조하기 위한 방법이 수행될 수 있다. 일실시예로, 나노구조(예컨대, 나노와이어) 또는 벌크(예컨대, 평면형) LED들이 사용될 수 있다. 각 LED는, 각 픽셀에서 청색, 녹색 및 적색 서브픽셀을 형성하도록 각각의 청색, 녹색 및 적색 발광 활성 영역을 가질 수 있다. 다른 실시예에서, 하향 변환(down converting) 요소(예컨대, 적색 발광 형광체, 염료 또는 양자점(quantum dot))는, 적색 발광 서브픽셀을 형성하기 위해 청색 또는 녹색 발광 LED 위에 형성될 수 있다. 다른 실시예에서, 각각의 서브픽셀 내의 청색 또는 녹색 발광 나노와이어 LED는, 적색 발광 서브픽셀을 형성하기 위해, 가령 유기 또는 무기 적색 발광 평면형 LED와 같은 적색 발광 평면형 LED와 쌍을 이룬다.
도 1을 참조하면, 발광 다이오드(10)의 어레이를 포함하는 소스 기판이 도시되어 있다. 소스 기판은, 발광 다이오드(10)의 어레이를 포함하는 발광 디바이스를 형성하기 위해 다양한 처리 단계가 그 위에서 수행되는 지지 기판(22)을 포함할 수 있다. 지지 기판(22) 상의 발광 다이오드(10) 이후 발광 디바이스를 형성하도록 백플레인으로 전사(transfer)될 수 있다.
발광 디바이스는 어레이로 배열된 복수의 픽셀일 수 있는, 적어도 하나의 픽셀을 포함할 수 있다. 각 픽셀은 복수의 서브픽셀을 포함할 수 있다. 각 서브픽셀은, 적어도 하나의 발광 다이오드를 포함한다. 각 픽셀은 서로 다른 피크 방출 파장에서 광을 방출하도록 구성된 다수의 서브픽셀을 포함한다. 예를 들어, 픽셀은, 적색 서브픽셀, 녹색 서브픽셀 및 청색 서브픽셀을 포함할 수 있다. 적색 서브픽셀은 적어도 하나의 적색 발광 다이오드를 포함할 수 있고, 녹색 서브픽셀은 적어도 하나의 녹색 발광 다이오드를 포함할 수 있고, 청색 서브픽셀은 적어도 하나의 청색 발광 다이오드를 포함할 수 있다.
지지 기판(22) 상의 발광 다이오드(10)는, 픽셀을 형성하는데 필요한 여러 종류의 발광 다이오드를 포함할 수 있다. 이 경우, 여러 종류의 발광 다이오드(10)를 백플레인에 전사하여 발광 디바이스를 제공할 수 있다. 대안적으로, 지지 기판(22) 상의 발광 소자(10)는, 픽셀을 형성하는데 필요한 모든 유형보다는 적은 유형의 발광 다이오드를 포함할 수 있다. 이 경우, 상이한 유형의 발광 다이오드를 포함하는 다수의 소스 기판이 이용되어, 백플레인에 전사 및 부착될 다수의 유형의 발광 다이오드(10)를 제공할 수 있다. 예시적인 실시예에서, 소스 기판이 단일 유형의 발광 다이오드만을 포함하는 경우, 적색 발광 다이오드를 포함하는 제1 소스 기판, 녹색 발광 다이오드를 포함하는 제2 기판, 및 청색 발광 다이오드를 포함하는 제3 기판이 3개의 상이한 유형의 발광 다이오드를 제공하기 위해 사용될 수 있다. 소스 기판에서 백플레인으로 전사된 각 발광 다이오드는, 예를 들어 본딩에 의해 백플레인에 부착되고, 백플레인 및 가령, 픽셀의 2차원 어레이와 같은 적어도 하나의 픽셀을 포함하는 발광 디바이스의 픽셀의 서브픽셀 또는 서브픽셀의 컴포넌트(서브픽셀이 2개 이상의 발광 다이오드를 포함하는 경우)로 기능한다.
각각의 발광 다이오드(10)는 당업계에 공지된 임의의 구성을 가질 수 있다. 일실시예에서, 발광 다이오드(10)는 하부 발광 다이오드, 즉 하부 발광 구성의 발광 다이오드일 수 있다. 본 명세서에서 하부 발광 다이오드(bottom-emitting diode)는, 활성 영역이 초기에 형성된 반도체 재료층을 통과하는 방향을 따라, 출력되는 광의 50% 이상을 방출하는 발광 다이오드를 지칭한다. 이와 달리, 다른 실시예에서, 발광 다이오드(10)는, 활성 영역이 초기에 형성된 반도체 재료층을 통과하지 않는 방향을 따라 출력되는 광의 50% 이상을 방출하는 전면 발광 다이오드일 수 있다. 발광 다이오드는, LED의 반대 측들 상에 p측 및 n측 접촉점을 포함하는 수직(vertical) LED, 또는 LED의 동일한 측들 위에 p측 및 n측 모두를 포함하는 측방향(lateral) LED일 수 있다.
도 2a, 도 2b, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 및 도 5b는, 본 개시내용의 실시예들에 따른 발광 다이오드(10)의 다양한 구성을 도시한 것이다. 본 발명의 실시예들의 발광 다이오드의 다양한 구성은, 일반적으로 지지 기판(22)과 단결정 버퍼 반도체층(24)을 구비하여 형성될 수 있다. 지지 기판(22)은 성장 기판이라고도 하며, 가령, 기저면 또는 r-평면 성장 표면을 사용하는 Al2O3(사파이어), 다이아몬드, Si, Ge, GaN, AlN, 우르츠광(α) 및 아연블렌드(β) 형태 둘 다인 SiC, InN, GaP, GaAsP, GaAs, InP, ZnO, ZnS, 및 ZnSe와 같은 단결정 성장 기판 재료를 포함할 수 있다. 예를 들어, 지지 기판(22)은 적절한 표면 배향을 갖는 사파이어(즉, 단결정 산화알루미늄)를 포함할 수 있다. 지지 기판(22)은 평평한 성장 표면 또는 패턴화된(예를 들어, 거친) 성장 표면을 갖는 패턴화된 사파이어 기판(PSS)을 포함할 수 있다. 범프, 딤플(dimple) 및/또는 각진 절단부(angled cut)는, 지지 기판(22)의 상부 표면에 제공되거나 제공되지 않을 수 있어서, 단결정 버퍼 반도체층(24)의 단결정 화합물 반도체 재료의 에피택셜 성장을 촉진하고, 후속 분리 프로세스에서 지지 기판(22)으로부터 단결정 버퍼 반도체층(24)의 분리를 용이하게 한다.
단결정 버퍼 반도체층(24)은, 가령 III-V족 화합물 반도체 재료, 예를 들어 III족-질화물 화합물 반도체 재료와 같은 단결정 화합물 반도체 재료를 포함한다. 단결정 버퍼 반도체층(24)을 형성하기 위한 증착 프로세스는: MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy), HVPE(hydride vapor phase epitaxy), LPE(liquid phase epitaxy), MOMBE(metal-organic molecular beam epitaxy) 및 원자층 증착(ALD) 중 임의의 것을 이용할 수 있다. 단결정 버퍼 반도체층(24)은, 지지 기판(22)과의 인터페이스에서 단결정 버퍼 반도체층(24)의 조성이 지지 기판(22)의 상부 표면의 2차원 격자 구조와 일치하는 실질적인 격자를 제공하도록 일정하거나 점진적인(graded) 조성을 가질 수 있다. 단결정 버퍼 반도체층(24)의 조성은 증착 프로세스 동안 점진적으로 변경될 수 있다. 지지 기판(22)이 패턴화된 사파이어를 포함하는 경우, 단결정 버퍼 반도체층(24)의 바닥면은 패턴화된(즉, 거친) 표면일 수 있다.
버퍼 반도체층(24)은 지지 기판(22)의 단결정 성장 기판 재료에 에피택셜하게 정렬된 조성적으로 구배된(compositionally graded) 단결정 반도체 재료를 가질 수 있다. 버퍼 반도체층(24)의 조성은, 두께에 따라 점진적으로 변할 수 있으므로 버퍼 반도체층(24)의 최상부의 격자 상수는, n-도핑된 화합물 반도체 기판층(26)을 제공하기 위해, 버퍼 반도체층(24)의 상부에서 성장될 화합물 반도체 재료(예를 들어, n-도핑된 GaN 재료)의 격자 상수와 일치한다.
일실시예에서, 단결정 버퍼 반도체층(24)의 바닥 부분에 사용될 수 있는 재료는 예를 들어, Ga1-w-xInwA1xN일 수 있으며, 여기서 w 및 x는 0 내지 1 미만의 범위이고, 0(즉, GaN)일 수 있고, 지지 기판(22)의 상부 표면의 격자 상수와 일치하도록 선택된다. 선택적으로, As 및/또는 P는 또한, 단결정 버퍼 반도체의 바닥 부분을 위한 재료에 포함될 수 있고, 이 경우 단결정 버퍼 반도체층(24)의 바닥 부분은 Ga1-w-xInwAlxN1-x-zAsyPz를 포함할 수 있으며, 여기서 y와 z는 0과 1 미만 사이이며, 이는 지지 기판(22)의 상부 표면의 격자 상수와 일치한다. 단결정 버퍼 반도체층(24)의 상부 부분에 사용될 수 있는 재료는: 질화갈륨(GaN), 질화알루미늄(AlN), 인듐 질화물(InN), 갈륨 알루미늄 질화물, 갈륨 인듐 질화물과 같은 III족-질화물 재료뿐만 아니라, 가령 갈륨 인화물(GaP), 갈륨 비소(GaAs), 갈륨 안티몬화물(GaSb), 인화물(InP), 인듐 비소(InAs) 및 인듐 안티몬화물(InSb)과 같은 다른 III-V 재료와 같은 III-V족 화합물 재료를 포함하지만 이들로 제한되지 않는다. 단결정 버퍼 반도체층(24)의 조성은 단결정 버퍼 반도체층(24)의 하부와 단결정 버퍼 반도체층(24)의 상부 사이에서 점진적으로 변할 수 있어서, 성장 방향을 따르는(수직 방향) 점진적 격자 파라미터 변화에 의해 야기되는 전위(dislocation)가, 단결정 버퍼 반도체층(24)의 상부 표면으로 전파되지 않는다. 일실시예에서, 단결정 버퍼 반도체층(24)의 얇은 바닥 부분은 도핑되지 않거나, 낮은 농도의 실리콘으로 의도하지 않게 도핑될 수 있다.
낮은 결함 밀도를 갖는 고품질의 단결정 표면이, 단결정 버퍼 반도체층(24)의 상부 표면에 제공될 수 있다. 선택적으로, 단결정 버퍼 반도체층(24)의 상부 표면은, 예를 들어, 화학적 기계적 평탄화에 의해 평탄화된 상부 표면을 제공하도록 평탄화될 수 있다. 단결정 버퍼 반도체층(24)의 상부 표면으로부터 오염물을 제거하기 위해 평탄화 프로세스 이후 적절한 표면 세정 프로세스가 수행될 수 있다. 버퍼 반도체층(24)은, 가령 0.3 미크론 내지 0.5 미크론과 같이 1 미크론 미만의 두께를 가질 수 있다.
이어서, 단결정 버퍼 반도체층(24)의 상부 표면 바로 위에 n-도핑된 화합물 반도체 기판층(26)이 형성된다. n-도핑된 화합물 반도체 기판층(26)은, 단결정 버퍼 반도체층(24)의 상부 표면 전체에 걸쳐 균일한 두께를 갖는 연속 재료층으로 형성될 수 있다. n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 화합물 반도체 재료를 포함한다. n-도핑된 화합물 반도체 기판층(26)은, 단결정 버퍼 반도체층(24)의 상부 부분의 단결정 화합물 반도체 재료와 격자 정합(lattice match)될 수 있다. n-도핑된 화합물 반도체 기판층(26)은, 단결정 버퍼 반도체층(24)의 상부 부분과 동일한 화합물 반도체 재료를 포함하거나 포함하지 않을 수 있다. 일실시예에서, n-도핑된 화합물 반도체 기판층(26)은 n-도핑된 다이렉트 밴드갭(direct band gap) 화합물 반도체 재료를 포함할 수 있다. 일실시예에서, n-도핑된 화합물 반도체 기판층(26)은, n-도핑된 갈륨 질화물(GaN), 인듐 갈륨 질화물(InGaN) 또는 그의 3원 또는 4원 화합물과 같은 다른 III-V족 반도체 재료를 포함할 수 있다. n-도핑된 화합물 반도체 기판층(26)을 형성하기 위한 증착 프로세스는: MOVPE(metalorganic vapor phase epitaxy), MBE(molecular beam epitaxy), HVPE(hydride vapor phase epitaxy), LPE(liquid phase epitaxy), MOMBE(metal-organic molecular beam epitaxy) 및 원자층 증착(ALD) 중 임의의 것을 사용할 수 있다. n-도핑된 화합물 반도체 기판층(26)의 두께는 3 미크론 내지 10 미크론, 예를 들어 4 미크론 내지 7 미크론의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 지지 기판(22), 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)은 집합적으로 기판(20)을 구성한다.
일부 실시예(가령, 도 1a, 1b, 2a, 2b, 3a 및 3b에 도시된 실시예)에서, 패턴화된 성장 마스크층(42)은, 기판(20)의 상부 표면(예를 들어, n-도핑된 화합물 반도체 기판층(26)의 상부) 위에 형성될 수 있다. 패터닝된 성장 마스크층(42)은 예를 들어, 유전체 재료층을 증착하고 유전체 재료층을 패터닝하여 그 내부에 개구를 형성함으로써 형성될 수 있다. 예를 들어, 실리콘 질화물층, 실리콘 산화물층, 또는 유전체 금속 산화물층(예컨대, 알루미늄 산화물층)이 기판(20)의 상부 표면 상에 형성될 수 있다. 일실시예에서, 유전체 재료층은 실리콘 질화물층을 포함할 수 있다. 유전체 재료층의 두께는 3 nm 내지 100 nm 범위일 수 있지만, 더 작고 더 큰 두께가 또한, 사용될 수 있다.
포토레지스트층(도시되지 않음)은 유전체 재료층의 상부 표면 위에 도포될 수 있고, 리소그래피 노출 및 현상에 의해, 이를 통과하는 개구를 형성하도록 리소그래피 패터닝될 수 있다. 일실시예에서, 포토레지스트층의 개구는 2차원의 주기적 어레이로서 형성될 수 있다. 각각의 개구의 크기 및 형상은, 선택적 증착 프로세스(가령, 선택적 에피택시 프로세스)에 의해 후속적으로 형성될 반도체 구조의 형상 및 크기를 최적화하도록 선택될 수 있다. 포토레지스트층의 개구 패턴은, 유전체 재료층을 통해 전사되어, 패턴화된 성장 마스크층(42)을 형성할 수 있다. 포토레지스트층은 예를 들어, 애싱(ashing)에 의해 후속적으로 제거될 수 있다. 대안적으로, 성장 마스크층은, 전자빔 리소그래피 또는 나노-임프린트 리소그래피에 이어 에칭을 사용하여 패터닝될 수 있다. 패터닝된 성장 마스크층(42)은 2차원의 주기적 어레이로서 배열될 수 있거나 배열되지 않을 수 있는 개구를 포함한다. 각 개구의 모양은 원형, 타원형 또는 다각형(예컨대, 육각형)일 수 있다. n-도핑된 화합물 반도체 기판층(26)의 상부 표면의 일부는, 패터닝된 성장 마스크층(42)을 통해 각각의 개구 아래에 물리적으로 노출된다.
단결정 버퍼 반도체층(24), n-도핑된 화합물 반도체 기판층(26), 및 그 위에 형성될 추가 구조는, 발광 다이오드(10)의 어레이인 서브픽셀들의 어레이를 정의하기 위해 후속적으로 패터닝될 것이다. 따라서, 단결정 버퍼 반도체층(24) 및 n-도핑된 화합물 반도체 기판층(26)의 각각의 후속적으로 패터닝된 영역은, 각각의 발광 다이오드(10)의 영역에 대응할 것이다. 예를 들어, 발광 다이오드(10)의 어레이는 직사각형 어레이 또는 육각형 어레이로 형성될 수 있고, 각각의 발광 다이오드(10)는 1 미크론 내지 60 미크론, 예를 들어 2 미크론 내지 30 미크론의 범위에 있는 최대 측방향 치수(가령, 육각형 형상의 외접원(circumscribing circle)의 직경 또는 직사각형 형상의 대각선)를 갖도록 형성될 수 있다. 예를 들어, 패터닝된 성장 마스크층(42)을 통과하는 각각의 개구의 최대 측방향 치수는, 50 nm 내지 50 미크론(예를 들어, 200 nm 내지 10 미크론)의 범위에 있을 수 있지만, 더 작고 더 큰 치수가 또한, 사용될 수도 있다.
도 2a 및 도 2b의 구성과 같은 구성에서, 발광 다이오드(10)에 대한 각각의 영역은, 패터닝된 성장 마스크층(42)에 각각의 단일 개구를 포함한다. 도 3a, 3b, 4a 및 4b의 구성과 같은 구성에서, 발광 다이오드(10)에 대한 각각의 영역은 패터닝된 성장 마스크층(42)에서 개구부의 각각의 어레이를 포함한다.
(도 5a 및 도 5b에 도시된 실시예와 같은) 일부 다른 실시예에서, 패터닝된 성장 마스크층(42)은 사용되지 않는다. 이 경우, n-도핑된 화합물 반도체 기판층(26) 상에 연속적인 평면형 반도체층이 형성된다.
N-도핑된 화합물 반도체 영역(32)은 선택적 에피택시 프로세스일 수 있는 선택적 화합물 반도체 증착 프로세스에 의해 성장 마스크층(42)을 통해 성장될 수 있다. n-도핑된 화합물 반도체 영역(32)의 형상 및 크기는, 성장 마스크층(42)을 통하는 개구의 형상 및 치수에 기초하여, 그리고 선택적 화합물 반도체 증착 프로세스의 프로세스 조건에 의해 결정될 수 있다. n-도핑된 화합물 반도체 영역(32)은, 각각의 결정학적 평면 내에 위치된 다양한 결정학적 패싯(crystallographic facets)을 갖도록 형성될 수 있다. 본 명세서에서 사용되는 바와 같이, "p-평면"은 "피라미드 평면(pyramid plane)"을 의미하고, 이는 III-질화물 시스템 내의 평면들 중 임의의 것일 수 있고, "c-평면"은 {0001} 평면을 나타내고, "m-평면"은 평면들 중 임의의 것을 나타낸다. 성장 속도는 일반적으로 결정학적 평면에 따라 상이하다. 본 명세서에서 "성장 속도(growth rate)"는, 달리 명시되지 않는 경우 성장 표면에 수직인 방향을 따르는 층의 성장 속도를 의미한다. 일실시예에서, n-도핑된 화합물 반도체 기판층(26)의 상부 표면은, c-평면 내에 있을 수 있다. 각각의 n-도핑된 화합물 반도체 영역(32)의 높이는 50 nm 내지 10 미크론, 예를 들어 200 nm 내지 2 미크론의 범위일 수 있지만, 더 낮고 더 큰 높이가 또한, 사용될 수 있다. 일부 실시예에서, 증착된 반도체 재료의 마이그레이션(migration)을 유도하는, 상승된 온도에서의 어닐링, 부분적인 에치백 프로세스, 및/또는 화학적 기계적 평탄화 프로세스는, 평면형 상부 표면 및/또는 패싯 표면들을 제공하기 위해 선택적으로 이용될 수 있다.
일부 실시예(가령, 도 2a 및 2b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)은 마이크로디스크(microdiscs)로 형성될 수 있다. 본 명세서에 사용된 바와 같이, 디스크는, 서로 평행한 상부 표면 및 하부 표면을 갖는 구조적 요소를 지칭하고, 상부 표면의 면적은 상부 표면에 평행하지 않는 표면들(예컨대, 패싯화된 표면 또는 측벽 표면)의 총 면적보다 크다. "마이크로 디스크"는 상부 표면의 최대 측면 치수가 1 미크론 이상 및 1 mm 미만인 디스크를 의미한다. 마이크로디스크는, 위에서 볼 때 원형, 타원형 또는 다각형(예컨대, 직사각형, 육각형 등)일 수 있다.
일부 실시예(가령, 도 3a 및 3b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)은 나노디스크로 형성될 수 있다. "나노디스크"는 상부 표면의 최대 측면 치수가 1nm 이상 및 1 미크론 미만인 디스크를 의미한다. 마이크로디스크 또는 나노디스크의 클러스터는, 발광 다이오드(10)의 각 영역에 대해 형성될 수 있다.
일부 실시예(가령, 도 4a 및 4b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)은: 나노와이어 코어, 마이크로와이어 코어, 나노피라미드, 마이크로피라미드, 나노프러스텀(nanofrustum), 마이크로프러스텀, 이들의 조합, 또는 다른 나노스케일 구조 또는 마이크로 스케일 구조로 형성될 수 있다. "나노와이어"는 길이 방향(가령, 수직 방향)을 따라 연장되고, 적어도 1 nm 및 1 미크론 미만인 최대 횡방향 치수보다 큰 최대 수직 방향 치수를 갖고, 길이 방향에 수직인 방향을 따라 실질적으로 균일한 단면 형상의 영역을 포함하는 구조를 지칭한다. "마이크로와이어"는, 길이 방향(가령, 수직 방향)을 따라 연장되고, 최대 수직 치수가 1 미크론 이상, 1 mm 미만인 최대 측면 치수보다 크고, 길이 방향에 수직인 방향을 따라 실질적으로 균일한 단면 형상을 포함하는 구조를 지칭한다. "나노피라미드"는 베이스의 최대 측면 치수가 1 nm 이상, 1 미크론 미만이도록 다각형 또는 그렇지 않다면 일반적으로 곡선 모양의 베이스를 갖는 원추형 구조를 지칭한다. "마이크로피라미드"는 베이스(base)의 최대 측면 치수가 1 미크론 이상, 1 mm 미만이 되도록 다각형 또는 그렇지 않다면 일반적으로 곡선 모양의 베이스를 갖는 원추형 구조를 지칭한다. "나노프러스텀(nanofrustum)"은, 베이스의 최대 측면 치수가 적어도 1 nm이고 1 미크론 미만이도록 다각형 또는 그렇지 않다면 일반적으로 곡선 모양의 베이스를 갖는 프러스텀(즉, 정점(apex) 주위에 영역이 없는 원추형 구조)을 지칭한다. "마이크로프러스텀"은, 베이스의 최대 측면 치수가 1 미크론 이상, 1 mm 미만이도록, 다각형 또는 그렇지 않다면 일반적으로 곡선 모양의 베이스를 갖는 프러스텀을 지칭한다. n-도핑된 화합물 반도체 기판층(26)의 상부 표면이 c-평면 내에 있는 경우, 나노와이어 및 마이크로와이어는, m-평면, p-평면, 및 선택적으로 각각의 c-평면을 포함할 수 있다. 나노피라미드, 마이크로피라미드, 나노프러스텀 및 마이크로프러스텀은 p-평면을 포함할 수 있다. 나노프러스텀 및 마이크로프러스텀은 c-평면을 포함할 수 있다.
n-도핑된 화합물 반도체 영역(32)을 형성하기 위해 사용될 수 있는 선택적 에피택시 프로세스는, 예컨대 미국특허 9,444,007(발명자: Kryliouk et al.), 미국특허 9,419,183(발명자: Lowgren et al.), 미국특허 9,281,442(발명자: Romano et al.), 미국특허 8,669,574(발명자: Konsek et al.)에 설명되며, 이들 각각은 GLO AB에게 소유권이 이전되었으며, 전체가 참조로 본 명세서에 통합된다.
일부 실시예(가령, 도 5a 및 도 5b에 도시된 실시예)에서, n-도핑된 화합물 반도체 영역(32)의 에피택시는, n-도핑된 화합물 반도체 기판층(26)의 패턴화된 부분의 어레이의 물리적으로 노출된 모든 표면 상에 패턴화된 성장 마스크층(42)을 사용하지 않고 수행될 수 있다. 이 실시예에서, n-도핑된 화합물 반도체 영역(32)은 연속적인 평면형 반도체층을 포함한다.
이어서, 광을 방출하도록 구성된 광학 활성 화합물 반도체층 스택을 포함하는 활성 영역(34)이, 각각의 n-도핑된 화합물 반도체 영역(32) 상에 형성된다. 각각의 활성 영역(34)은, 적절한 전기 바이어스가 인가되면 광을 방출하는 적어도 하나의 반도체 재료를 포함한다. 예를 들어, 각각의 활성 영역(34)은 전기적 바이어스의 인가 시에 광을 방출하는, 단일 또는 다중 양자 우물(MQW) 구조를 포함할 수 있다. 예를 들어, 양자 우물(들)은, 갈륨 질화물 또는 알루미늄 갈륨 질화물 장벽층들 사이에 위치된 인듐 갈륨 질화물 우물(들)을 포함할 수 있다. 대안적으로, 활성 영역(34)은, 임의의 다른 적합한 반도체층(가령, 갈륨 인화물 또는 그의 3원 또는 4원 화합물) 또는 n-도핑된 표면 상에서 성장될 수 있는 경우 발광 다이오드 애플리케이션을 위한 층들의 스택을 포함할 수 있다. 활성 영역(34) 내의 모든 층들의 세트는 본 명세서에서 활성층으로 지칭된다.
일실시예에서, 복수의 활성 영역(34) 각각은, 광을 방출하도록 구성된 각각의 광학 활성 화합물 반도체층 스택을 포함한다. 비-제한적인 예시적인 실시예에서, 활성 영역(34)은: 하부에서 상부까지, 가령, 약 50 nm 내지 약 60 nm와 같이, 30 nm 내지 70 nm의 두께를 갖는 실리콘-도핑된 GaN층; 가령, 약 5 nm 내지 7 nm와 같이, 2 nm 내지 10 nm의 두께를 갖는 GaN층, 가령, 약 3 nm 내지 4 nm와 같이, 1 nm 내지 5 nm의 두께를 갖는 InGaN층, 및 가령, 약 15 nm 내지 20 nm와 같이, 10 nm 내지 30 nm의 두께를 갖는 GaN 장벽층을 포함하는 층 스택을 포함할 수 있다. 선택적으로, AlGaN 캡층이, 적색 LED를 위한 InGaN층 상에 형성될 수 있다. 각 활성 영역(34) 내의 층의 순서, 각 층의 조성 및 각 층의 두께는, 방출 강도를 증가시키고, 목표 피크 방출 파장을 제공하도록 최적화될 수 있다. 활성 영역(34)은, 내부의 반도체 재료의 조성 및 반도체 재료에 가해지는 변형(strain)에 따라, 가령 청색, 녹색 또는 적색 광과 같은 임의의 색상의 광을 방출할 수 있다.
선택적 에피택시 프로세스는, 활성 영역(34)을 성장시키기 위해 사용될 수 있다. 선택적 에피택시 프로세스의 프로세스 파라미터는, 활성 영역(34)이 전체에 걸쳐 동일한 두께를 갖는 컨포멀한(conformal) 구조로서 성장하도록 선택될 수 있다. 다른 실시예에서, 활성 영역(34)은, 수평 부분이 전체에 걸쳐 동일한 두께(예컨대, 제1 두께(t1))를 갖고, 패싯 부분(faceted portion)이 상기 수평 부분의 두께보다 적은 두께(예컨대, 제2 두께(t2))를 갖는 의사-컨포멀한 구조로서 성장될 수 있다. 일실시예에서, 복수의 활성 영역(34) 각각은, 제1 두께(t1)를 갖는 상부 평면 부분 및 n-도핑된 화합물 반도체 영역(32) 각각의 테이퍼된 평면 측벽 위에 놓이고, 제2 두께(t2)를 갖는 측벽 부분을 포함할 수 있다. 일실시예에서, 제1 두께(t1) 대 제2 두께(t2)의 비율은, 2 내지 50의 범위에 있을 수 있지만, 더 작거나 더 큰 비율이 또한, 사용될 수 있다. 나노와이어 상의 활성 영역(34)을 위한 층 스택을 성장시키는 방법은, 예컨대 미국특허 9,444,007(발명자: Kryliouk et al.), 미국특허 9,419,183(발명자: Lowgren et al.), 미국특허 9,281,442(발명자: Romano et al.), 및 미국특허 8,669,574(발명자: Konsek et al.)에 설명된다. 활성 영역(34)은 아래에 놓이는 n-도핑된 화합물 반도체 영역(32)과 접촉하고, 둘러싸며, 그 위에 놓여진다. 도 2a, 2b, 5a 및 5b에 도시된 일부 실시예에서, 단일 활성 영역(34)이 발광 다이오드(10)마다 형성될 수 있다. 도 3a, 3b, 4a 및 4b에 도시된 다른 실시예에서, 활성 영역(34)의 클러스터가 발광 다이오드(10)마다 형성될 수 있다.
p-도핑된 반도체 재료층(36)은 활성 영역(34)의 평면 상부 표면 및 패싯 외부 표면 상에 형성된다. p-도핑된 반도체 재료층(36)은 제2 도전형의 도핑을 갖는 도핑된 반도체 재료를 포함하고, 이는 제1 도전형과 반대이다. 예를 들어, 제1 도전형이 n-형이면 제2 도전형은 p-형이다. 제1 도전형이 p-형이면 제2 도전형은 n-형이다.
p-도핑된 반도체 재료층(36)은 화합물 반도체 재료를 포함할 수 있다. p-도핑된 반도체 재료층(36)의 화합물 반도체 재료는, 가령, p-형 III족-질화물 화합물 반도체 재료, 예를 들어 질화갈륨 및/또는 질화알루미늄 갈륨과 같은 임의의 적합한 반도체 재료일 수 있다. 일실시예에서, n-도핑된 화합물 반도체 영역(32)은 n-도핑된 GaN 또는 InGaN을 포함할 수 있고, p-도핑된 반도체 재료층(36)은 p-도핑된 AlGaN 및/또는 GaN을 포함할 수 있다. 대안적으로, n-도핑된 화합물 반도체 영역(32) 및/또는 p-도핑된 반도체 재료층(36)은, 갈륨 인화물 또는 그의 3원 또는 4원 화합물과 같은 다른 반도체 재료를 포함할 수 있다.
p-도핑된 반도체 재료층(36)은 활성 영역(34)의 외부 표면 상에 도핑된 반도체 재료의 선택적 증착에 의해 형성될 수 있다. 예를 들어, 선택적 에피택시 프로세스가 사용될 수 있다. 선택적 증착 프로세스(선택적 에피택시 프로세스일 수 있음) 동안에, 개별(discrete) 반도체 재료 부분은, 각각의 발광 다이오드(10) 영역 내의 연속적 반도체 재료층으로서, p-도핑된 반도체 재료층(36)을 형성하기 위해 개별 반도체 재료 부분이 병합될 때까지, 각각의 활성 영역의 외부 표면으로부터 성장한다. 성장 마스크층(42)의 상부 표면의 일부가 n-도핑된 화합물 반도체 영역(32) 또는 활성 영역(34)에 의해 덮이지 않는 경우, p-도핑된 반도체 재료층(36)의 하부 표면은, 성장 마스크층(42)의 상부 표면의 그러한 부분과 접촉할 수 있다.
애노드 접촉부(50)는 p-도핑된 반도체 재료층(36)의 상부 표면 상에 형성될 수 있다. p-도핑된 반도체 재료층(36)에 대한 다양한 구성은, 도 2a, 2b, 3a, 3b, 4a, 4b, 5a 및 5b에 도시된 발광 다이오드(10) 중 임의의 것에 통합될 수 있다.
일실시예에서, 애노드 접촉부(50)는 고반사율 재료를 포함하는 층 스택(layer stack)을 포함할 수 있다. 애노드 접촉부(50)는: 니켈층, 백금층, 은층, 및/또는 알루미늄층 중 하나 이상을 포함할 수 있다. 애노드 접촉부(50)의 층들은, 컨포멀 또는 비-컨포멀 증착에 의해 형성될 수 있다. 애노드 접촉부(50)의 층들의 두께는, 10 nm 내지 600 nm, 예를 들어 100 nm 내지 300 nm의 범위일 수 있지만, 더 작고 더 큰 두께가 또한 사용될 수 있다.
다른 실시예에서, 애노드 접촉부(50)는 접착 금속층 및 은층을 포함하는 층 스택을 포함할 수 있다. 접착 금속층과 은층의 조합은, p-도핑된 반도체 재료층(36)에 후속적으로 형성될 반사 재료층(70)의 양호한 접착성 뿐만 아니라 p-도핑된 반도체 재료층(36)에 대한 양호한 전기적 접촉을 제공한다. 접착 금속층은 p-도핑된 반도체 재료층(36)과 직접 접촉한다. 접착 금속층의 재료는 접착을 촉진하는 원소 금속일 수 있다. 예를 들어, 접착 금속층은 본질적으로 백금으로 구성된 백금층 또는 본질적으로 니켈로 구성된 니켈층일 수 있다. 접착 금속층은, 예를 들어 물리적 기상 증착에 의해 증착될 수 있다. 접착 금속층의 두께(수평 표면에 대해 측정됨)는 0.2 nm 내지 6 nm, 예를 들어 0.5 nm 내지 2 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 은층은 본질적으로 은으로 구성될 수 있고, 예를 들어 물리적 기상 증착에 의해 형성될 수 있다. 은층의 두께(수평 표면에 대해 측정됨)는 20 nm 내지 300 nm, 가령 90 nm 내지 150 nm의 범위일 수 있지만, 더 작고 더 큰 두께도 사용될 수 있다. 은층 대신에 또는 은층에 추가하여, 알루미늄층이 사용될 수 있다. 선택적으로, 5 nm 내지 25 nm, 예를 들어 10 nm 내지 20 nm의 두께를 갖는, 백금과 같은, 다른 원소 금속으로 본질적으로 이루어진 금속 캡층(metal cap layer)이 은층 또는 알루미늄층 상에 형성될 수 있다. 예시적인 실시예에서, 애노드 접촉부는, 하부에서 상부로 향하여, 하부 백금층, 은층, 및 상부 백금층의 스택을 포함할 수 있다.
포토레지스트층은 애노드 접촉부(50) 위에 적용될 수 있고, 발광 다이오드(10)의 영역에 대응하는 각각의 개별 영역을 덮도록 리소그래피 패터닝된다. 포토레지스트층은, 서로 측방향으로 이격된 개별 부분들의 2차원 어레이를 포함할 수 있다. 예를 들어, 직교 수평 방향을 따라 연장하는 라인 트렌치(line trenches)의 2개의 세트가, 포토레지스트층의 패터닝된 부분들 사이에 제공될 수 있다. 이방성 에칭 프로세스는, 애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(들)(32), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 마스킹되지 않은 부분을 통해 에칭하기 위해 수행될 수 있다. 다수의 에칭 단계들이, 다양한 재료 부분을 통해 에칭하기 위해 사용될 수 있다. 애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(32), n-도핑된 화합물 반도체 기판층(26), 및 단결정 버퍼 반도체층(24)의 각각은, 포토레지스트층의 패터닝된 부분들 각각의 밑에 놓이는 다수의 개별 부분들로 분할된다. 따라서, 애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(들)(32), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 스택은, 리소그래피 프로세스와 이방성 에칭 프로세스의 조합에 의해 패터닝된다. 포토레지스트층은 후속적으로 제거될 수 있다. 대안적인 실시예에서, 애노드 접촉부(50)는, 포토레지스트가 증착되고 패터닝되는 리프트-오프(lift-off) 프로세스에 의해 패터닝될 수 있고, 이어서 포토레지스트 패턴들 및 p-도핑된 반도체 재료 상에 애노드 접촉부층 또는 층들을 증착한다. 포토레지스트 패턴들 사이에 노출된 층(36)을 포함하고, 이어서 포토레지스트 패턴들 위에 그리고, 포토레지스트 패턴들 사이에 노출된 p-도핑된 반도체 재료층(36) 상에 애노드 접촉층을 증착하게 되고, 이에 후속하여, 패턴화된 애노드 접촉부(50)를 형성하기 위해 포토레지스트 패턴 상에 위치한 층들 또는 애노드 접촉층 및 포토레지스트 패턴의 리프트-오프(lifting off)가 수행된다. 패터닝된 애노드 접촉부(50)는, p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(들)(32), n-도핑된 화합물 반도체 기판층(26), 및 단결정 버퍼 반도체층(24)의 스택을 각각의 발광 다이오드(10)로 패터닝하기 전 또는 후에 형성될 수 있다.
애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(들)(32), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 잔존하는 부분들의 각각의 연속 세트는, 각각의 발광 다이오드(10)의 구성요소를 구성한다. 각 발광 다이오드(10)의 n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)의 측벽은, 유한한 테이퍼 각도(finite taper angle; α)를 갖도록 형성될 수 있다. 테이퍼 각도(α)는 1 도 내지 15 도의 범위, 예를 들어 2 도 내지 10 도 및/또는 3 도 내지 6 도일 수 있지만, 더 작거나 더 큰 테이퍼 각도가 또한, 사용될 수 있다. 일실시예에서, 발광 다이오드(10)의 구성요소의 연속 세트는, 2차원 직사각형 어레이로서 형성될 수 있다. 이 경우에, 발광 다이오드(10)의 구성요소들의 각각의 인접한 세트는, 애노드 접촉부(50), p-도핑된 반도체 재료층(36), 활성 영역(34), n-도핑된 화합물 반도체 영역(들)(32), n-도핑된 화합물 반도체 기판층(26), 및 단결정 버퍼 반도체층(24)의 스택의 측방 경계를 정의하는 테이퍼된 측벽들의 4개의 쌍을 포함할 수 있다. 포토레지스트층은 후속적으로 제거될 수 있다.
선택적인 유전체 재료층(60)은, 도 2b, 3b, 4b 및 5b의 실시예에서 예시적인 구조의 물리적으로 노출된 표면 상에 후속적으로 형성될 수 있다. 유전체 재료층(60)은, 가령 산화알루미늄, 산화규소, 질화규소, 유기규산염 유리, 실리콘, 수지, 자기-평탄화 유전체 재료 또는 다른 유전체 재료과 같은, 유전체(전기 절연) 재료를 포함한다. 일실시예에서, 유전체 재료층(60)은, 저압 화학 기상 증착(LPCVD)과 같은 등각 증착 프로세스에 의해 형성될 수 있다. 대안적으로, 유전체 재료층(60)은 플라즈마 강화 화학 기상 증착(PECVD), 원자층 증착(ALD) 또는 스핀 코팅에 의해 형성될 수 있다. 애노드 접촉부(50)의 수평 표면 위에 놓이는 유전체 재료층(60)의 부분의 두께는, 50 nm 내지 1,000 nm 범위, 예를 들어 100 nm 내지 500 nm일 수 있지만, 더 작고 더 큰 두께가 또한, 사용될 수 있다.
유전체 재료층(60)은, 후속적으로 패터닝되어 각각의 애노드 접촉부(50) 위에 개구를 제공할 수 있다. 예컨대, 유전체 재료(가령, 실리콘 질화물 또는 유전체 금속 산화물)을 포함하는 하드 마스크층이 예시적인 구조 위에 적용될 수 있고, 이는 포토레지스트층을 사용하여, 애노드 접촉부(50)의 각 주변부 내에 개구를 형성하도록 리소그래피 방식으로 패터닝될 수 있으며, 이는 후속적으로 용매를 사용하여 제거된다. 이방성 에칭 프로세스 또는 등방성 에칭 프로세스는, 에칭 마스크층으로 하드 마스크층을 사용하여 수행될 수 있다. 예를 들어, 유전체 재료층(60)이 실리콘 산화물을 포함하는 경우, 묽은(dilute) 불화수소산을 사용하는 등방성 에칭 프로세스가 유전체 재료층(60)을 통해 개구를 형성하기 위해 사용될 수 있다. 하부 애노드 접촉부(50)를 통과하는 각 개구부의 면적은, 아래에 놓이는 애노드 접촉부(50)의 면적의 10 % 내지 90 %이다. 개구 주위의 유전체 재료층(60)의 측벽은 테이퍼되거나, 수직일 수 있다. 하드 마스크층은 예를 들어, 선택적 에칭 프로세스에 의해 후속적으로 제거될 수 있다. 예를 들어, 하드 마스크층이 질화규소를 포함하는 경우, 고온 인산 또는 불화수소산과 에틸렌 글리콜의 혼합물을 사용하는 습식 에칭을 이용하여 산화규소의 제거를 최소화하면서, 질화규소를 선택적으로 제거할 수 있다. 대안적으로, 패턴화된 하드 마스크층 대신에 패턴화된 포토레지스트층이 마스크로서 사용될 수 있다. 이 경우, 패터화된 포토레지스트층은 용매를 사용하는 에칭 프로세스 후에 제거될 수 있다.
애노드 접촉부(50)가 반사성이 아닌 경우, 선택적 반사성 금속층(70)이 후속적으로 형성될 수 있다. 일부 구성에서, 반사성 금속층(70)은 아래에 있는 애노드 접촉부(50)의 상부 표면 위에 완전히 놓이는 평면 구조로서 형성된다. 이러한 구성에서, 반사성 재료층(70) 전체는, 각 발광 다이오드(10) 내에서 n-도핑된 화합물 반도체 영역(32)의 가장 먼 표면이 n-도핑된 화합물 반도체 기판층(26)으로부터 떨어져 있는 것보다, n-도핑된 화합물 반도체 기판층(26)으로부터 더 멀리 떨어져 있다. 이러한 실시예에서, 반사성 재료층(70)은 애노드 접촉부(50)보다 더 작은 영역을 가질 수 있다.
대안적으로, 반사성 금속층(70)은, (애노드 접촉부(50)와 접촉하는) p-도핑된 반도체 재료층(36)의 가장 먼 표면이 n-도핑된 화합물 반도체 기판층(26)으로부터 떨어져 있는 것보다, n-도핑된 화합물 반도체 기판층(26)으로부터 더 멀리 떨어진 측방향으로 연장되는 부분과, 측방향으로 연장되는 부분의 주변부에 인접하여 그 아래로 연장되고, 동일한 발광 다이오드(10)의 n-도핑된 화합물 반도체 영역(32), n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24)을 측방향으로 둘러싸는 측벽 부분으로 형성될 수 있다.
일반적으로, 반사성 재료층(70)은 각각의 발광 다이오드(10)에 대해 적절한 측방향 범위를 제공하도록 패터닝될 수 있다. 포토리소그래피 패터닝 및 에칭 프로세스(이방성 에칭 프로세스 또는 등방성 에칭 프로세스와 같은)의 조합이 사용될 수 있다. 선택적으로, 반사성 재료층(70) 및 유전체 재료층(60)의 패터닝은, 에칭 마스크와 동일한 패터닝된 포토레지스트층을 사용하여 수행될 수 있다.
UBM(underbump metallurgy) 층 스택을 포함하는 본딩 패드(80)는, 각각의 반사성 재료층(70) 상에(또는 반사성 재료층(70)이 사용되지 않는 경우에 각각의 애노드 접촉부(50) 상에) 형성될 수 있다. UBM 층 스택은, 그 위에 솔더 재료의 부착을 가능하게 하는 본딩 패드 구조로서 사용될 수 있는 당업계에 공지된 임의의 금속층 스택을 포함할 수 있다. 솔더(solder) 재료 부분(90)은, 이후에 당업계에 공지된 방법을 사용하여 각각의 본딩 패드(80)에 부착될 수 있다.
적어도 하나의 소스 기판(22) 상에 제공된 발광 다이오드(10)는 백플레인으로 전사되어 본딩될 수 있다. 발광 다이오드를 백플레인에 전사하는 방법은, 예컨대 미국 특허출원들(출원번호: 2019/0109262, 2019/0088820, 2018/0366450, 2018/0198047, 2018/0114878, 2017/0373046, 2017/0346011, 2017/0227816, 2017/0068038 및 2007/0210315)에 개시되어 있고, 이들 각각의 전문이 본 명세서에 참조로 통합된다.
도 6a를 참조하면, 예시적인 실시예에서, 투명 단결정 기판(22) 및 이에 부착된 발광 다이오드(10)의 어레이의 어셈블리가, 거꾸로 뒤집혀(flipped upside down), 백플레인(400) 위에 배치된다. 백플레인(400)에 부착될 필요가 있는, 발광 다이오드(10) 상의 각각의 솔더 재료 부분(90)은, 위에 놓이는 발광 다이오드(10)가 백플레인에 접합되도록 리플로우(reflow)될 수 있다. 리플로우는, 백플레인(400)을 통해 또는 LED(10)를 통해 솔더 재료 부분(90) 상으로 적외선 레이저 빔을 조사함으로써, 또는 솔더 재료 부분(90)의 녹는점보다 높게 용광로 또는 유사 가열 장치에서 디바이스를 어닐링함으로써, 솔더 재료 부분(90)을 가열하여 수행될 수 있다. 백플레인으로 전사될 필요가 없는 발광 다이오드(10)의 밑에 있는 솔더 재료 부분(90)은, 적외선 레이저 빔에 의해 조사되지 않거나, 이들 솔더 재료 부분(90)이 용광로 어닐링 온도보다 높은 융점을 갖는 조성을 갖는다.
부착된 발광 다이오드(10)의 위에 있는 단결정 버퍼 반도체층(24)의 부분은, 투명 단결정 기판(22)을 통해 자외선, 가시광선 또는 적외선 레이저 빔과 같은 고출력 레이저 빔에 의해 순차적으로 조사되어서, 단결정 버퍼 반도체층(24)의 표면 부분들을 제거한다. 따라서, 백플레인(400)에 솔더(solder)된 각각의 발광 다이오드(10)는, 레이저 리프트 오프 프로세스에 의해 투명 단결정 기판(22)으로부터 분리될 수 있다.
도 6a 내지 도 6d를 참조하면, 본 개시내용의 제1 실시예에 따른 제1 예시적인 구조는, 백플레인(400) 및 솔더 재료 부분(90)과 같은 솔더 접촉부들의 어레이를 통해 백플레인(400)의 전면에 부착된 발광 다이오드(10)의 어레이를 포함한다. 발광 다이오드(10)의 어레이는, 어레이 영역 내에서 픽셀(25)의 어레이로서 배열될 수 있다. 각각의 픽셀(25)은 다수의 서브픽셀을 포함할 수 있다. 각각의 서브픽셀은 적어도 하나의 발광 다이오드(10)를 포함할 수 있다.
각각의 서브픽셀은 단일 발광 다이오드(10)를 포함할 수 있거나, 복수의 발광 다이오드(10)를 포함할 수 있다. 예시적인 실시예에서, 각 픽셀(25)은 청색 서브픽셀, 녹색 서브픽셀, 및 2개의 적색 서브픽셀을 포함할 수 있다. 다른 예시적인 실시예에서, 각각의 픽셀(25)은 청색 서브픽셀, 2개의 녹색 서브픽셀, 및 적색 서브픽셀을 포함할 수 있다. 다른 예시적인 실시예에서, 각각의 픽셀(25)은 청색 서브픽셀, 녹색 서브픽셀, 적색 서브픽셀 및 수리용(repair) LED를 장착하기 위한 선택적인 비어 있는 수리 부위를 포함할 수 있다. 각각의 청색 서브픽셀은, 발광 다이오드(10) 중 제1 유형의 발광 다이오드인 청색 발광 다이오드(10B)를 포함할 수 있다. 각 녹색 서브픽셀은 발광 다이오드(10) 중 제2 유형의 발광 다이오드인 녹색 발광 다이오드(10G)를 포함할 수 있다. 각각의 적색 서브픽셀은, 발광 다이오드(10) 중 제3 유형의 발광 다이오드인 적색 발광 다이오드(10R)를 포함할 수 있다. 백플레인(400)은 주변 영역(409)을 포함할 수 있고, 이는 백플레인(400) 상에 발광 다이오드(10)를 구동할 수 있는 외부 디바이스의 신호 노드 및 전력 공급 노드에 백플레인(400)의 다양한 노드를 전기적으로 연결하기 위한 다양한 접촉 구조들(예컨대, 와이어 본드 접촉 구조 또는 다른 적절한 접촉 구조)를 제공하는데 사용될 수 있다.
백플레인(400)은 절연 기판일 수 있는 백플레인 기판(410)을 포함한다. 백플레인(400)에 부착된 발광 소자(10)의 발광 디바이스(10)의 동작을 제어하기 위한 제어 회로가 백플레인 내에 제공될 수 있다. 예를 들어, 스위칭 디바이스(450)는 백플레인(400) 내에 제공될 수 있다. 예시적인 실시예에서, 스위칭 디바이스(450)는, 가령 박막 트랜지스터(TFT)와 같은 전계 효과 트랜지스터를 포함할 수 있다. 이 경우, 각 전계 효과 트랜지스터(450)는: 게이트 전극(420), 게이트 유전체(430), 채널 영역(442), 소스 영역(446), 및 드레인 영역(444)을 포함할 수 있다. 반전 스태거드(inverted staggered) TFT가 본 명세서에 도시되어 있지만, 다른 유형의 TFT, 가령 반전된 공면형, 상부 게이트 스태거드 및 상부 게이트 공면형 TFT가 대신 사용될 수 있다. 다양한 전기 배선이 제공되어, 전계 효과 트랜지스터의 다양한 전기 노드를 백플레인(400) 상의 전기 인터페이스(명시적으로 도시되지 않음)에 상호접속할 수 있다. 소스 상호접속 배선(456) 및 드레인 상호접속 배선(454)이 도시된다. 필요에 따라 추가 상호 연결 배선이 제공될 수 있다. 스위칭 디바이스(450)는, 캡슐화 유전체층(465)에 의해 캡슐화될 수 있다. 제1 레벨 금속 상호접속 구조(460)는, 캡슐화 유전체층(465)을 통해, 가령 드레인 영역(444)과 같은 각각의 스위칭 디바이스(450)의 노드에 형성될 수 있다. 상호접속 레벨 유전체층(475)은, 캡슐화 유전체층(465) 위에 형성될 수 있고, 제2 레벨 금속 상호접속 구조(470)는, 제1 레벨 금속 상호접속 구조(460) 상의 상호접속 레벨 유전체층(475)을 통해 형성될 수 있다. 제2 레벨 금속 상호접속 구조(470)는 발광 다이오드(10)의 어레이를 부착하기 위한 본딩 패드 어레이를 포함할 수 있다.
백플레인의 주변 영역(409)은, 입력/출력(I/O) 스위칭 디바이스(480), 이에 전기적으로 연결된 금속 상호접속 구조, 및 주변 연결 패드(490)(이는 또한, 입력/출력(I/O)으로 지칭됨)를 포함할 수 있다. 주변 연결 패드(490)는, 백플레인(400)에 외부 전기 연결을 제공하기 위해 후속적으로 사용될 수 있다. 예를 들어, 주변 연결 패드(490)는, 각각의 솔더 재료 부분을 부착하기 위한, 각각의 UBM(underbump metallurgy) 스택을 포함하는 본딩 패드일 수 있다. 대안적으로, 주변 연결 패드는 물리적 접촉을 통해 전기적 연결을 제공하도록 구성된 다중-슬롯 커넥터의 연결 슬롯 안으로 슬라이딩될 수 있는 금속 접촉 패드를 포함할 수 있다.
일반적으로, 발광 다이오드(10)의 어레이는 백플레인(400)의 전면에 부착될 수 있다. 발광 다이오드(10)의 측벽은 역-테이퍼(reverse-tapered)될 수 있다. 본 명세서에서 "역테이퍼(reverse-tapered)" 측벽은, 측벽을 포함하는 구성요소가 이로부터 돌출되는, 기준 구조물을 향해 기울어진 측벽을 의미한다. 제1 예시적인 구조의 경우, 각 발광 다이오드(10)는, 백플레인(400)의 전면의 법선인 면을 기준으로 백플레인을 향하여 기울어진 측벽을 가질 수 있으며, 이에 따라 백플레인(400)을 바라보는 발광 다이오드(10)의 하부 표면이, 백플레인(400)으로부터 멀어지는 상부 표면보다 더 좁게 만들도록 한다. 위에서 논의된 바와 같이, 발광 다이오드(10)의 측벽의 경사각은, 1 도 내지 15 도의 범위, 예를 들어 2 도 내지 15 도 및/또는 3 도 내지 6 도일 수 있다. 따라서, 일실시예에서, 각각의 발광 다이오드(10)는, 발광 다이오드(10)의 어레이를 백플레인(400)의 전면에 부착할 때 백플레인(400)의 전방 표면으로부터 수직 거리에 따라 증가하는, 가변의 수평 단면적을 가질 수 있다.
도 7을 참조하면, 포지티브 톤의, 이미지화 가능한 유전체 재료층(110)은 백플레인(400)의 전면 및 발광 다이오드(10) 위에 도포될 수 있다. 층(110)은 스핀-온(spin-on) 유전체 재료를 포함할 수 있다. 일실시예에서, 층(110)은 포지티브 포토레지스트층(110)을 포함할 수 있다. 포지티브 포토레지스트층(110)은 백플레인(400)에 접합된 인접한 발광 다이오드들(10) 사이의 공간을 채우기에 충분한 두께로, 스핀 코팅에 의해 도포될 수 있다. 포지티브 포토레지스트층(110)은 방사선 조사시 해리(dissociate)될 수 있는(즉, 가교되지 않은), 가교된 상태로 증착된 중합체이다. 포지티브 포토레지스트층(110)의 가교 중합체 재료의 표면 장력은, 돌출된 발광 다이오드(10) 사이의 포지티브 포토레지스트층(10)을 자연스럽게 평탄화한다. 일실시예에서, 발광 다이오드(10) 사이에 위치한 포지티브 포토레지스트층(110)의 상부 표면은, 발광 다이오드(10)의 상부 표면을 포함하는 수평면 아래에 위치한다. 따라서, 발광 다이오드(10)의 상부에는, 오로지 비교적 얇은 포지티브 포토레지스트 막만이 형성될 수 있다.
본 개시내용의 실시예에 따르면, 포지티브 포토레지스트 재료와 같은, 포지티브 톤의 이미지화 가능한 유전체 재료층의 사용은, 비-가교된 상태로 증착되는, 네거티브 포토레지스트 재료의 사용에 비하여 비-제한적인 이점을 제공하고, 안정된 가교된 중합체 재료를 형성하도록 방사선에 노출될 필요가 있다. 구체적으로, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 전체는, 형성시에 가교된 중합체를 포함할 수 있다. 대조적으로, 수직 방향을 따라 방사선(예컨대, UV 방사선)으로 네거티브 포토레지스트 재료를 조사하는 것은, 역-테이퍼링된 발광 다이오드(10)(즉, 발광 다이오드(10)의 측벽에 인접한 영역)의 위에 돌출된 부분 아래에 있는 영역 내에서, 네거티브 포토레지스트 재료의 음영 영역의 가교를 유도하기에 충분하지 않다. 다시 말해서, 발광 다이오드(10)의 역-테이퍼된 측벽 아래에 있는 네거티브 포토레지스트 재료의 부분은, 네거티브 포토레지스트층 상에 수직 방향(즉, 백플레인(400)의 상부 표면에 수직임)을 따라 충돌하는, 복사선의 음영으로 인해, 복사선에 노출되지 않는다. 네거티브 포토레지스트의 이러한 음영 처리된 부분은 가교되지 않은 채로 남아 있고, 후속적으로 완성된 디바이스에서 발광 다이오드(10)의 측벽에 인접하는, 바람직하지 않은 공극을 형성한다. 모든 영역(발광 다이오드(10)의 돌출(overhanging) 부분에 의해 음영 처리된 영역을 포함함)에서 증착된 가교 중합체를 제공하는, 가령 포지티브 포토레지스트 재료과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층을 사용함으로써, 화학적으로 안정한 재료의 접합이, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층 및 발광 다이오드(10)의 측벽들 사이에 형성될 수 있고, 이는 리세스 에칭 프로세스가 후속적으로 수행된 이후에도, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층 및 발광 다이오드(10)의 측벽들 사이에 매끄러운(seamless) 인터페이스를 제공한다.
일반적으로, 가령, 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층은, 자외선 조사시 해리될 수 있는 가교-중합체를 포함한다. 스핀-코팅 및 건조 후, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층은: 상온 및 1 대기압의 주변에서, 90 내지 98%와 같은 90% 이상의 투명도 및 0.2% 미만의 흡수율, 가령 0.001% 내지 0.1%를 가질 수 있다. 일부 실시예에서, 스핀 코팅 및 건조 후, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 잔류 응력은, 약 30 MPa 미만, 가령 10 내지 25 MPa일 수 있고, 파단 신율(elongation at break)은 약 13% 미만, 가령 8 내지 12%일 수 있다(예를 들어, 백플레인(400)으로부터 LED들(10)을 끌어당기는 과팽창을 피할 만큼 너무 유연하지는 않고, 일반 프로세싱 하에서 균열되기에는 충분히 유연하지 않음). 1MHz에서 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 유전 상수는 2 내지 4와 같은, 2 내지 6의 범위에 있을 수 있다. 가령, 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층의 유전 파괴 전압(dielectric breakdown voltage)은, 가령, 5 내지 10 MV/cm와 같이 4 MV/cm보다 클 수 있다. 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 굴절률은, 1.4 내지 1.8의 범위에 있을 수 있고, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층에 의해 가해지는 인장 응력은, 80 MPa 미만일 수 있다. 포지티브 포토레지스트층과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층은, GaN 재료가 LED 측벽들 상에 노출되는 경우 LED들의 GaN 재료에 대한 충분한 접착력과 같이, LED들(10)에 대한 충분한 접착력을 갖는다. 예시적인 실시예에서, Zeon 사의 ZC100-T 포지티브 포토레지스트 재료가, 포지티브톤의, 이미지화 가능한 유전체 재료층(10)을 위해 사용될 수 있다.
일실시예에서, 가령 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층의 두께는, 가령 스핀-코팅 및 경화 후 LED(10) 사이에 위치된 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 부분들의 상부 표면이 발광 다이오드들의 상부 표면들을 포함하는 수평면 아래에 위치하도록 선택될 수 있다. 예시적인 실시예에서, 가령 포지티브 포토레지스트층(110)과 같은, 경화된 포지티브 톤의, 이미지화 가능한 유전체 재료층의 최저점은, 1 미크론 내지 3 미크론 범위의 높이만큼, 발광 다이오드(10)의 상부 표면을 포함하는 수평면 아래에 위치할 수 있다. 가령 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층은, 발광 다이오드(10)의 모든 물리적으로 노출된 표면들 및 백플레인(400)의 전면의 모든 물리적으로 노출된 부분들과 물리적으로 접촉할 수 있다.
도 8을 참조하면, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층은 주변 영역(409)에서 리소그래피로 노출될 수 있다. 예컨대, 주변 연결 패드(예를 들어, 캐소드 연결 패드)(490) 위에 놓이는 영역 내의 주변 영역(409)에 위치하는, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 부분들은, 중자외선(MUV) 리소그래피 노광 프로세스를 사용하여 자외선으로 조사될 수 있다. 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 리소그래피로 노출된 부분에서 가교된 중합체 재료는 가교되지 않고, 이에 의해 용매에 용해되기 쉬워진다. 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 리소그래피로 노출된 부분 내의 가교되지 않은 중합체 재료는, 주변 영역(409) 내 주변 연결 패드(490)의 전면을 물리적으로 노출시키기 위해 후속적인 현상(development) 프로세스에서 용해된다. 어레이 영역의 전체는, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 나머지 연속 부분으로 덮인 채로 남아 있다.
도 9a 내지 도 9c를 참조하면, 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부가 제거될 수 있다. 일실시예에서, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층의 상부는, 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층의 상부만을 제거하는, 마스킹되지 않은 타이밍된(timed) 포토레지스트 애쉬 프로세스를 사용하여 제거될 수 있다. 대안적으로, 포지티브 포토레지스트층(10)의 상부는, 짧은 블랭킷 방사선 노출, 즉 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층의 상부에서만 가교된 중합체의 가교를 해체(uncross-linking)하는 것을 야기하는 지속시간 동안 백플레인(400)의 전체 영역 상에 자외선 방사를 조사하는 것에 의해 제거될 수 있다. 블랭킷 노출의 지속시간은, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 더 두꺼운 하부 부분이 덜 노출되도록 선택된다. 사용된다면, 블랭킷 노출 프로세스(blanket exposure process)는, 도 8의 패터닝된 리소그래피 노출 공정 전 또는 후에 수행될 수 있다. 가령, 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층의 가교되지 않은 상부는, 용매에서의 현상에 의해 후속적으로 제거될 수 있다.
가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층은, 적어도 발광 다이오드(10)의 모든 상부 표면이 물리적으로 노출될 때까지, 수직으로 균일하게 리세스될 수 있다. 일반적으로, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층은 수직으로 리세스되어, 포지티브 포토레지스층(110)의 모든 영역의 상부 표면이, 발광 다이오드(10)의 상부 표면을 포함하는 제1 수평면(HP1) 아래에 형성될 수 있다. 일실시예에서, 포지티브 포토레지스트층은, 발광 다이오드(10)의 주변 부분에 의해 차광되지 않는 포토레지스트층(110)의 상부 표면의 평평한 부분이, 제1 수평면(HP1) 아래로 1 미크론 내지 3 미크론 범위와 같이 1 미크론 내지 5 미크론 범위의 깊이에 위치되도록 리세스될 수 있다. 일실시예에서, 발광 다이오드(10) 각각은 바이어스 전압의 인가 시에 광을 방출하도록 구성된 각각의 활성 영역(34)을 포함한다. 일실시예에서, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부 표면은, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층을 수직으로 리세싱한 이후 발광 다이오드(10)의 활성 영역(34)을 포함하는 제2 수평면(HP2) 및 제1 수평면(HP1) 사이에 형성될 수 있다.
일실시예에서, 가령, 포지티브 포토레지스트층과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드의 측벽은, 각각의 재진입 수직 단면 프로파일을 갖는다. 본 명세서에서, 구성요소의 "재진입 수직 단면 프로파일(reentrant vertical cross-sectional profile)"은 구성요소의 표면이 상부 표면으로부터 깊이가 증가함에 따라 내부로 이동하는 수직 단면 프로파일을 의미한다. 따라서, 재진입 수직 단면 프로파일을 가진 물체는, 상단에서 더 큰 측방향 범위를 갖고 하단에서 더 작은 측방향 범위를 갖는다. 따라서, 포지티브 포토레지스트층과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층은, 제1 수평면(HP1)에 대하여 각 발광 다이오드(10)의 n-도핑된 화합물 반도체 영역(32) 및 n-도핑된 화합물 반도체 기판층(26) 사이의 인터페이스들을 포함하는 수평면으로부터 백플레인(400)에서 수직 거리에 따라 감소되는 총 수평 단면적을 갖는다.
발광 다이오드(10)의 상부 표면(즉, 각각의 단결정 버퍼 반도체층(24)의 물리적으로 노출된 표면)의 주변 부분 아래에 있는, 가령 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의, 이미지화 가능한 유전체 재료층의 부분은, (원래 형성된, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층에서 가교 중합체를 가교 해제하는) 블랭킷 노출 공정 동안 차폐될 수 있다. 따라서, 상부 표면의 주변 부분 아래에 있는, 가령 포지티브 포토레지스트층(110)과 같은, 포지티브 톤의 이미지화 가능한 유전체 재료층의 부분은, 현상 프로세스 동안 제거되지 않으며, 이는 포지티브 포토레지스트층(110)의 리소그래피로 노출된 상부 부분을 제거한다. 즉, 발광 다이오드(10)는 블랭킷 노광 공정 동안, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 주변 부분의 기하학적 차폐를 제공하여, 발광 다이오드(10)의 상부 표면들에 의해 차폐되는 포지티브 포토레지스트층(110)의 부분들이 현상 과정에서 제거되지 않도록 한다. 리세스 프로세스 후의, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층의 나머지 부분은, 발광 다이오드(10) 각각의 측벽을 측방향으로 둘러싸고 접촉하는 테이퍼된 포위 부분(tapered encirclement portions; 110T)을 포함한다. 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층의 매트릭스 부분(110M)은 테이퍼된 포위 부분(110T)에 인접하고, 각각의 발광 다이오드(10) 주위로 연속적으로 연장된다. 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의 이미지화 가능한 유전체 재료층의 매트릭스 부분(110M)의 상부 표면은, 제1 수평면(HP1)과 제2 수평면(HP2) 사이에 위치된 제3 수평면(HP3) 내에 위치될 수 있다. 일실시예에서, 제2 수평면(HP2)은, 발광 다이오드(10)의 각각의 n-도핑된 화합물 반도체 기판층(26)과 교차할 수 있다.
일실시예에서, 발광 다이오드(10)는 백플레인(400)의 전면으로부터 거리에 따라 엄격하게 증가하는 수평 단면적을 갖는 각각의 n-도핑된 화합물 반도체 기판층(26)을 포함한다. 본 명세서에서 사용되는 바와 같이, "엄격한 증가(strict increase)"는, 독립 변수가 증가할 때마다 함수 값이 증가하는 함수의 속성을 의미한다. 이 경우, 백플레인(400)의 전면으로부터의 거리의 각각의 증가는, 각각의 n-도핑된 화합물 반도체 기판층(26)의 수평 단면적의 증가를 초래한다. 일실시예에서, 발광 다이오드(10)는, 각각의 n-도핑된 화합물 반도체 기판층(26)의 상부 표면과 접촉하고 구배된(graded) 반도체 조성을 갖는 단결정 버퍼 반도체층(24)을 포함한다. 일실시예에서, 각각의 단결정 버퍼 반도체층(24)의 모든 상부 표면 및 모든 측벽은 물리적으로 노출될 수 있다.
각각의 테이퍼된 포위 부분(110T)은, 각각의 발광 다이오드(10)를 측방향으로 둘러싸고 접촉한다. 각각의 테이퍼된 포위 부분(110T)은, 내부 측벽들의 각각의 세트(즉, 발광 다이오드(10) 각각에 접촉하는 측벽들)와, 가령 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화가능한 유전체 재료층의 물리적으로 노출된 상부 표면의 부분들인 물리적으로 노출된 측벽들)을 포함한다. 내부 측벽들 각각과, 외부 측벽들 중 가장 근위의 측벽 사이의 측방향 간격은, 백플레인(400)으로부터 수직 거리의 증가에 따라 0으로 감소한다. 일실시예에서, 테이퍼된 포위 부분(110T)의 내부 측벽들은, 백플레인(400)의 전면에 수직인 방향(즉, 수직 방향에 대하여) 1 도 내지 15 도 범위의 균일한 테이퍼 각도(α)를 가질 수 있고, 테이퍼된 포위 부분들(110T)의 외부 측벽들은 발광 다이오드들(10)중 가장 근위의 것의 기하학적 중심(GC)으로부터의 측방향 거리에 따라 증가하는 가변의 테이퍼 각도(β)를 갖는 오목한 측벽을 포함한다. 본 명세서에서 사용되는 것처럼, 물체의 기하학적 중심은, 물체와 동일한 체적을 점유하고, 전체적으로 균일한 밀도를 갖는, 가상의 물체의 중력의 중심을 지칭한다.
일실시예에서, 각각의 발광 다이오드(10)의 n-도핑된 화합물 반도체 기판층(26)의 측벽의 물리적으로 노출된 각각의 부분의 수직 높이는, 0.5 미크론 내지 4 미크론, 예를 들어 1 미크론 내지 3 미크론의 범위일 수 있지만, 더 작고 더 큰 수직 높이들이 n-도핑된 화합물 반도체 기판층(26)의 측벽들의 물리적으로 노출된 부분들에 대해 사용될 수 있다. 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층은 최종 디바이스에 잔류하고, 디바이스의 동작 동안에(예컨대, LED들(10)이 광을 방출할 때) 절연 스페이서로서 사용된다.
선택적으로, 단결정 버퍼 반도체층(24)은, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 리세싱 이전, 이후 및/또는 동안에 제거될 수 있다. 또한, LED(10)의 노출된 상부 표면(예를 들어, 단결정 버퍼 반도체층(24)이 제거되지 않은 경우 이의 상부 표면 또는 층(24)이 제거된 경우 n-도핑된 화합물 반도체 기판층(26)의 상부 표면)은, (발광 다이오드(10) 및 후속적으로 형성될 도전성 접착층 사이의 인터페이스에서 광 반사를 감소시킴으로써) 발광 다이오드(10)의 상부 표면을 통해 광의 방출을 증가시키도록 거칠게 만들어질 수 있다(roughened).
도 10a 내지 도 10c를 참조하면, 도전성 접착층(150)은, 발광 다이오드(10)의 물리적으로 노출된 표면들 및 가령, 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부 표면 바로 위에 형성될 수 있다. 도전성 접착층(150)은 발광 다이오드(10)의 측벽(예를 들어, n-도핑된 화합물 반도체 기판층(26)의 측벽)의 상부, 발광 다이오드(10)의 상부 표면 및 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부 표면에 형성될 수 있다. 도전성 접착층(150)은 컨포멀한 증착 프로세스에 의해 형성될 수 있다. 대안적으로, 이러한 이방성 증착 프로세스가 발광 다이오드(10)의 역-테이퍼된 측벽에 대한 커버리지의 적어도 10%를 제공할 수 있다면, 비-컨포멀한 증착 프로세스가 도전성 접착층(150)을 증착하기 위해 사용될 수 있다.
일실시예에서, 도전성 접착층(150)은: 가령 Ti, TiW, 또는 Ti층과 Al층의 층 스택과 같은, 금속 또는 금속 합금을 포함하거나, 및/또는 이들로 본질적으로 구성된다. 도전성 접착층(150)은: 스핀 코팅, 화학 기상 증착, 스퍼터링 또는 전자빔 증착에 의해 증착될 수 있다. 일실시예에서, 도전성 접착층(150)의 두께는, 도전성 접착층(150)이 광학적으로 투명하도록 선택될 수 있다. 이 실시예에서, 도전성 접착층(150)은 0.2 nm 내지 2 nm 범위의 두께를 가질 수 있다.
일실시예에서, 발광 다이오드(10)는, 백플레인(400)의 전면으로부터의 거리에 따라 엄격하게 증가하는 수평 단면적을 갖는 각각의 n-도핑된 화합물 반도체 기판층(26)을 포함하고, 도전성 접착층(150)은 n-도핑된 화합물 반도체 기판층(26)의 측벽들 바로 위에 형성된다. 일실시예에서, 발광 다이오드(10)는, 구배된 반도체 조성을 갖고, 각각의 n-도핑된 화합물 반도체 기판층(26)의 상부 표면과 접촉하는 각각의 단결정 버퍼 반도체층(24)을 포함하고, 도전성 접착층(150)은, 단결정 버퍼 반도체층(24)의 측벽들 바로 위에 형성된다.
투명 도전층(180)은, 도전성 접착층(150)의 전면 바로 위에 증착될 수 있다. 투명 도전층(180)은: 가령, 도핑된 아연 산화물, 인듐 주석 산화물, 카드뮴 주석 산화물(Cd2SnO4), 아연 주석산염(Zn2SnO4) 및 도핑된 이산화티타늄(TiO2)에서 선택된 재료와 같은 투명 도전성 산화물 재료를 포함한다. 예시적인 도핑된 산화 아연 재료는, 붕소 도핑된 산화아연, 불소 도핑된 산화아연, 갈륨 도핑된 산화아연, 및 알루미늄 도핑된 산화아연을 포함한다. 투명 도전층(180)의 두께는: 50 nm 내지 1 미크론(micron), 예를 들어 100 nm 내지 600 nm의 범위일 수 있지만, 더 작고 더 큰 두께가 또한, 사용될 수 있다.
본딩 구조들(492, 494)은, 주변 연결 패드(490) 상에 형성될 수 있다. 이 경우, 주변 영역(409)의 도전성 접착층(150) 및 투명 도전층(180)의 부분이 제거될 수 있다. 예를 들어, 주변 연결 패드(490)의 재료에 대해 선택적인, 주변 영역(409) 내 도전성 접착층(150)의 재료를 제거하는 선택적 에칭 프로세스가 수행될 수 있는 한편, (가령, MUV(mid-ultraviolet ) 포토레지스트층과 같은) 임시 에칭 마스크층은 백플레인(400)의 어레이 영역을 덮는다. 대안적으로, 주변 영역(409)에 형성된 주변 영역(409) 내 도전성 접착층(150)의 부분들을 리프트 오프하기 위해 리프트 오프 프로세스가 사용될 수 있다. 솔더볼(solder ball; 492) 및 본딩 와이어(494)는, 주변 연결 패드(490)가 본딩 패드인 경우, 각 주변 연결 패드(490)에 연결될 수 있다. 대안적으로, 주변 연결 패드(490)가, 인쇄 회로 기판 상의 연결 슬롯 안으로 슬라이드하도록 구성된 접촉 패드인 경우, 주변 연결 패드(490) 위에 놓인 재료 부분은, 주변 영역(409)으로부터 제거될 수 있다.
도 11을 참조하면, 광학 렌즈(188)는, 선택적으로 투명 도전층(180) 위에 형성될 수 있다. 예를 들어, 유동성 산화물층 또는 투명 중합체층(가령, 투명 폴리이미드 재료층)이 투명 도전층(180) 위에 적용될 수 있다. 유동성 산화물층 또는 투명 중합체층은, 적절한 수준의 점도를 제공하기 위해 부분적으로 경화될 수 있고, 가령 스탬핑 또는 임프린팅과 같은 기계적 방법을 사용하여 패턴화될 수 있다. 유동성 산화물층 또는 투명 중합체층을 완전히 경화시키기 위해 추가적인 경화 프로세스가 수행될 수 있다.
도 12a 및 12b를 참조하면, 제2 예시적인 구조는, 평면화된 상부 표면을 제공하는 자가-평탄화 프로세스(self-planarizing process)를 사용하여 도전성 접착층(250)을 형성함으로써, 도 9a 내지 9c의 제1 예시적인 구조로부터 유도될 수 있다. 예컨대, 도전성 접착층(250)은, 포지티브 포토레지스트층(110)을 수직으로 리세싱한 이후, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 스핀-온 도전성 재료(spin-on conductive material)을 도포함으로써 형성될 수 있다. 스핀-온 도전성 재료의 도포량은, 스핀-온 도전성 재료가 발광 다이오드(10)의 상부 표면을 포함하는 수평면 아래, 즉 제1 수평면(HP1) 아래에 평면형 상부 표면을 형성하도록 제어될 수 있다. 제1 수평면(HP1) 아래의 도전성 접착층(250)의 상부 표면의 깊이는 200 nm 내지 2 미크론의 범위에 있을 수 있다.
일실시예에서, 도전성 접착층(250)은, 유기 매트릭스 내에 임베디드된 은 입자들이나 나노와이어, 탄소 나노튜브 또는 그래핀 시트를 포함하거나, 및/또는 이들로 본질적으로 구성된다. 유기 매트릭스는, 스핀-온 도전성 재료를 도포하는데 사용되는 용매를 제거하도록 경화될 수 있다. 도전성 접착층(250)의 상부 표면이 제1 수평면(HP1) 아래에 위치하기 때문에, 도전성 접착층(250)은 개구들의 어레이를 포함한다. 발광 다이오드(10)의 어레이의 각 발광 다이오드(10)는, 개구들의 어레이 내 각각의 개구를 통해 연장된다. 이 경우, 도전성 접착층(250)은, 발광 다이오드(10)의 어떠한 상부 표면도 접촉하지 않는다. 즉, (최종 디바이스에 존재하는 경우) 단결정 버퍼 반도체층(24)의 어떠한 상부 표면도 접촉하지 않는다.
일실시예에서, 발광 다이오드(10)는, 백플레인(400)의 전면으로부터의 거리에 따라 엄격하게 증가하는 수평 단면적을 갖는 각각의 n-도핑된 화합물 반도체 기판층(26)을 포함하고, 도전성 접착층(250)은 n-도핑된 화합물 반도체 기판층(26)의 측벽들 바로 위에 형성된다. 일실시예에서, 발광 다이오드(10)는 각각의 n-도핑된 화합물 반도체 기판층(26)의 상부 표면과 접촉하는 각각의 단결정 버퍼 반도체층(24)을 포함하고, 및 구배된(graded) 반도체 조성을 가지며, 도전성 접착층(250)은 단결정 버퍼 반도체층(24)의 측벽 바로 위에 형성된다. 다른 실시예에서, 도전성 접착층(250)의 상부 표면은, n-도핑된 화합물 반도체 기판층(26) 및 단결정 버퍼 반도체층(24) 사이의 인터페이스를 포함하는 수평면 아래에 위치될 수 있고, 도전성 접착층(250)은 단결정 버퍼 반도체층(24)의 측벽들을 접촉하지 않을 수 있다. 도전성 접착층(250)의 두께는, 1 미크론 내지 5 미크론, 가령 1 미크론 내지 3 미크론의 범위에 있을 수 있지만, 더 작고 더 큰 두께들이 또한, 사용될 수 있다. 도 13을 참조하면, 투명한 도전층(180)은 제1 실시예와 동일한 방식으로 도전성 접착층(250) 상에 증착될 수 있다.
도 14a 및 14b를 참조하면, 본딩 구조들(492, 494) 및 광학 렌즈(188)는 제1 실시예와 동일한 방식으로 형성될 수 있다.
본 개시내용의 다양한 실시예들에 따라 모든 도면을 참조하면, 발광 디바이스가 제공되고, 상기 발광 디바이스는: 백플레인(400); 백플레인(400)의 전면에 부착된 발광 다이오드들(10)의 어레이; 포지티브 톤의, 이미지화 가능한 유전체 재료층, 가령 백플레인(400)의 전면 상에 위치되고, 발광 다이오드들(10)의 어레이를 측방향으로 둘러싸는 포지티브 포토레지스트층(110); 및 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 위치되고, 발광 다이오드들과 접촉하는 적어도 하나의 공통 도전층을 포함하고, 가령 포지티브 포토레지스트층(110)과 같은 포지티브 톤의, 이미지화 가능한 유전체 재료층에 접촉하는 발광 다이오드(10)의 측벽들은, 각각의 재진입 수직 단면 프로필을 갖는다.
일실시예에서, 적어도 하나의 공통 도전층은, 발광 다이오드(10)의 측벽의 상부 부분 및 포지티브 포토레지스트층(110)의 상부 표면과 접촉하는 도전성 접착층(150 또는 250); 및 상기 도전성 접착층(150 또는 250)의 전면에 접촉하는 투명 도전층(180)을 포함한다.
일실시예에서, 발광 디바이스(10)의 상부 표면 위에 놓이는 각각의 영역은 광 흡수 재료를 배제한다. 이 경우, 발광 다이오드에서 방출된 광은, 상향으로, 즉 백플레인(400)으로부터 멀어지는 방향으로 전송될 수 있다.
포지티브 포토레지스트층(110)은, 발광 다이오드(10)와의 매끄러운(seamless) 인터페이스를 제공함으로써, 발광 다이오드(10)의 측벽을 따라 백플레인(400)을 향하는 수분 또는 오염물의 유입을 방지한다. 도전성 접착층(150 또는 250)은 발광 다이오드(10)의 상부 표면들 위에 임의의 불투명한 구조를 도입하지 않고 전기적 접촉을 제공하고, 그럼으로써 백플레인(400)으로부터 멀리 떨어진 고효율의 광 방출을 가능하게 한다.
개시된 실시예에 대한 전술한 설명은, 당업자가 본 발명을 만들거나 사용할 수 있게끔 제공된다. 이들 실시예에 대한 다양한 수정은, 당업자에게 쉽고 명확할 것이며, 본 명세서에 정의된 일반적인 원리는, 본 발명의 사상 또는 범위를 벗어나지 않고 다른 실시예에 적용될 수 있다. 따라서, 본 발명은 본 명세서에 도시된 실시예로 제한되는 것으로 의도되지 않고, 이하의 청구항들 및 본 명세서에 개시된 원리 및 신규한 특징과 일치하는 가장 넓은 범위가 부여되어야 한다.

Claims (20)

  1. 발광 디바이스로서,
    백플레인;
    상기 백플레인의 전방(frontside)에 부착된 발광 다이오드들의 어레이;
    상기 발광 다이오드들의 어레이를 측방향으로 둘러싸고, 상기 백플레인의 전면에 위치하는 포지티브 톤의, 이미지화 가능한 유전체 재료층(positive tone, imageable dielectric material layer) - 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드들의 측벽들은, 상기 발광 다이오드들의 상부 표면으로부터 상기 백플레인의 전면까지의 수직 거리가 증가함에 따라 상기 발광 다이오드들의 측방향 범위가 감소하도록, 각각의 재진입 수직 단면 프로파일을 가짐 - ; 및
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 위치하고, 상기 발광 다이오드들과 접촉하는 적어도 하나의 공통 도전층
    을 포함하는, 발광 디바이스.
  2. 제1항에 있어서,
    상기 적어도 하나의 공통 도전층은:
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부 표면 및 상기 발광 다이오드들의 측벽들의 상부와 접촉하는 도전성 접착층; 및
    상기 도전성 접착층의 전면(frontside surface)과 접촉하는 투명 도전층을 포함하는, 발광 디바이스.
  3. 제1항에 있어서,
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층은 포지티브 포토레지스트층(positive photoresist layer)을 포함하고,
    상기 포지티브 포토레지스트층은, 상기 발광 다이오드들 각각을 측방향으로 둘러싸고 접촉하며, 내부 측벽들의 각각의 세트와 외부 측벽들의 각각의 세트를 포함하는, 테이퍼된 포위 부분들(tapered encirclement portions)을 포함하고,
    상기 내부 측벽들 각각과 상기 외부 측벽들 중의 가장 근위(most proximal) 측벽 사이의 측방향 간격은, 상기 백플레인으로부터의 수직 거리의 증가에 따라 0으로 감소하는, 발광 디바이스.
  4. 제3항에 있어서,
    상기 테이퍼된 포위 부분들의 내부 측벽들은, 상기 백플레인의 전면에 수직인 방향에 대하여 1도 내지 15도 범위의 테이퍼 각도를 갖고,
    상기 테이퍼된 포위 부분들의 외부 측벽들은, 상기 발광 다이오드들의 가장 근위 다이오드의 기하학적 중심으로부터의 측방향 거리에 따라 증가하는 가변 테이퍼 각도를 갖는 오목한 측벽들(concave sidewalls)을 포함하는, 발광 디바이스.
  5. 제3항에 있어서,
    상기 발광 다이오드들 각각은, 바이어스 전압이 인가될 때 광을 방출하도록 구성된 각각의 활성 영역을 포함하고,
    상기 포지티브 포토레지스트층의 매트릭스 부분은, 상기 테이퍼된 포위 부분들과 인접하고, 상기 발광 다이오드들 각각의 주위로 연속하여 연장되며,
    상기 포지티브 포토레지스트층의 상부 표면은, 상기 발광 다이오드들의 상부 표면들을 포함하는 제1 수평면 및 상기 발광 다이오드들의 활성 영역들을 포함하는 제2 수평면 사이에 위치하는, 발광 디바이스.
  6. 제2항에 있어서,
    상기 발광 다이오드들의 서브세트는, 상기 백플레인의 전방으로부터의 거리에 따라 엄격하게 증가하는 수평 단면적을 갖는 각각의 n-도핑된 화합물 반도체 기판층을 포함하는, 발광 디바이스.
  7. 제6항에 있어서,
    상기 도전성 접착층은, 상기 n-도핑된 화합물 반도체 기판층의 측벽들과 접촉하는, 발광 디바이스.
  8. 제2항에 있어서,
    상기 도전성 접착층은, 상기 발광 다이오드들의 상부 표면들과 접촉하는, 발광 디바이스.
  9. 제8항에 있어서,
    상기 도전성 접착층은, 0.2 nm 내지 2 nm 범위의 두께를 갖는 투명 금속 재료를 포함하는, 발광 디바이스.
  10. 제9항에 있어서,
    상기 도전성 접착층은: Ti, TiW, 또는 Ti층 및 Al층의 층 스택(layer stack)에서 선택된 재료를 포함하는, 발광 디바이스.
  11. 제2항에 있어서,
    상기 도전성 접착층은, 개구들의 어레이를 포함하고, 상기 발광 다이오드들의 어레이 중의 각각의 발광 다이오드는, 상기 개구들의 어레이 내 각각의 개구를 통해 연장되고,
    상기 도전성 접착층은 상기 발광 다이오드들의 어떠한 상부 표면과도 접촉하지 않는, 발광 디바이스.
  12. 제11항에 있어서,
    상기 도전성 접착층은: 스핀-온 도전성 재료를 포함하고, 상기 발광 다이오드들의 상부 표면들을 포함하는 수평면 아래에 위치한 평탄한 상부 표면을 갖는, 발광 디바이스.
  13. 제12항에 있어서,
    상기 도전성 접착층은: 은 입자들(silver particles), 은 나노와이어, 탄소 나노튜브, 또는 유기 매트릭스 내에 내장된 그래핀 시트들을 포함하는, 발광 디바이스.
  14. 제1항에 있어서,
    발광 다이오드의 상부 표면 위에 놓이는 발광 디바이스의 각각의 영역은, 광 흡수 재료(light absorbing material)를 배제하는, 발광 디바이스.
  15. 발광 디바이스로서,
    백플레인;
    상기 백플레인의 전방(frontside)에 부착된 발광 다이오드들의 어레이;
    상기 발광 다이오드들의 어레이를 측방향으로 둘러싸고, 상기 백플레인의 전면에 위치하는 포지티브 톤의, 이미지화 가능한 유전체 재료층(positive tone, imageable dielectric material layer) - 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드들의 측벽들은, 각각의 재진입 수직 단면 프로파일을 가짐 - ; 및
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 위치하고, 상기 발광 다이오드들과 접촉하는 적어도 하나의 공통 도전층
    을 포함하고,
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층은 포지티브 포토레지스트층(positive photoresist layer)을 포함하고,
    상기 포지티브 포토레지스트층은, 상기 발광 다이오드들 각각을 측방향으로 둘러싸고 접촉하며, 내부 측벽들의 각각의 세트와 외부 측벽들의 각각의 세트를 포함하는, 테이퍼된 포위 부분들(tapered encirclement portions)을 포함하고,
    상기 내부 측벽들 각각과 상기 외부 측벽들 중의 가장 근위(most proximal) 측벽 사이의 측방향 간격은, 상기 백플레인으로부터의 수직 거리의 증가에 따라 0으로 감소하는, 발광 디바이스.
  16. 발광 디바이스로서,
    백플레인;
    상기 백플레인의 전방(frontside)에 부착된 발광 다이오드들의 어레이;
    상기 발광 다이오드들의 어레이를 측방향으로 둘러싸고, 상기 백플레인의 전면에 위치하는 포지티브 톤의, 이미지화 가능한 유전체 재료층(positive tone, imageable dielectric material layer) - 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드들의 측벽들은, 각각의 재진입 수직 단면 프로파일을 가짐 - ; 및
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 위치하고, 상기 발광 다이오드들과 접촉하는 적어도 하나의 공통 도전층
    을 포함하고,
    상기 적어도 하나의 공통 도전층은: 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부 표면 및 상기 발광 다이오드들의 측벽들의 상부와 접촉하는 도전성 접착층, 및 상기 도전성 접착층의 전면(frontside surface)과 접촉하는 투명 도전층을 포함하며,
    상기 발광 다이오드들의 서브세트는, 상기 백플레인의 전방으로부터의 거리에 따라 엄격하게 증가하는 수평 단면적을 갖는 각각의 n-도핑된 화합물 반도체 기판층을 포함하는, 발광 디바이스.
  17. 발광 디바이스로서,
    백플레인;
    상기 백플레인의 전방(frontside)에 부착된 발광 다이오드들의 어레이;
    상기 발광 다이오드들의 어레이를 측방향으로 둘러싸고, 상기 백플레인의 전면에 위치하는 포지티브 톤의, 이미지화 가능한 유전체 재료층(positive tone, imageable dielectric material layer) - 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층과 접촉하는 발광 다이오드들의 측벽들은, 각각의 재진입 수직 단면 프로파일을 가짐 - ; 및
    상기 포지티브 톤의, 이미지화 가능한 유전체 재료층 위에 위치하고, 상기 발광 다이오드들과 접촉하는 적어도 하나의 공통 도전층
    을 포함하고,
    상기 적어도 하나의 공통 도전층은: 상기 포지티브 톤의, 이미지화 가능한 유전체 재료층의 상부 표면 및 상기 발광 다이오드들의 측벽들의 상부와 접촉하는 도전성 접착층, 및 상기 도전성 접착층의 전면(frontside surface)과 접촉하는 투명 도전층을 포함하며,
    상기 도전성 접착층은, 개구들의 어레이를 포함하고, 상기 발광 다이오드들의 어레이 중의 각각의 발광 다이오드는, 상기 개구들의 어레이 내 각각의 개구를 통해 연장되고,
    상기 도전성 접착층은 상기 발광 다이오드들의 어떠한 상부 표면과도 접촉하지 않는, 발광 디바이스.
  18. 삭제
  19. 삭제
  20. 삭제
KR1020217041092A 2019-05-30 2020-05-27 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법 KR102646084B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020247007227A KR20240035906A (ko) 2019-05-30 2020-05-27 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962854428P 2019-05-30 2019-05-30
US62/854,428 2019-05-30
US201962865622P 2019-06-24 2019-06-24
US62/865,622 2019-06-24
PCT/US2020/034660 WO2020243147A1 (en) 2019-05-30 2020-05-27 Light emitting diode device containing a positive photoresist insulating spacer and a conductive sidewall contact and method of making the same

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020247007227A Division KR20240035906A (ko) 2019-05-30 2020-05-27 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20220003622A KR20220003622A (ko) 2022-01-10
KR102646084B1 true KR102646084B1 (ko) 2024-03-12

Family

ID=73551601

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217041092A KR102646084B1 (ko) 2019-05-30 2020-05-27 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법
KR1020247007227A KR20240035906A (ko) 2019-05-30 2020-05-27 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020247007227A KR20240035906A (ko) 2019-05-30 2020-05-27 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법

Country Status (3)

Country Link
US (3) US11444065B2 (ko)
KR (2) KR102646084B1 (ko)
WO (1) WO2020243147A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444065B2 (en) 2019-05-30 2022-09-13 Nanosys, Inc. Light emitting diode device containing a positive photoresist insulating spacer and a conductive sidewall contact and method of making the same
CN115020566A (zh) * 2020-08-20 2022-09-06 厦门三安光电有限公司 发光二极管模组、背光模组和显示模组
US20220399477A1 (en) * 2021-06-09 2022-12-15 Mikro Mesa Technology Co., Ltd. Micro light-emitting diode device structure

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180182746A1 (en) 2013-06-17 2018-06-28 Apple Inc Method for integrating a light emitting device
US20190310514A1 (en) 2018-04-06 2019-10-10 Glo Ab Light emitting diode array containing a multilayer bus electrode and method of making the same
US20200388733A1 (en) 2019-06-05 2020-12-10 Mikro Mesa Technology Co., Ltd. Method of forming conductive area at top surface of light-emitting diode

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003234179A (ja) * 2002-02-07 2003-08-22 Matsushita Electric Ind Co Ltd Ｏｌｅｄディスプレイ
DE10347292A1 (de) 2003-10-02 2005-05-12 Univ Berlin Humboldt Halbleitervorrichtung zum Emittieren von Licht
CA2560701C (en) * 2004-03-29 2016-10-18 Articulated Technologies, Llc Roll-to-roll fabricated light sheet and encapsulated semiconductor circuit devices
TWI299555B (en) 2006-04-28 2008-08-01 Taiwan Tft Lcd Ass Semiconductor flip-chip package component and fabricating method
WO2010014032A1 (en) 2008-07-07 2010-02-04 Glo Ab A nanostructured LED
JP5447384B2 (ja) 2008-09-04 2014-03-19 日立化成株式会社 ポジ型感光性樹脂組成物、レジストパターンの製造方法及び電子部品
US9196653B2 (en) * 2009-07-30 2015-11-24 3M Innovative Properties Company Pixelated LED
KR101120006B1 (ko) * 2010-01-29 2012-03-20 우리엘에스티 주식회사 수직형 반도체 발광소자 및 그 제조방법
US8350251B1 (en) 2011-09-26 2013-01-08 Glo Ab Nanowire sized opto-electronic structure and method for manufacturing the same
KR101486568B1 (ko) 2011-12-30 2015-01-27 제일모직 주식회사 포지티브형 감광성 수지 조성물
CN104769732A (zh) 2012-09-18 2015-07-08 Glo公司 纳米角锥体大小的光电子结构及其制造方法
US20170068038A1 (en) 2013-09-23 2017-03-09 Glo Ab Integrated back light unit
JP6409063B2 (ja) 2013-12-17 2018-10-17 グロ アーベーＧｌｏ Ａｂ 歪み修正面活性領域を有するｉｉｉ族窒化物ナノワイヤｌｅｄ及びその製造方法
JP6823893B2 (ja) 2014-12-19 2021-02-03 グロ アーベーＧｌｏ Ａｂ バックプレーン上に発光ダイオードアレイを生成する方法
US20170227816A1 (en) 2016-02-10 2017-08-10 Glo Ab Led backlight unit with separately and independently dimmable zones for a liquid crystal display
WO2017205132A1 (en) 2016-05-24 2017-11-30 Danesh Fariba Selective die repair on a light emitting device assembly
US9755647B1 (en) 2016-10-14 2017-09-05 Altera Corporation Techniques for handling high voltage circuitry in an integrated circuit
TWI718343B (zh) 2016-10-24 2021-02-11 瑞典商Ｇｌｏ公司 發光二極體、顯示裝置及直視顯示裝置
JP6870098B2 (ja) 2017-01-09 2021-05-12 グロ アーベーＧｌｏ Ａｂ 直視型ディスプレイのための一体型反射体を備える発光ダイオード、および、その製造方法
US10707374B2 (en) 2017-09-15 2020-07-07 Glo Ab Etendue enhancement for light emitting diode subpixels
US11069837B2 (en) 2018-04-20 2021-07-20 Glo Ab Sub pixel light emitting diodes for direct view display and methods of making the same
US11444065B2 (en) 2019-05-30 2022-09-13 Nanosys, Inc. Light emitting diode device containing a positive photoresist insulating spacer and a conductive sidewall contact and method of making the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180182746A1 (en) 2013-06-17 2018-06-28 Apple Inc Method for integrating a light emitting device
US20190310514A1 (en) 2018-04-06 2019-10-10 Glo Ab Light emitting diode array containing a multilayer bus electrode and method of making the same
US20200388733A1 (en) 2019-06-05 2020-12-10 Mikro Mesa Technology Co., Ltd. Method of forming conductive area at top surface of light-emitting diode

Also Published As

Publication number Publication date
US20200381411A1 (en) 2020-12-03
KR20220003622A (ko) 2022-01-10
US20220384404A1 (en) 2022-12-01
KR20240035906A (ko) 2024-03-18
US11444065B2 (en) 2022-09-13
US20240113092A1 (en) 2024-04-04
WO2020243147A1 (en) 2020-12-03
US11784176B2 (en) 2023-10-10

Similar Documents

Publication Publication Date Title
US10553767B2 (en) Light emitting diodes with integrated reflector for a direct view display and method of making thereof
US10707374B2 (en) Etendue enhancement for light emitting diode subpixels
US11710805B2 (en) Light emitting diode containing oxidized metal contacts
US9419183B2 (en) Nanowire sized opto-electronic structure and method for manufacturing the same
KR102646084B1 (ko) 포지티브 포토레지스트 절연 스페이서 및 도전성 측벽 접촉부를 포함하는 발광 다이오드 디바이스 및 이의 제조 방법
US20190326478A1 (en) Subpixel light emitting diodes for direct view display and methods of making the same
KR102618212B1 (ko) 비활성화된 영역을 포함하는 발광 다이오드 및 이의 제조방법
US10998465B2 (en) Light emitting diodes with integrated reflector for a direct view display and method of making thereof
US11362238B2 (en) Light emitting diode containing oxidized metal contacts
WO2019036439A1 (en) METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE EMPLOYING NANO-PRINT LITHOGRAPHY FOR FORMING SELECTIVE GROWTH MASK
US20210359186A1 (en) Subpixel light emitting diodes for direct view display and methods of making the same
US20210257510A1 (en) Light emitting diode containing pinhole masking layer and method of making thereof
US20210343901A1 (en) Semiconductor device containing stress relaxation layer and method of making thereof

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant