KR102625797B1 - 파이프라인 병렬 처리 컴파일링 방법 및 장치 - Google Patents

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Abstract

본 개시는 적어도 하나의 프로세서에 의해 수행되는, 파이프라인 병렬 처리 컴파일링 방법에 관한 것이다. 파이프라인 병렬 처리 컴파일링 방법에 있어서, 기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하는 단계, 원시 프로그램에 기초하여, 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하는 단계, 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하는 단계 및 복수의 마이크로 배치의 각각에 대해, 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하는 단계를 포함한다.

Description

파이프라인 병렬 처리 컴파일링 방법 및 장치{METHOD AND APPARATUS FOR PIPELINE PARALLELISM COMPILING}
본 개시는 파이프라인 병렬 처리 컴파일링 방법 및 장치에 관한 것으로, 구체적으로 학습 데이터로부터 생성된 복수의 마이크로 배치의 각각에 대해 원시 프로그램에 기초하여 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹에 대응하는 복수의 연산 세트를 병렬 처리하는 방법 및 장치에 관한 것이다.
컴파일러(compiler)는 특정 프로그래밍 언어로 작성된 코드를 컴퓨터 프로세서가 이해하는 다른 언어(예를 들어, 기계어)로 변환하는 언어 번역 프로그램을 지칭한다. 일반적인 컴파일러는 원시 프로그램의 어휘, 구문, 의미를 차례로 분석하고, 중간 코드 등의 중간표현(Intermediate Representation)을 생성하고, 코드를 최적화한 뒤 목적 코드를 생성함으로써 특정 프로그래밍 언어를 다른 언어로 변환하는 과정을 수행한다. 컴파일러 기술 분야에서는 이러한 변환 프로세스를 최적화함으로써 목적 프로그램의 속도와 효율성을 향상시키기 위한 기술 발전이 이루어지고 있다.
한편, 딥 러닝 모델의 학습을 위해서는 상당한 컴퓨팅 리소스가 필요하다. 단일 장치에서 모델을 학습시킬 때 데이터의 처리 속도와 가용 메모리 측면에서 발생하는 제약을 극복하기 위해, 병렬 컴퓨팅 기술이 널리 사용되고 있다. 병렬 컴퓨팅은 여러 개의 처리 장치가 동시에 문제 해결에 참여하여 주어진 작업을 빠르게 완료하는 컴퓨팅 방식으로, 고성능 컴퓨팅, 복잡한 문제 해결, 대량의 데이터 처리 등이 요구되는 다양한 분야(예를 들어, 머신러닝, 이미지 처리 등)에서 널리 활용되고 있으며, 컴퓨터 구조에서 가장 강력한 패러다임 중 하나로 주목받고 있다.
그러나, 병렬 컴퓨팅에 따라 모델을 학습시키기 위해 pytorch 등에서 사용되는 기존의 일반적인 기술에서는 사용자가 파이프라인의 각 단계 또는 마이크로 배치를 직접 결정하고 명시적으로 디바이스 간 통신 프로세스를 삽입하는 등 프로그래밍 시 추가적인 노력이 필요하다. 이러한 노력을 줄이기 위해 라이브러리 등을 사용하는 경우에도, 사용자가 직접 현재 시스템을 고려하여 추가적인 설정을 수행해야 하는 불편함이 있다.
본 개시는 상기와 같은 문제를 해결하기 위한 파이프라인 병렬 처리 컴파일링 방법, 기록 매체에 저장된 컴퓨터 프로그램 및 시스템(장치)을 제공한다.
본 개시는 방법, 시스템(장치) 또는 판독 가능 저장 매체에 저장된 컴퓨터 프로그램을 포함한 다양한 방식으로 구현될 수 있다.
적어도 하나의 프로세서에 의해 수행되는, 파이프라인 병렬 처리 컴파일링 방법에 있어서, 기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하는 단계, 원시 프로그램에 기초하여, 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하는 단계, 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하는 단계 및 복수의 마이크로 배치의 각각에 대해, 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 세트의 각각이 복수의 가속기 중 어느 하나에서 처리되도록, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계를 더 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 그룹은 학습 데이터의 순전파(Forward Propagation) 프로세스와 연관된 하나 이상의 순전파 연산 그룹 및 역전파(Backward Propagation) 프로세스와 연관된 하나 이상의 역전파 연산 그룹을 포함하고, 복수의 연산 세트는 하나 이상의 순전파 연산 그룹과 연관된 하나 이상의 순전파 연산 세트 및 하나 이상의 역전파 연산 그룹과 연관된 하나 이상의 역전파 연산 세트를 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각이 서로 다른 가속기에서 순차적으로 처리되도록 결정하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트가 순차적으로 처리되는 가속기 순서의 역순으로, 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 각각이 순차적으로 처리되도록 결정하는 단계를 더 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각의 처리가 완료된 직후, 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 처리가 시작되도록 결정하는 단계를 더 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는, 복수의 가속기에서 복수의 마이크로 배치와 연관된 순전파 연산 세트와 역전파 연산 세트가 최대 횟수로 서로 교차하여 처리되도록 결정하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 복수의 연산 그룹을 결정하는 단계는, 동일한 학습 데이터에 대한 복수의 연산 그룹에서의 복수의 처리 시간을 결정하는 단계 및 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제1 임계치 미만이도록 복수의 연산 그룹을 결정하는 단계를 포함한다.
본 개시의 일 실시예에 있어서, 복수의 마이크로 배치를 생성하는 단계는, 복수의 마이크로 배치와 연관된 복수의 연산 세트에서의 복수의 처리 시간을 결정하는 단계 및 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제2 임계치 미만이도록, 복수의 마이크로 배치를 생성하는 단계를 포함한다.
본 개시의 일 실시예에 따른 상술한 방법을 컴퓨터에서 실행하기 위해 컴퓨터 판독 가능한 기록 매체에 저장된 컴퓨터 프로그램이 제공된다.
본 개시의 일 실시예에 따른 장치로서, 통신 모듈, 메모리 및 메모리와 연결되고, 메모리에 포함된 컴퓨터 판독 가능한 적어도 하나의 프로그램을 실행하도록 구성된 적어도 하나의 프로세서를 포함하고, 적어도 하나의 프로그램은, 기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하고, 원시 프로그램에 기초하여, 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하고, 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하고, 복수의 마이크로 배치의 각각에 대해, 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하기 위한 명령어들을 포함한다.
본 개시의 다양한 실시예에서, 파이프라인의 각 단계 또는 마이크로 배치 등을 사용자가 직접 선택하는 등의 추가적인 프로그래밍 없이도 컴파일러에 의해 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서가 결정됨으로써, 파이프라인 병렬 처리 프로세스가 효율적으로 진행될 수 있다.
본 개시의 다양한 실시예에서, 연산 세트 각각의 처리 시간이 서로 유사하게 되어, 파이프라인 병렬 처리의 성능(처리 속도 및 처리량)이 향상될 수 있다.
본 개시의 다양한 실시예에서, 복수의 가속기에서 순전파 연산 세트와 역전파 연산 세트가 최대 횟수로 서로 교차하여 처리되도록 결정됨으로써 마이크로 배치의 처리와 연관된 액티베이션 텐서(activation tensor)의 유지 시간(live range)이 짧아져 더 빠르게 소멸될 수 있다.
본 개시의 다양한 실시예에서, 액티베이션 텐서(activation tensor)가 빠르게 소멸됨에 따라 액티베이션 텐서에 의한 메모리 사용량을 감소시킴으로써 메모리 여유 공간이 확보되고, 가속기에서 더 큰 사이즈의 모델이 처리되거나 더 큰 사이즈의 배치 내지 연산 세트가 병렬 처리될 수 있다.
본 개시의 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 다른 효과들은 청구범위의 기재로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자(이하, '통상의 기술자'라 함)에게 명확하게 이해될 수 있을 것이다.
본 개시의 실시예들은, 이하 설명하는 첨부 도면들을 참조하여 설명될 것이며, 여기서 유사한 참조 번호는 유사한 요소들을 나타내지만, 이에 한정되지는 않는다.
도 1은 본 개시의 일 실시예에 따른 복수의 마이크로 배치 및 복수의 연산 그룹으로부터 결정된 복수의 연산 세트가 가속기 세트에 할당되는 예시를 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따른 컴퓨팅 장치의 내부 구성을 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 연산 그룹의 예시를 나타내는 도면이다.
도 4는 본 개시의 일 실시예에 따른 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서의 예시를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른 복수의 연산 세트의 처리 순서가 재배열되는 예시를 나타내는 도면이다.
도 6은 본 개시의 일 실시예에 따른 복수의 연산 세트의 재배열이 없는 경우 가속기의 실행 타임라인의 예시를 나타내는 도면이다.
도 7은 본 개시의 일 실시예에 따른 복수의 연산 세트의 재배열이 있는 경우 가속기의 실행 타임라인의 예시를 나타내는 도면이다.
도 8은 본 개시의 일 실시예에 따른 비용 모델이 결정되는 예시를 나타내는 도면이다.
도 9는 본 개시의 일 실시예에 따른 파이프라인 병렬 처리 컴파일링 방법을 나타내는 흐름도이다.
이하, 본 개시의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
첨부된 도면에서, 동일하거나 대응하는 구성요소에는 동일한 참조부호가 부여되어 있다. 또한, 이하의 실시예들의 설명에 있어서, 동일하거나 대응되는 구성요소를 중복하여 기술하는 것이 생략될 수 있다. 그러나, 구성요소에 관한 기술이 생략되어도, 그러한 구성요소가 어떤 실시예에 포함되지 않는 것으로 의도되지는 않는다.
개시된 실시예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 개시가 완전하도록 하고, 본 개시가 통상의 기술자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시예에 대해 구체적으로 설명하기로 한다. 본 명세서에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다. 또한, 복수의 표현은 문맥상 명백하게 복수인 것으로 특정하지 않는 한, 단수의 표현을 포함한다. 명세서 전체에서 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
또한, 명세서에서 사용되는 '모듈' 또는 '부'라는 용어는 소프트웨어 또는 하드웨어 구성요소를 의미하며, '모듈' 또는 '부'는 어떤 역할들을 수행한다. 그렇지만, '모듈' 또는 '부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '모듈' 또는 '부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서, '모듈' 또는 '부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 또는 변수들 중 적어도 하나를 포함할 수 있다. 구성요소들과 '모듈' 또는 '부'들은 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '모듈' 또는 '부'들로 결합되거나 추가적인 구성요소들과 '모듈' 또는 '부'들로 더 분리될 수 있다.
본 개시의 일 실시예에 따르면, '모듈' 또는 '부'는 프로세서 및 메모리로 구현될 수 있다. '프로세서'는 범용 프로세서, 중앙 처리 장치(CPU), 마이크로프로세서, 디지털 신호 프로세서(DSP), 제어기, 마이크로제어기, 상태 머신 등을 포함하도록 넓게 해석되어야 한다. 몇몇 환경에서, '프로세서'는 주문형 반도체(ASIC), 프로그램가능 로직 디바이스(PLD), 필드 프로그램가능 게이트 어레이(FPGA) 등을 지칭할 수도 있다. '프로세서'는, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들의 조합, DSP 코어와 결합한 하나 이상의 마이크로프로세서들의 조합, 또는 임의의 다른 그러한 구성들의 조합과 같은 처리 디바이스들의 조합을 지칭할 수도 있다. 또한, '메모리'는 전자 정보를 저장 가능한 임의의 전자 컴포넌트를 포함하도록 넓게 해석되어야 한다. '메모리'는 임의 액세스 메모리(RAM), 판독-전용 메모리(ROM), 비-휘발성 임의 액세스 메모리(NVRAM), 프로그램가능 판독-전용 메모리(PROM), 소거-프로그램가능 판독 전용 메모리(EPROM), 전기적으로 소거가능 PROM(EEPROM), 플래쉬 메모리, 자기 또는 광학 데이터 저장장치, 레지스터들 등과 같은 프로세서-판독가능 매체의 다양한 유형들을 지칭할 수도 있다. 프로세서가 메모리로부터 정보를 판독하고/하거나 메모리에 정보를 기록할 수 있다면 메모리는 프로세서와 전자 통신 상태에 있다고 불린다. 프로세서에 집적된 메모리는 프로세서와 전자 통신 상태에 있다.
본 개시에서, '노드(node)'는 특정 작업이나 기능을 수행하는 네트워크 또는 시스템 내에서 시스템의 작동, 통신, 리소스 관리 등에 참여하는 장치 또는 구성 요소를 지칭할 수 있다. 예를 들어, 노드는 물리적인 서버, 가상 머신(virtual machine), 스토리지 장치, 네트워크 스위치, 라우터 또는 서비스를 제공하고 리소스를 공유하며 데이터를 처리하기 위해 상호 연결되고 함께 작동하는 기타 컴퓨팅 요소 등을 포함할 수 있다.
본 개시에서, '원시 프로그램(source program)'은 특정 작업을 수행하도록 설계된 프로그래밍 언어로 작성된 명령 모음을 지칭할 수 있다. 예를 들어, 원시 프로그램은 딥 러닝 작업을 수행하도록 작성될 수 있으며, 참조되는 데이터는 딥 러닝 프로그램을 구성할 수 있는 임의의 데이터 타입(예를 들어, 텐서(Tensor) 타입의 데이터 등)으로 구현될 수 있다. 원시 프로그램은 프로그래밍 프로세스의 원본 및 기본 출력을 형성하며, 컴파일 프로세스를 통해 기계 코드로 변환되거나 런타임에 직접 해석될 수 있다. 원시 프로그램은 여러 파일에 걸쳐 작성된 것일 수 있으며 코드 라이브러리 및 종속성을 포함할 수 있다.
본 개시에서, '미니 배치(mini-batch)'는 기계 학습(machine learning)에 사용되는 전체 데이터 세트가 분할되어 생성되는, 학습 데이터의 하위 집합을 지칭할 수 있다. 예를 들어, 미니 배치는 확률적 경사하강법(Stochastic Gradient Descent)의 변형인 미니 배치 경사하강법의 각 단계에서 경사도를 계산하고 모델의 파라미터를 업데이트하는 데 사용될 수 있다.
본 개시에서, '마이크로 배치(micro-batch)'는 미니 배치가 분할되어 생성되는, 미니 배치의 하위 집합을 지칭할 수 있다. 예를 들어, 마이크로 배치는 미니 배치가 연산에 참여하는 가속기 세트의 개수로 분할되어 생성될 수 있다. 예를 들어, 64개의 가속기가 연산에 참여하고, 64개의 가속기가 그룹 당 4개의 가속기를 포함하는 16개의 가속기 그룹으로 분류되는 경우, 미니 배치는 16개의 마이크로 배치로 분할될 수 있다.
본 개시에서, '가속기'는 연산을 수행하는 임의의 프로세서 또는 회로를 지칭할 수 있다. 예컨대, 가속기는 연산을 빠르게 수행할 수 있는 프로세서 또는 회로를 지칭할 수 있는데, 예를 들어, GPU(Graphics Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit) 등을 포함할 수 있으나, 이에 한정되지 않는다. 또한, '가속기'는 문맥상 명백하게 하나의 가속기인 것으로 특정하지 않는 한, 복수의 가속기를 포함하는 가속기 그룹을 지칭할 수 있다. 예를 들어, '가속기'는 4개의 GPU를 포함하는 GPU 그룹을 지칭할 수 있다.
본 개시에서, '액티베이션 텐서(activation tensor)'는 신경망에서의 순전파 및 역전파 프로세스 중 신경망의 중간 값을 저장하기 위해 사용되는 텐서를 지칭할 수 있다. 예를 들어, 액티베이션 텐서는 네트워크의 다양한 계층의 입력 또는 출력에 적용되는 비선형 활성화 함수의 출력인 액티베이션을 저장할 수 있고, 하나의 순전파 프로세스에 대응되는 역전파 프로세스가 처리되는 경우 해당 순전파 프로세스와 연관된 액티베이션 텐서가 소멸될 수 있다.
본 개시에서, '유지 시간(live range)'는 액티베이션 텐서가 연산 등에 사용되거나 후속 연산 등을 위해 메모리에 저장되어야 하는 시간을 지칭할 수 있다. 예를 들어, 유지 시간은 액티베이션 텐서가 처음 생성될 때부터(예를 들어, 활성화 함수가 레이어의 입력 또는 출력에 적용될 때) 시작되고, 액티베이션 텐서가 후속 계산에 더 이상 필요하지 않을 때(예를 들어, 해당 특정 레이어에 대한 역방향 패스가 완료되었을 때) 종료될 수 있다.
본 개시에서, '연산 그룹'은 기계 학습 모델의 인공 신경망에서 임의의 학습 데이터가 처리될 복수의 연산을 포함하는 집합 내지 단위를 지칭할 수 있다. 예를 들어, 연산 그룹은 인공 신경망의 학습 과정에서 처리되는 모든 연산이 분류/분할됨으로써 결정될 수 있다.
본 개시에서, '연산 세트'는 하나의 연산 그룹에 포함된 모든 연산을 하나의 마이크로 배치에 대해 적용하는 연산을 포함하는 집합 내지 단위를 지칭할 수 있다.
도 1은 본 개시의 일 실시예에 따른 복수의 마이크로 배치(150) 및 복수의 연산 그룹(130)으로부터 결정된 복수의 연산 세트(160)가 가속기 세트(170)에 할당되는 예시를 나타내는 도면이다.
컴파일러(120)는 원시 프로그램(110)에 기초하여 복수의 연산 그룹(130)을 생성할 수 있다. 예를 들어, 컴파일러(120)에서 중간표현이 먼저 결정되고, 결정된 중간표현이 특정 기계를 위한 목적 코드로 번역됨으로써 가속기 세트(170)에서 실행될, 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹(130)이 결정될 수 있다.
복수의 연산 그룹(130)은 인공 신경망의 학습 과정에서 처리되는 모든 연산이 분류/분할됨으로써 결정될 수 있다. 예를 들어, 복수의 연산 그룹(130)은 학습 데이터의 인공 신경망 내 순전파(Forward Propagation) 프로세스의 적어도 일부와 연관된 연산을 포함하는 순전파 연산 그룹 및 역전파(Backward Propagation) 프로세스의 적어도 일부와 연관된 연산을 포함하는 역전파 연산 그룹을 포함할 수 있다.
일 실시예에서, 순전파 연산 그룹의 개수 및 역전파 연산 그룹의 개수는 복수의 연산 세트(160)가 할당될 가속기의 개수(또는, 가속기 그룹의 개수)와 동일할 수 있다. 가령, 도 1에서는 n개의 가속기(170_1 내지 170_n)(또는, 각각 복수의 가속기를 포함하는 n개의 가속기 그룹)를 포함하는 가속기 세트(170)에 복수의 연산 세트(160)가 할당되므로, 순전파 프로세스와 연관된 모든 연산이 n개의 순전파 연산 그룹으로 분할되고, 역전파 프로세스와 연관된 모든 연산이 n개의 역전파 연산 그룹으로 분할됨으로써, 총 2n개의 연산 그룹이 생성될 수 있다.
한편, 인공 신경망을 학습시키기 위한 학습 데이터로부터 미니 배치(mini-batch)(140)가 생성될 수 있다. 일 실시예에서, 미니 배치(140)는 컴파일러(120) 등에 의해 학습 데이터가 일정 개수로 분할됨으로써 생성될 수 있다. 미니 배치(140)의 각각은 복수의 학습 샘플(sample)을 포함할 수 있다. 이 때, 학습 샘플은 인공 신경망을 학습시키는 학습 데이터의 최소 단위(unit)를 지칭할 수 있다. 가령, 이미지 처리와 연관된 인공 신경망의 경우 학습 샘플은 단일 이미지일 수 있다.
이후, 미니 배치(140)가 컴파일러(120)에 의해 일정 개수로 분할됨으로써, 복수의 마이크로 배치(micro-batch)(150)가 생성될 수 있다. 즉, 복수의 마이크로 배치(150)의 각각은 미니 배치(140)에 포함된 복수의 학습 샘플 중 적어도 일부를 포함할 수 있다. 예를 들어, 128개의 학습 샘플을 포함하는 미니 배치가 8개의 마이크로 배치로 등분되는 경우, 8개의 마이크로 배치의 각각은 16개의 학습 샘플을 포함할 수 있다.
미니 배치(140)가 분할되는 개수(또는, 미니 배치(140)로부터 생성되는 복수의 마이크로 배치(150)의 개수)는 목적 프로그램의 이터레이션(iteration)마다 조정되거나, 비용 모델에 기초하여 결정될 수 있다. 예를 들어, 목적 프로그램의 이터레이션마다 이터레이션 각각에서의 목적 프로그램의 처리 속도, 메모리 사용량 등에 기초하여 분할 개수가 조정될 수 있다. 비용 모델에 기초하여 미니 배치(140)가 복수의 마이크로 배치(150)로 분할되는 구체적인 방법에 대해서는 도 8에서 자세히 후술한다.
이후, 복수의 연산 그룹(130) 및 복수의 마이크로 배치(150)에 기초하여, 복수의 연산 그룹(130)에 대응하는 복수의 연산 세트(160)가 결정될 수 있다. 예를 들어, 복수의 연산 세트(160)는 하나 이상의 순전파 연산 그룹과 연관된 하나 이상의 순전파 연산 세트 및 하나 이상의 역전파 연산 그룹과 연관된 하나 이상의 역전파 연산 세트를 포함할 수 있다.
복수의 연산 세트(160)의 각각은, 복수의 연산 그룹(130) 중 어느 하나의 연산 그룹에 포함된 모든 연산을 복수의 마이크로 배치(150) 중 어느 하나의 마이크로 배치에 대해 적용하는 연산을 포함할 수 있다. 즉, 연산 그룹(130)은 학습 데이터에 전체에 대해 처리를 진행할 연산의 집합이고, 연산 세트(160)는 학습 데이터의 적어도 일부(또는, 마이크로 배치)에 연산 그룹(130) 내의 연산을 실제로 적용하는 연산의 집합일 수 있다.
이후, 복수의 연산 세트(160)는 가속기 세트(170)(또는, 가속기 세트(170) 내 가속기(170_1 내지 170_n))에 할당될 수 있다. 가속기(170_1 내지 170_n)는 복수의 연산 세트(160)의 처리 등을 수행하는 임의의 가속기를 지칭할 수 있으며, GPU(Graphics Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), 프로세싱 유닛에 포함된 코어, 복수의 가속기를 포함하는 가속기 그룹 또는 노드(node) 등일 수 있으나 이에 한정되는 것은 아니다.
이 때, 가속기(170_1 내지 170_n)의 각각이 반드시 동일한 종류의 가속기에 해당할 필요는 없다. 예를 들어, 가속기 세트(170)는 이기종 컴퓨팅 시스템(Heterogeneous computing system)에 해당하고, GPU 또는 TPU 등 서로 다른 종류의 프로세서를 포함할 수 있다.
가속기(170_1 내지 170_n)의 각각이 복수의 가속기를 포함하는 가속기 그룹을 지칭하는 경우, 복수의 연산 세트(160)의 각각은 가속기 그룹 내 복수의 가속기에서 병렬화되어 처리될 수 있다. 즉, 이 경우 복수의 연산 세트(160)의 각각은 복수의 가속기 그룹 중 어느 하나에 할당된 뒤, 할당된 가속기 그룹 내의 복수의 가속기에서 병렬 처리될 수 있다. 가속기 그룹 내의 가속기의 개수(또는, 가속기 세트(170) 내 가속기를 몇 개의 가속기 그룹으로 나눌 것인지)는 효율적인 파이프라인의 스테이지의 수에 따라 결정될 수 있다.
일 실시예에서, 복수의 연산 세트(160)의 각각이 복수의 가속기(170_1 내지 170_n) 중 어느 하나에서 처리되도록, 복수의 연산 세트(160)의 각각이 할당되는 가속기 및 처리 순서가 결정될 수 있다. 이 때, 복수의 연산 세트(160)의 각각이 할당되는 가속기 및 처리 순서는 컴파일러(120)에 의해 결정될 수 있다. 이에 대해서는 도 4 및 도 5에서 자세히 후술한다.
도 2는 본 개시의 일 실시예에 따른 컴퓨팅 장치(210)의 내부 구성을 나타내는 블록도이다. 컴퓨팅 장치(210)는 메모리(212), 프로세서(214), 통신 모듈(216) 및 입출력 인터페이스(218)를 포함할 수 있다. 도 2에 도시된 바와 같이, 컴퓨팅 장치(210)는 통신 모듈(216)을 이용하여 네트워크를 통해 정보 및/또는 데이터를 통신할 수 있도록 구성될 수 있다.
일 실시예에서, 컴퓨팅 장치(210)는 사용자 단말 또는 정보 처리 시스템에 해당할 수 있고, 사용자 단말 또는 정보 처리 시스템 중 하나는 다른 하나와 통신 모듈(216)을 이용하여 네트워크를 통해 정보 및/또는 데이터를 통신할 수 있도록 구성될 수 있다.
메모리(212)는 비-일시적인 임의의 컴퓨터 판독 가능한 기록매체를 포함할 수 있다. 일 실시예에 따르면, 메모리(212)는 RAM(random access memory), ROM(read only memory), 디스크 드라이브, SSD(solid state drive), 플래시 메모리(flash memory) 등과 같은 비소멸성 대용량 저장 장치(permanent mass storage device)를 포함할 수 있다. 다른 예로서, ROM, SSD, 플래시 메모리, 디스크 드라이브 등과 같은 비소멸성 대용량 저장 장치는 메모리와는 구분되는 별도의 영구 저장 장치로서 컴퓨팅 장치(210)에 포함될 수 있다. 또한, 메모리(212)에는 운영체제와 적어도 하나의 프로그램 코드가 저장될 수 있다.
이러한 소프트웨어 구성요소들은 메모리(212)와는 별도의 컴퓨터에서 판독 가능한 기록매체로부터 로딩될 수 있다. 이러한 별도의 컴퓨터에서 판독 가능한 기록매체는 이러한 컴퓨팅 장치(210)에 직접 연결가능한 기록 매체를 포함할 수 있는데, 예를 들어, 플로피 드라이브, 디스크, 테이프, DVD/CD-ROM 드라이브, 메모리 카드 등의 컴퓨터에서 판독 가능한 기록매체를 포함할 수 있다. 다른 예로서, 소프트웨어 구성요소들은 컴퓨터에서 판독 가능한 기록매체가 아닌 통신 모듈(216)을 통해 메모리(212)에 로딩될 수도 있다. 예를 들어, 적어도 하나의 프로그램은 개발자들 또는 어플리케이션의 설치 파일을 배포하는 파일 배포 시스템이 통신 모듈(216)을 통해 제공하는 파일들에 의해 설치되는 컴퓨터 프로그램에 기반하여 메모리(212)에 로딩될 수 있다.
프로세서(214)는 기본적인 산술, 로직 및 입출력 연산을 수행함으로써, 컴퓨터 프로그램의 명령을 처리하도록 구성될 수 있다. 명령은 메모리(212) 또는 통신 모듈(216)에 의해 사용자 단말(미도시) 또는 다른 외부 시스템으로 제공될 수 있다. 또한, 프로세서(214)는 복수의 사용자 단말 및/또는 복수의 외부 시스템으로부터 수신된 정보 및/또는 데이터를 관리, 처리 및/또는 저장하도록 구성될 수 있다.
프로세서(214)는 컴파일러가 동작하는 프로세서일 수 있다. 일 실시예에서, 프로세서(214)는 원시 프로그램에 기초하여 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹(group)을 결정하고, 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성할 수 있다. 이후, 프로세서(214)는 복수의 마이크로 배치의 각각에 대해, 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하고, 복수의 연산 세트의 각각이 복수의 가속기 중 어느 하나에서 처리되도록, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정할 수 있다.
통신 모듈(216)은 네트워크를 통해 사용자 단말(미도시)과 컴퓨팅 장치(210)가 서로 통신하기 위한 구성 또는 기능을 제공할 수 있으며, 컴퓨팅 장치(210)가 외부 시스템(일례로 별도의 클라우드 시스템 등)과 통신하기 위한 구성 또는 기능을 제공할 수 있다. 일례로, 컴퓨팅 장치(210)의 프로세서(214)의 제어에 따라 제공되는 제어 신호, 명령, 데이터 등이 통신 모듈(216)과 네트워크를 거쳐 사용자 단말 및/또는 외부 시스템의 통신 모듈을 통해 사용자 단말 및/또는 외부 시스템(예를 들어, 병렬 컴퓨팅 시스템)으로 전송될 수 있다.
또한, 컴퓨팅 장치(210)의 입출력 인터페이스(218)는 컴퓨팅 장치(210)와 연결되거나 컴퓨팅 장치(210)가 포함할 수 있는 입력 또는 출력을 위한 장치(미도시)와의 인터페이스를 위한 수단일 수 있다. 도 2에서는 입출력 인터페이스(218)가 프로세서(214)와 별도로 구성된 요소로서 도시되었으나, 이에 한정되지 않으며, 입출력 인터페이스(218)가 프로세서(214)에 포함되도록 구성될 수 있다.
일 실시예에서, 컴퓨팅 장치(210)는 입출력 인터페이스(218)를 통해 원시 프로그램을 사용자(사용자 단말)로부터 입력받을 수 있다. 이와 달리, 컴퓨팅 장치(210)는 통신 모듈(216)을 통해 원시 프로그램을 수신할 수도 있다.
컴퓨팅 장치(210)는 도 2의 구성요소들보다 더 많은 구성요소들을 포함할 수 있다. 그러나, 대부분의 종래기술적 구성요소들을 명확하게 도시할 필요성은 없다.
도 3은 본 개시의 일 실시예에 따른 연산 그룹(310, 320, 330, 340, 350, 360, 370, 380)의 예시를 나타내는 도면이다.
순전파 프로세스와 연관된 제1 연산 그룹(310), 제2 연산 그룹(320), 제3 연산 그룹(330) 및 제4 연산 그룹(340)의 각각은, 원시 프로그램에 기초하여 결정된 순전파 프로세스와 연관된 연산이 미리 정해진 그룹 개수로 분할됨으로써 생성된 것일 수 있다.
이와 마찬가지로, 역전파 프로세스와 연관된 제5 연산 그룹(350) 제6 연산 그룹(360), 제7 연산 그룹(370) 및 제8 연산 그룹(380)의 각각은 원시 프로그램에 기초하여 결정된 역전파 프로세스와 연관된 연산이 미리 정해진 그룹 개수로 분할됨으로써 생성된 것일 수 있다.
일 실시예에서, 순전파 연산 그룹의 개수 및 역전파 연산 그룹의 개수는 인공 신경망의 학습 시 이용되는(또는, 마이크로 배치가 할당되는) 가속기의 개수와 동일할 수 있다. 이 때, 인공 신경망의 학습 시 이용되는 가속기는 복수의 가속기를 포함하는 가속기 그룹을 지칭할 수 있다.
가령, 도 3에서는 4개의 가속기(또는, 가속기 그룹)에 마이크로 배치가 할당되는 결과, 순전파 프로세스와 연관된 4개의 연산 그룹(310, 320, 330, 340) 및 역전파 프로세스와 연관된 4개의 연산 그룹(350, 360, 370, 380)이 생성된 것일 수 있다.
복수의 연산 그룹(310 내지 380)은 동일한 학습 데이터에 대한 복수의 연산 그룹에서(310 내지 380)의 복수의 처리 시간 각각 사이의 차이가 임계치 미만이 되도록 분할된 것일 수 있다. 즉, 임계치가 충분히 작게 설정되는 경우, 동일한 학습 데이터에 대한 복수의 연산 그룹(310 내지 380) 각각의 처리 시간이 실질적으로 동일하도록 분할될 수 있다. 처리 시간 사이의 임계치는 시간(예를 들어, 1ms)으로 설정되거나, 특정 연산 그룹의 처리 시간의 비율(예를 들어, 제1 연산 그룹(310)의 처리 시간의 1/10) 또는 전체 연산 그룹의 처리 시간 평균에 대한 비율로 설정되는 등 다양한 방식으로 설정될 수 있다.
도 4는 본 개시의 일 실시예에 따른 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서의 예시를 나타내는 도면이다.
도 4에 도시된 박스(예를 들어, F0(0), F0(1) 등)의 각각은 어느 하나의 마이크로 배치에 대해 도 3의 연산 그룹(310 내지 380) 중 어느 하나의 연산 그룹 내 포함된 모든 연산을 수행하는 연산 세트를 나타낸다. 예를 들어, 'F0(1)'은 마이크로 배치 '1'에 대해 도 3의 제1 연산 그룹(310) F0에 포함된 모든 연산을 적용하는 연산 세트를 지칭할 수 있다. 도 4에 도시된 복수의 연산 세트는 도 3의 순전파 연산 그룹(310, 320, 330, 340)과 연관된 순전파 연산 세트 및 역전파 연산 그룹(350, 360, 370, 380)과 연관된 역전파 연산 세트를 포함할 수 있다.
박스의 높이는 해당 박스에 대응되는 연산 세트의 처리 시간을 나타내고, 영역(410, 420, 430, 440)의 상단에서 하단 방향으로 연산 세트가 순차적으로 처리될 수 있다. 영역(410, 420, 430, 440)의 각각은 제1 가속기, 제2 가속기, 제3 가속기 및 제4 가속기의 처리 영역을 나타내고, 일 영역 내 위치한 박스에 대응되는 연산 세트는 해당 영역에 대응되는 가속기에서 연산 세트가 처리됨을 나타낸다. 예를 들어, 가장 먼저 제1 가속기에서 F0(0) 연산 세트가 처리된 뒤, 제1 가속기 및 제2 가속기의 각각에서 F0(1) 연산 세트 및 F1(0) 연산 세트의 처리가 함께 시작된 뒤 종료될 수 있다. 이 때, 가속기는 복수의 가속기를 포함하는 가속기 그룹을 지칭할 수 있고, 연산 세트의 각각은 가속기 그룹 내 복수의 가속기에서 병렬 처리될 수 있다. 예를 들어, 영역(410, 420, 430, 440)의 각각은 제1 가속기 그룹, 제2 가속기 그룹, 제3 가속기 그룹 및 제4 가속기 그룹의 처리 영역을 나타낼 수 있다.
일 실시예에서, 복수의 연산 세트에서의 복수의 처리 시간 각각 사이의 차이가 미리 정해진 임계치 미만이도록 복수의 마이크로 배치가 생성됨으로써, 복수의 마이크로 배치와 연관된 복수의 연산 세트가 생성될 수 있다. 즉, 임계치가 충분히 작게 설정되는 경우, 모든 연산 세트의 처리 시간이 실질적으로 동일하도록 분할될 수 있다. 이러한 구성을 통해, 연산 세트 각각의 처리 시간이 실질적으로 동일하도록 연산 세트가 분할됨으로써, 연산 세트가 효율적으로 병렬 처리되고 파이프라인 병렬 처리의 성능이 향상될 수 있다.
처리 시간 사이의 임계치는 시간(예를 들어, 1ms)으로 설정되거나, 특정 연산 세트의 처리 시간의 비율(예를 들어, F0(0) 연산 세트의 처리 시간의 1/10) 또는 전체 연산 세트의 처리 시간 평균에 대한 비율로 설정되는 등 다양한 방식으로 설정될 수 있다.
일 실시예에서, 하나의 미니 배치(또는, 하나의 미니 배치가 분할됨으로써 생성된 복수의 마이크로 배치) 및 연산 그룹 중 어느 하나와 연관된 복수의 연산 세트는 하나의 가속기에서 순차적으로 처리되도록 할당될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 하나의 미니 배치는 마이크로 배치 '0' 내지 '8'로 분할되고, F0 연산 그룹과 연관된 8개의 순전파 연산 세트(F0(0), F0(1), F0(2), F0(3), F0(4), F0(5), F0(6), F0(7))는 F0(0)부터 F0(7) 순으로, 8개의 역전파 연산 세트(B0(0), B0(1), B0(2), B0(3), B0(4), B0(5), B0(6), B0(7))는 B0(0)부터 B0(7) 순으로 제1 가속기에서 처리될 수 있다.
일 실시예에서, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각이 서로 다른 가속기에서 순차적으로 처리되도록 결정될 수 있다. 예를 들어, 마이크로 배치 '0'과 연관된 복수의 순전파 연산 세트(F0(0), F1(0), F2(0), F3(0))의 각각은 제1 가속기, 제2 가속기, 제3 가속기 및 제4 가속기 순으로, 어느 하나의 연산 세트가 처리된 뒤 처리 결과가 다음 가속기로 전달되고 다음 연산 세트가 순차적으로 처리될 수 있다.
이후, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트가 순차적으로 처리되는 가속기 순서의 역순으로, 동일한 마이크로 배치와 연관된 복수의 역전파 연산 세트의 각각이 순차적으로 처리되도록 결정될 수 있다. 예를 들어, 마이크로 배치 '0'과 연관된 복수의 역전파 연산 세트(B0(0), B1(0), B2(0), B3(0))는 마이크로 배치 '0'과 연관된 복수의 순전파 연산 세트(F0(0), F1(0), F2(0), F3(0))의 각각이 처리된 순서의 역순인 제4 가속기, 제3 가속기, 제2 가속기 및 제1 가속기 순으로, 어느 하나의 연산 세트가 처리된 뒤 처리 결과가 다음 가속기로 전달되고 다음 연산 세트가 순차적으로 처리될 수 있다.
도 5는 본 개시의 일 실시예에 따른 복수의 연산 세트의 처리 순서가 재배열되는 예시를 나타내는 도면이다. 도 5의 복수의 연산 세트의 처리 순서는 도 4에서 도시되고 설명된 복수의 연산 세트의 처리 순서가 재배열된 것일 수 있다. 도 5의 영역(510, 520, 530, 540)은 도 4의 영역(410, 420, 430, 440)과 대응되고, 각 영역 및 연산 세트에 대해 도 4에서 상술한 내용은 그 설명을 생략한다.
일 실시예에서, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각의 처리가 완료된 직후, 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 처리가 시작되도록 처리 순서가 재배열될 수 있다. 즉, 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각이 처리가 완료되고 난 바로 다음, 마지막으로 처리가 완료된 순전파 연산 세트가 처리된 가속기에서 해당 마이크로 배치와 연관된 역전파 연산 세트의 처리가 시작될 수 있으며, 역전파 연산 세트의 처리가 시작되기 전에는 해당 가속기에서 다른 어떤 연산 세트도 처리되지 않을 수 있다.
예를 들어, 도 4에서는 모든 순전파 연산 세트가 처리된 다음 역전파 연산 세트가 처리되는 것과 달리, 도 5에서는 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트(예를 들어, F0(0), F1(0), F2(0) 및 F3(0))의 처리가 완료되는 즉시 이에 대응되는 복수의 역전파 연산 세트(예를 들어, B0(0), B1(0), B2(0) 및 B3(0))의 처리가 시작될 수 있다. 즉, 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트가 실행 가능한 상태에 놓이는 것에 응답하여, 해당 역전파 연산 세트의 처리가 곧바로 시작되도록 결정될 수 있다.
이러한 구성을 통해, 역전파 연산 세트가 곧바로 처리됨으로써, 순전파 및 역전파 중에 신경망의 중간 값을 저장하기 위해 사용되는 액티베이션 텐서(activation tensor)의 유지 시간(live range)이 감소하여 메모리 사용량이 감소할 수 있다.
일 실시예에서, 도 5에 도시된 것과 같이 복수의 가속기에서 순전파 연산 세트와 역전파 연산 세트가 최대 횟수로 교차하도록 복수의 연산 세트의 각각의 처리 순서가 결정될 수 있다. 즉, 도 5에 도시된 복수의 연산 세트의 처리 순서는, 도 5에서 상술된 조건을 만족하면서 동시에 모든 순전파 연산 세트와 모든 역전파 연산 세트가 최대 횟수로 교차하는 처리 순서에 해당할 수 있다.
이러한 구성을 통해, 마이크로 배치의 처리와 연관된 전체 액티베이션 텐서(activation tensor)의 유지 시간(live range)이 짧아져 액티베이션 텐서가 더 빠르게 소멸될 수 있고, 액티베이션 텐서에 의한 메모리 사용량이 감소함으로써 메모리 여유 공간이 증가할 수 있다. 메모리 여유 공간이 증가함에 따라, 가속기에서 더 큰 사이즈의 모델(예를 들어, 더 많은 파라미터를 가지는 모델)이 처리되거나 더 큰 사이즈의 배치가 병렬 처리될 수 있다(throughput 향상).
일 실시예에서, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는, 도 4 및 도 5에서 도시되고 설명된 프로세스는 컴파일러에 의해 수행될 수 있다.
도 6은 본 개시의 일 실시예에 따른 복수의 연산 세트의 재배열이 없는 경우 가속기의 실행 타임라인(600)의 예시를 나타내는 도면이고, 도 7은 본 개시의 일 실시예에 따른 복수의 연산 세트의 재배열이 있는 경우 가속기의 실행 타임라인(700)의 예시를 나타내는 도면이다.
즉, 도 6의 실행 타임라인(600)은 도 4에 도시된 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서에 따른 가속기의 실행 타임라인을 나타낼 수 있고, 도 7의 실행 타임라인(700)은 도 5에 도시된 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서에 따른 가속기의 실행 타임라인을 나타낼 수 있다. 이 때, 가속기는 복수의 가속기를 포함하는 가속기 그룹을 지칭할 수 있고, 타임라인(600, 700)은 가속기 그룹 각각의 실행 타임라인일 수 있다.
실행 타임라인(600, 700)의 각각은 병렬 또는 분산 컴퓨팅 시스템에서 시간 경과에 따라 가속기의 사용 또는 점유 정도를 시각적으로 표현한 것일 수 있다. 이러한 구성을 통해, 시스템의 리소스 활용 정도 및 비활성 기간 등이 용이하게 식별될 수 있다.
실행 타임라인(600, 700) 각각의 가로축은 시간을 나타내고 세로축은 시스템의 다양한 가속기 또는 코어 등을 나타낼 수 있다. 막대 또는 선은 가속기가 활성 상태이거나 작업을 수행하는 기간을 나타내기 위해 시간 축을 따라 그려지며, 막대의 길이는 작업 기간을 나타낼 수 있다.
도 6의 특정 영역(610)에서 마이크로 배치의 처리와 연관된 액티베이션 텐서(activation tensor)의 유지 시간(live range)과 비교하여, 도 6의 영역(610)에 대응되는 도 7의 영역(710)에서 마이크로 배치의 처리와 연관된 액티베이션 텐서의 유지 시간이 더 짧아지는 것을 확인할 수 있다.
즉, 순전파 연산 세트와 역전파 연산 세트가 최대 횟수로 교차하도록 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서가 결정됨으로써 액티베이션 텐서가 더욱 빠르게 소멸하고, 이에 따라 메모리 여유 공간이 증가할 수 있다.
도 8은 본 개시의 일 실시예에 따른 비용 모델(840)이 결정되는 예시를 나타내는 도면이다.
일 실시예에서, 원시 프로그램(810)은 특정 작업을 수행하도록 설계된 프로그래밍 언어로 작성된 명령 모음일 수 있다. 예를 들어, 원시 프로그램(810)은 특정 작업을 수행하도록 설계된 명령 모음이 그래프 형태로 표현된 Source graph일 수 있다.
컴파일 옵션 생성부(820)는 원시 프로그램(source program)(810)에 기초하여, 미니 배치의 분할 수(미니 배치의 각각마다 생성되는 마이크로 배치의 개수)를 결정할 수 있다. 예를 들어, 컴파일 옵션 생성부(820)는 이터레이션(iteration)마다 분할 수를 1부터 미리 정해진 수까지 증가시킬 수 있다.
컴파일러(830)는 컴파일 옵션 생성부(820)에서 결정된 미니 배치의 분할 수에 기초하여 복수의 마이크로 배치를 생성할 수 있다. 이후, 컴파일러(830)는 목적 프로그램, 미니 배치 및/또는 마이크로 배치와 연관된 메모리 사용량(예를 들어, 액티베이션 텐서의 메모리 사용량 등)을 산출할 수 있다.
비용 모델(840)은 컴파일러(830)에서 산출된 정보를 기초로, 미니 배치의 분할 수에 따른 목적 프로그램, 미니 배치 및/또는 마이크로 배치의 예상 처리 시간을 결정할 수 있다.
이후, 컴파일러(830)는 비용 모델(840)에서 결정된 예상 처리 시간에 기초하여 미니 배치의 최종 분할 수를 결정할 수 있다.
예를 들어, 컴파일러(830)는 목적 프로그램의 예상 처리 시간이 가장 짧은 경우의 미니 배치의 분할 수를 미니 배치의 최종 분할 수로 결정하고, 최종 분할 수로 미니 배치의 각각을 분할하여 마이크로 배치를 생성할 수 있다. 이러한 구성을 통해, 최적의 미니 배치 분할 수가 결정될 수 있다.
도 9는 본 개시의 일 실시예에 따른 파이프라인 병렬 처리 컴파일링 방법(900)을 나타내는 흐름도이다.
파이프라인 병렬 처리 컴파일링 방법(900)은 프로세서(예를 들어, 사용자 단말 또는 정보 처리 시스템 등 컴퓨팅 장치의 적어도 하나의 프로세서)에 의해 수행될 수 있다. 일 실시예에서, 파이프라인 병렬 처리 컴파일링 방법(900)은 컴파일러(또는, 컴파일링을 위한 프로세서)에 의해 수행될 수 있다.
파이프라인 병렬 처리 컴파일링 방법(900)은 프로세서가 원시 프로그램을 수신함으로써 개시될 수 있다(S910).
그 후, 프로세서는 원시 프로그램에 기초하여, 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정할 수 있다(S920). 이 때, 복수의 연산 그룹은 학습 데이터의 순전파(Forward Propagation) 프로세스와 연관된 하나 이상의 순전파 연산 그룹 및 역전파(Backward Propagation) 프로세스와 연관된 하나 이상의 역전파 연산 그룹을 포함할 수 있다.
일 실시예에서, 프로세서는 동일한 학습 데이터에 대한 복수의 연산 그룹에서의 복수의 처리 시간을 결정하고, 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제1 임계치 미만이도록 복수의 연산 그룹을 결정할 수 있다.
그 후, 프로세서는 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성할 수 있다(S930). 일 실시예에서, 프로세서는 복수의 마이크로 배치와 연관된 복수의 연산 세트에서의 복수의 처리 시간을 결정하고, 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제2 임계치 미만이도록, 복수의 마이크로 배치를 생성할 수 있다.
그 후, 프로세서는 복수의 마이크로 배치의 각각에 대해, 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정할 수 있다(S940). 이 때, 복수의 연산 세트는 하나 이상의 순전파 연산 그룹과 연관된 하나 이상의 순전파 연산 세트 및 하나 이상의 역전파 연산 그룹과 연관된 하나 이상의 역전파 연산 세트를 포함할 수 있다.
그 후, 프로세서는 복수의 연산 세트의 각각이 복수의 가속기 중 어느 하나에서 처리되도록, 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정할 수 있다. 일 실시예에서, 프로세서는 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각이 서로 다른 가속기에서 순차적으로 처리되도록 결정할 수 있다. 추가적으로, 프로세서는 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트가 순차적으로 처리되는 가속기 순서의 역순으로, 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 각각이 순차적으로 처리되도록 결정할 수 있다.
일 실시예에서, 프로세서는 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각의 처리가 완료된 직후, 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 처리가 시작되도록 결정할 수 있다.
일 실시예에서, 프로세서는 복수의 가속기에서 복수의 마이크로 배치와 연관된 순전파 연산 세트와 역전파 연산 세트가 최대 횟수로 서로 교차하여 처리되도록 결정할 수 있다.
도 9에서 도시한 흐름도 및 상술한 설명은 일 예시일 뿐이며, 일부 실시예에서는 다르게 구현될 수 있다. 예를 들어, 일부 실시예에서는 각 단계의 순서가 바뀌거나, 일부 단계가 반복 수행되거나, 일부 단계가 생략되거나, 일부 단계가 추가될 수 있다.
상술한 방법은 컴퓨터에서 실행하기 위해 컴퓨터 판독 가능한 기록 매체에 저장된 컴퓨터 프로그램으로 제공될 수 있다. 매체는 컴퓨터로 실행 가능한 프로그램을 계속 저장하거나, 실행 또는 다운로드를 위해 임시 저장하는 것일 수도 있다. 또한, 매체는 단일 또는 수개 하드웨어가 결합된 형태의 다양한 기록수단 또는 저장수단일 수 있는데, 어떤 컴퓨터 시스템에 직접 접속되는 매체에 한정되지 않고, 네트워크 상에 분산 존재하는 것일 수도 있다. 매체의 예시로는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD 와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical medium), 및 ROM, RAM, 플래시 메모리 등을 포함하여 프로그램 명령어가 저장되도록 구성된 것이 있을 수 있다. 또한, 다른 매체의 예시로, 애플리케이션을 유통하는 앱 스토어나 기타 다양한 소프트웨어를 공급 내지 유통하는 사이트, 서버 등에서 관리하는 기록매체 내지 저장매체도 들 수 있다.
본 개시의 방법, 동작 또는 기법들은 다양한 수단에 의해 구현될 수도 있다. 예를 들어, 이러한 기법들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 본원의 개시와 연계하여 설명된 다양한 예시적인 논리적 블록들, 모듈들, 회로들, 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합들로 구현될 수도 있음을 통상의 기술자들은 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 대체를 명확하게 설명하기 위해, 다양한 예시적인 구성요소들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능적 관점에서 일반적으로 위에서 설명되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는지의 여부는, 특정 애플리케이션 및 전체 시스템에 부과되는 설계 요구사항들에 따라 달라진다. 통상의 기술자들은 각각의 특정 애플리케이션을 위해 다양한 방식들로 설명된 기능을 구현할 수도 있으나, 그러한 구현들은 본 개시의 범위로부터 벗어나게 하는 것으로 해석되어서는 안된다.
하드웨어 구현에서, 기법들을 수행하는 데 이용되는 프로세싱 유닛들은, 하나 이상의 ASIC들, DSP들, 디지털 신호 프로세싱 디바이스들(digital signal processing devices; DSPD들), 프로그램가능 논리 디바이스들(programmable logic devices; PLD들), 필드 프로그램가능 게이트 어레이들(field programmable gate arrays; FPGA들), 프로세서들, 제어기들, 마이크로제어기들, 마이크로프로세서들, 전자 디바이스들, 본 개시에 설명된 기능들을 수행하도록 설계된 다른 전자 유닛들, 컴퓨터, 또는 이들의 조합 내에서 구현될 수도 있다.
따라서, 본 개시와 연계하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, DSP, ASIC, FPGA나 다른 프로그램 가능 논리 디바이스, 이산 게이트나 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본원에 설명된 기능들을 수행하도록 설계된 것들의 임의의 조합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예를 들면, DSP와 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 연계한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 구성의 조합으로 구현될 수도 있다.
펌웨어 및/또는 소프트웨어 구현에 있어서, 기법들은 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 비휘발성 RAM(non-volatile random access memory; NVRAM), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable PROM), 플래시 메모리, 컴팩트 디스크(compact disc; CD), 자기 또는 광학 데이터 스토리지 디바이스 등과 같은 컴퓨터 판독가능 매체 상에 저장된 명령어들로 구현될 수도 있다. 명령들은 하나 이상의 프로세서들에 의해 실행 가능할 수도 있고, 프로세서(들)로 하여금 본 개시에 설명된 기능의 특정 양태들을 수행하게 할 수도 있다.
이상 설명된 실시예들이 하나 이상의 독립형 컴퓨터 시스템에서 현재 개시된 주제의 양태들을 활용하는 것으로 기술되었으나, 본 개시는 이에 한정되지 않고, 네트워크나 분산 컴퓨팅 환경과 같은 임의의 컴퓨팅 환경과 연계하여 구현될 수도 있다. 또 나아가, 본 개시에서 주제의 양상들은 복수의 프로세싱 칩들이나 장치들에서 구현될 수도 있고, 스토리지는 복수의 장치들에 걸쳐 유사하게 영향을 받게 될 수도 있다. 이러한 장치들은 PC들, 네트워크 서버들, 및 휴대용 장치들을 포함할 수도 있다.
본 명세서에서는 본 개시가 일부 실시예들과 관련하여 설명되었지만, 본 개시의 발명이 속하는 기술분야의 통상의 기술자가 이해할 수 있는 본 개시의 범위를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다. 또한, 그러한 변형 및 변경은 본 명세서에 첨부된 특허청구의 범위 내에 속하는 것으로 생각되어야 한다.
110: 원시 프로그램
120: 컴파일러
130: 연산 그룹
140: 미니 배치
150: 마이크로 배치
160: 연산 세트
170: 가속기 세트

Claims (13)

  1. 적어도 하나의 프로세서에 의해 수행되는, 파이프라인 병렬 처리 컴파일링 방법에 있어서,
    기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하는 단계;
    상기 원시 프로그램에 기초하여, 상기 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하는 단계;
    상기 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하는 단계;
    상기 복수의 마이크로 배치의 각각에 대해, 상기 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하는 단계; 및
    상기 복수의 연산 세트의 각각이 복수의 가속기 중 어느 하나에서 처리되도록, 상기 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계
    를 포함하고,
    상기 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는,
    특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각이 서로 다른 가속기에서 순차적으로 처리되도록 결정하는 단계; 및
    상기 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트가 순차적으로 처리되는 가속기 순서의 역순으로, 상기 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 각각이 순차적으로 처리되도록 결정하는 단계를 포함하고,
    상기 복수의 연산 그룹은 학습 데이터의 순전파(Forward Propagation) 프로세스와 연관된 하나 이상의 순전파 연산 그룹 및 역전파(Backward Propagation) 프로세스와 연관된 하나 이상의 역전파 연산 그룹을 포함하고,
    상기 복수의 연산 세트는 상기 하나 이상의 순전파 연산 그룹과 연관된 하나 이상의 순전파 연산 세트 및 상기 하나 이상의 역전파 연산 그룹과 연관된 하나 이상의 역전파 연산 세트를 포함하는, 파이프라인 병렬 처리 컴파일링 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는,
    상기 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각의 처리가 완료된 직후, 상기 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 처리가 시작되도록 결정하는 단계
    를 더 포함하는, 파이프라인 병렬 처리 컴파일링 방법.
  7. 제6항에 있어서,
    상기 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 단계는,
    상기 복수의 가속기에서 상기 복수의 마이크로 배치와 연관된 순전파 연산 세트와 역전파 연산 세트가 최대 횟수로 서로 교차하여 처리되도록 결정하는 단계
    를 포함하는, 파이프라인 병렬 처리 컴파일링 방법.
  8. 적어도 하나의 프로세서에 의해 수행되는, 파이프라인 병렬 처리 컴파일링 방법에 있어서,
    기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하는 단계;
    상기 원시 프로그램에 기초하여, 상기 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하는 단계;
    상기 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하는 단계;
    상기 복수의 마이크로 배치의 각각에 대해, 상기 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하는 단계를 포함하고,
    상기 복수의 연산 그룹을 결정하는 단계는,
    동일한 학습 데이터에 대한 상기 복수의 연산 그룹에서의 복수의 처리 시간을 결정하는 단계; 및
    상기 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제1 임계치 미만이도록 상기 복수의 연산 그룹을 결정하는 단계
    를 포함하는, 파이프라인 병렬 처리 컴파일링 방법.
  9. 적어도 하나의 프로세서에 의해 수행되는, 파이프라인 병렬 처리 컴파일링 방법에 있어서,
    기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하는 단계;
    상기 원시 프로그램에 기초하여, 상기 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하는 단계;
    상기 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하는 단계;
    상기 복수의 마이크로 배치의 각각에 대해, 상기 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하는 단계를 포함하고,
    상기 복수의 마이크로 배치를 생성하는 단계는,
    상기 복수의 마이크로 배치와 연관된 복수의 연산 세트에서의 복수의 처리 시간을 결정하는 단계; 및
    상기 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제2 임계치 미만이도록, 상기 복수의 마이크로 배치를 생성하는 단계
    를 포함하는, 파이프라인 병렬 처리 컴파일링 방법.
  10. 제1항 및 제6항 내지 제9항 중 어느 한 항에 따른 방법을 컴퓨터에서 처리하기 위해 컴퓨터 판독 가능한 기록 매체에 저장된 컴퓨터 프로그램.
  11. 장치로서,
    통신 모듈;
    메모리; 및
    상기 메모리와 연결되고, 상기 메모리에 포함된 컴퓨터 판독 가능한 적어도 하나의 프로그램을 실행하도록 구성된 적어도 하나의 프로세서
    를 포함하고,
    상기 적어도 하나의 프로그램은,
    기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하고,
    상기 원시 프로그램에 기초하여, 상기 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하고,
    상기 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하고,
    상기 복수의 마이크로 배치의 각각에 대해, 상기 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하고,
    상기 복수의 연산 세트의 각각이 복수의 가속기 중 어느 하나에서 처리되도록, 상기 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하기 위한 명령어들을 포함하고,
    상기 복수의 연산 세트의 각각이 할당되는 가속기 및 처리 순서를 결정하는 것은,
    특정 마이크로 배치와 연관된 복수의 순전파 연산 세트의 각각이 서로 다른 가속기에서 순차적으로 처리되도록 결정하고,
    상기 특정 마이크로 배치와 연관된 복수의 순전파 연산 세트가 순차적으로 처리되는 가속기 순서의 역순으로, 상기 특정 마이크로 배치와 연관된 복수의 역전파 연산 세트의 각각이 순차적으로 처리되도록 결정하는 것을 포함하고,
    상기 복수의 연산 그룹은 학습 데이터의 순전파(Forward Propagation) 프로세스와 연관된 하나 이상의 순전파 연산 그룹 및 역전파(Backward Propagation) 프로세스와 연관된 하나 이상의 역전파 연산 그룹을 포함하고,
    상기 복수의 연산 세트는 상기 하나 이상의 순전파 연산 그룹과 연관된 하나 이상의 순전파 연산 세트 및 상기 하나 이상의 역전파 연산 그룹과 연관된 하나 이상의 역전파 연산 세트를 포함하는, 장치.
  12. 장치로서,
    통신 모듈;
    메모리; 및
    상기 메모리와 연결되고, 상기 메모리에 포함된 컴퓨터 판독 가능한 적어도 하나의 프로그램을 실행하도록 구성된 적어도 하나의 프로세서
    를 포함하고,
    상기 적어도 하나의 프로그램은,
    기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하고,
    상기 원시 프로그램에 기초하여, 상기 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하고,
    상기 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하고,
    상기 복수의 마이크로 배치의 각각에 대해, 상기 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하기 위한 명령어들을 포함하고,
    상기 복수의 연산 그룹을 결정하는 것은,
    동일한 학습 데이터에 대한 상기 복수의 연산 그룹에서의 복수의 처리 시간을 결정하고,
    상기 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제1 임계치 미만이도록 상기 복수의 연산 그룹을 결정하는 것을 포함하는, 장치.
  13. 장치로서,
    통신 모듈;
    메모리; 및
    상기 메모리와 연결되고, 상기 메모리에 포함된 컴퓨터 판독 가능한 적어도 하나의 프로그램을 실행하도록 구성된 적어도 하나의 프로세서
    를 포함하고,
    상기 적어도 하나의 프로그램은,
    기계학습 모델의 학습과 연관된 원시 프로그램(source program)을 수신하고,
    상기 원시 프로그램에 기초하여, 상기 기계학습 모델의 학습 데이터에 대해 수행되는 연산을 포함하는 복수의 연산 그룹을 결정하고,
    상기 학습 데이터로부터 복수의 마이크로 배치(micro-batch)를 생성하고,
    상기 복수의 마이크로 배치의 각각에 대해, 상기 복수의 연산 그룹에 대응하는 복수의 연산 세트를 결정하기 위한 명령어들을 포함하고,
    상기 복수의 마이크로 배치를 생성하는 것은,
    상기 복수의 마이크로 배치와 연관된 복수의 연산 세트에서의 복수의 처리 시간을 결정하고,
    상기 결정된 복수의 처리 시간의 각각 사이의 차이가 미리 정해진 제2 임계치 미만이도록, 상기 복수의 마이크로 배치를 생성하는 것을 포함하는, 장치.

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