KR102624253B1 - 고내열성 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치 - Google Patents

고내열성 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치 Download PDF

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Abstract

본 발명은 내열성이 우수한 평탄화막 및 이를 포함하는 어레이 기판 및 표시장치에 관한 것이다. 본 발명의 평탄화막은 내열성이 우수한 바인더에 인접한 실록산 모이어티와 다이설파이드 결합을 갖는 실록산계 물질이 분산되어 있다. 실록산계 물질은 열처리 공정을 통하여 인접한 실록산 모이어티와 다이설파이드 결합으로 연결되어 자기치유 기능을 갖는다. 고온의 박막트랜지스터 제조 공정에 의하여 평탄화막은 열화되지 않으며, 우수한 내-충격 특성을 확보할 수 있다. 따라서 본 발명의 평탄화막은 표시 패널과 터치 패널 사이 및/또는 표시 패널을 구성하는 박막트랜지스터와 기판 사이에 배치될 수 있다.

Description

고내열성 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치{HIGH HEAT RESISANT PLANARIZATION FILM, ARRAY SUBSTRATE FOR DISPLAY DEVICE AND DISPLAY DEVICE HAVING THE FILM}
본 발명은 평탄화막에 대한 것으로, 보다 상세하게는 내열성이 개선된 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치에 관한 것이다.
스마트 기기가 널리 보급되면서, 액정 표시장치(Liquid Crystal Display Device; LCD)나 유기발광다이오드 표시장치(Organic Light Emitting Diode Display Device; OLED 표시장치)와 같은 평판 표시장치에 터치 패널을 적용하고 있다. 터치 스크린 패널(Touch Screen Panel)은 스크린에 사용자가 손가락이나 펜 등으로 화면을 누르거나 접촉하면, 그 위치를 인지하여 시스템에 전달하는 입력 장치를 의미한다.
터치 스크린 패널은 터치 패널, 컨트롤러 IC, 드라이버 소프트웨어 등으로 구성된다. 터치 패널은 투명 전극이 증착된 기판으로 구성되는데, 표시장치의 디스플레이 면에서 접촉이 발생하거나 디스플레이 면에서 일어나는 전기적 용량 변화에 따른 신호 발생 위치를 파악하여 컨트롤러 IC에 전송한다. 컨트롤러 IC는 터치 패널에서 전송된 아날로그 신호를 디지털 신호로 변경하여 화면에 나타낼 수 있는 좌표 형태로 바꿔주며, 드라이버 소프트웨어는 컨트롤러 IC에서 송신된 디지털 신호를 받아 터치 패널이 각각의 운영 시스템에 맞게 구현되도록 제어한다.
터치 패널은 그 적용 방식에 따라 인듐-틴-옥사이드(Indium-tin-oxide; ITO) 등의 투명 전극층이 코팅되어 있는 2개의 기판이 닷 스페이서(dot space)를 사이에 두고 투명 전극층이 마주보도록 합착되어 있어 상부 기판에 인가되는 압력을 인지하는 저항막 방식(Resistive Touch Type)과, 터치 화면 센서를 구성하는 기판의 양면에 도전성 금속을 코팅하여 투명 전극을 형성하고, 일정량의 전류를 기판의 표면에 흐르게 하면 두 도체 간의 전위차를 통해서 사람의 몸에 있는 정전용량을 이용하여 전류의 양이 변경된 부분을 인식하는 정전용량 방식(Capacitive Touch Type)이 대표적으로 사용되고 있다. 그 외에도 소리의 전파 특성을 이용하여 사용자 또는 펜이 접촉한 영역을 인식하는 초음파 방식(Surface Acoustic Wave Touch Type)이나, 적외선이 장애물에 부딪히면 차단되는 속성을 활용하는 적외선 방식(Infrared Touch Type) 등이 제안되었다.
한편, 터치 패널과 표시 패널의 적층(Stacked-up) 구조에 따라 터치 패널이 표시 패널을 구성하는 기판의 외측과 커버 글라스 사이에 개재되는 외장형(Add-on Type)과, 터치 패널이 표시 패널과 통합되는 내장형(Embedded Type)으로 구분될 수 있다. 또한, 내장형 터치 패널은 표시 패널 상단에 터치 패널이 내장되는 온-셀(On-Cell) 타입과, 표시 패널 내부(예를 들어 하부 기판)에 터치 패널을 장착하는 인-셀(In-Cell) 타입으로 구분될 수 있다. 외장형 터치 패널에 비하여 내장형 터치 패널은 터치 센서를 위한 별도의 기판이 요구되지 않으므로 박형화, 경량화가 가능하다. 또한, 내장형 터치 패널을 채택하는 경우, 터치 패널 표면에서의 광-반사가 줄어들기 때문에, 표시 소자에 필요한 전력 소모도 감소한다는 장점이 있다.
도 1은 인-셀 타입의 터치 패널이 적용된 종래의 표시장치를 개략적으로 도시한 단면도이다. 도 1에 도시한 바와 같이, 종래의 인-셀 타입의 터치 패널이 적용된 표시장치(1)는 하부 기판(11)과, 하부 기판(11)과 마주하는 상부 기판(12)과, 하부 기판(11)과 상부 기판(12) 사이에 위치하는 표시 패널(20)과, 하부 기판(11)과 표시 패널(20) 사이에 위치하는 터치 패널(30)을 포함한다.
표시장치(1)는 전기적 신호를 받아 인간이 시각적으로 인식할 수 있는 광학적 신호를 제공한다. 표시장치(1)에서 광학적 신호를 제공하는 소자에게 전기적 신호를 전달하는 백플레인(backplane)으로서 박막트랜지스터(Thin Film Transistor; TFT, 22)이 표시 패널(20)에 위치한다. 박막트랜지스터(22)는 반도체층을 포함하는데, 반도체층은 비정질 실리콘(amorphous silicon; a-Si)이나 저온폴리실리콘(low temperature poly silicon, LTPS) 등과 같은 실리콘 소재가 일반적으로 사용되었다.
최근에 표시장치(1)의 해상도가 향상되고 표시장치(1)의 대면적화 추세에 부응하여, 박막트랜지스터(22) 소재로서 산화물 반도체가 주목을 받고 있다. 산화물 반도체는 비정질 실리콘보다 전기적 성능(전하의 이동도 및 채널 이동도)이 우수하고, 저온폴리실리콘 공정보다 단가가 낮고 대면적화 공정이 용이한 이점이 있다. 산화물 반도체로 이루어진 반도체층을 적층하는 것과 관련해서, 종래에 사용된 증착 공정을 대신하여 최근에는 반도체 산화물의 졸-겔(sol-gel) 반응을 이용한 용액 공정을 적용한다. 산화물 반도체를 적층하기 위한 용액 공정은 진공 증착에 비하여 높은 온도, 대략 300 내지 500℃, 통상적으로는 350℃ 이상의 고온에서 이루어진다.
한편, 하부 기판(11)의 상면에 바로 위치하는 터치 패널(30)은 ITO 등과 같은 투명 금속으로 제조되는 제 1 터치 전극(32)과 제 2 터치 전극(34)을 포함하고 있다. 터치 전극(32, 34)의 돌출된 구조로 인하여 터치 패널(30)과 표시 패널(20)을 바로 합착할 수 없기 때문에, 인-셀 타입의 터치 패널(30)과 표시 패널(20)의 하부에 위치하는 박막트랜지스터(22) 사이에 절연 소재의 평탄화막(36)이 개재된다.
표시 패널(20)과 터치 패널(30) 사이에 위치하는 평탄화막(36)을 형성하기 위한 절연 소재로서 아크릴레이트계 수지가 일반적으로 채택되었다. 아크릴레이트계 수지는 공정성은 양호하지만, 내열성이 취약하다. 따라서 그 상부에 위치하는 표시 패널(20)을 구성하는 박막트랜지스터(22)를 형성하기 위한 고온의 공정 조건에서 아크릴레이트계 수지로 제조되는 평탄화막(36)은 쉽게 열화된다. 평탄화막(36)이 열화됨에 따라 표시 패널(20)과 터치 패널(30)과의 계면에서 들뜸 현상이 발생하여 외부의 충격이나 내부의 열 스트레스에 대한 내열성 및 내-충격 특성이 저하된다. 이로 인하여 최종적으로 제조되는 표시장치(1)에서 황변(yellow mura)이 발생할 수 있다.
본 발명의 목적은 충분한 내열 특성을 확보하여 고온의 공정 조건에서도 열화되지 않는 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치를 제공하고자 하는 것이다.
본 발명의 다른 목적은 고온의 공정 조건 후에도 물성이 저하되지 않아 인접한 패널의 계면에서의 크랙 발생을 억제할 수 있는 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치를 제공하고자 하는 것이다.
본 발명의 또 다른 목적은 저온 조건에서 경화 공정을 진행할 수 있어서 경화 공정 후의 냉각 처리에도 열 스트레스가 적은 평탄화막, 이를 포함하는 표시장치용 어레이 기판 및 표시장치를 제공하고자 하는 것이다.
전술한 목적을 가지는 본 발명의 일 측면에 따르면, 본 발명은 내열성 바인더에 인접한 실록산 모이어티를 연결하는 다이설파이드 결합을 갖는 실록산계 물질이 분산된 평탄화막에 관한 것이다.
본 발명의 평탄화막은 상대적으로 저온(200 내지 250℃)에서 경화가 가능하므로 고온 경화 후의 냉각 처리에서의 열 스트레스로 인한 물성 저하를 방지할 수 있다. 또한, 본 발명의 평탄화막은 특히 고온(300 내지 500)에서 진행되는 박막트랜지스터 제조 공정에 의하여 열화되어 물성이 저하되지 않으며 오히려 고온의 열 처리에 의하여 보다 우수한 물성을 확보할 수 있는 이점을 갖는다.
본 발명의 다른 측면에 따르면, 본 발명은 상기 평탄화막이 박막트랜지스터에 인접하게 위치하고 있는 표시장치용 어레이 기판에 관한 것이다.
본 발명의 또 다른 측면에 따르면, 본 발명은 상기 평탄화막이 어레이 기판을 구성하거나, 표시 패널과 터치 패널 사이에 위치하는 표시장치에 관한 것이다.
본 발명에 따른 평탄화막은 내열성이 우수한 바인더에 인접한 실록산 모이어티와 다이설파이드 결합으로 연결되는 실록산계 물질을 포함한다. 내열성이 우수한 바인더를 채택함으로써 고온의 열 처리에도 불구하고 열 충격에 의한 소재의 열화를 방지할 수 있다.
평탄화막을 구성하는 실록산계 물질은 열 처리에 의하여 인접한 실록산 모이어티와 다이설파이드 결합으로 연결되는데, 이 실록산계 물질은 자기치유(self healing) 소재로 기능할 수 있다. 바인더가 경화되어 평탄화막을 형성한 뒤 수행되는 고온의 박막트랜지스터 제조 공정에서 다이설파이드 결합을 갖는 실록산계 물질은 외부 충격이나 열 스트레스에 대한 결함을 스스로 치유할 수 있고, 이러한 자기치유 메커니즘을 통하여 평탄화막이 손상되는 것을 방지할 수 있으므로, 본 발명의 평탄화막은 내열성 및 내-충격 특성이 우수하다.
350℃ 가량의 고온에서 경화가 이루어지는 경우, 경화 후의 냉각 과정에서 열 스트레스로 인하여 내-충격 특성과 같은 물성이 저하될 수 있지만, 본 발명에 따른 평탄화막은 대략 200℃ 내지 250℃의 저온 조건에서 경화되어도 양호한 물성을 확보할 수 있으며, 경화 전후의 급속한 온도 변화로 인한 열 스트레스를 받지 않기 때문에 열 스트레스로 인하여 변형되지 않는다.
따라서 본 발명의 평탄화막을 표시 패널과 터치 패널 사이에 적용하고/적용하거나, 어레이 패널의 내부 절연막으로 적용하는 경우, 고온의 열처리 공정에 의해서도 평탄화막에서 크랙이 발생하지 않으며, 크랙 발생으로 인한 화질 저하를 방지할 수 있는 이점을 갖는다.
도 1은 종래 인-셀 타입의 터치 패널이 적용된 표시장치를 개략적으로 도시한 단면도이다.
도 2는 본 발명의 예시적인 실시형태에 따른 평탄화막을 개략적으로 도시한 단면도로서, 하단에는 본 발명의 평탄화막을 구성하는 실록산계 물질이 다이설파이드 결합을 통하여 연결된 상태를 보여준다.
도 3은 본 발명의 예시적인 실시형태에 따라 평탄화막이 터치 패널과 표시 패널 사이에 적용된 인-셀 타입의 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 프린지 필드 스위칭 모드인 액정 표시 패널이 적용된 표시장치를 도시하고 있다.
도 4는 본 발명의 예시적인 실시형태에 따라 평탄화막이 어레이 기판에 적용된 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 프린지 필드 스위칭 모드인 액정 표시 패널이며, 박막트랜지스터가 디스플레이 쪽에 위치하는 반전(Flip-over) 구조의 표시장치를 도시하고 있다.
도 5는 본 발명의 다른 예시적인 실시형태에 따라 평탄화막이 터치 패널과 표시 패널 사이에 적용된 인-셀 타입의 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 유기발광다이오드 표시 패널인 표시장치를 도시하고 있다.
도 6은 본 발명의 또 다른 예시적인 실시형태에 따라 평탄화막이 어레이 기판에 적용된 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 유기발광다이오드 표시 패널인 표시장치를 도시하고 있다.
도 7은 본 발명의 또 다른 예시적인 실시형태에 따라 평탄화막이 터치 패널과 표시 패널 사이와, 어레이 기판에 적용된 인-셀 타입의 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 유기발광다이오드 표시 패널인 표시장치를 도시하고 있다.
도 8a 내지 도 8c는 각각 본 발명의 예시적인 실시예(도 8a, 8b) 및 비교예(도 8c)에 따라 제조된 평탄화막에 대한 FT-IR 분석 결과를 도시한 그래프이다.
도 9a 내지 도 9c는 각각 본 발명의 예시적인 실시예(도 9a, 9b) 및 비교예(도 9c)에 따라 제조된 평탄화막에 대한 XPS 분석 결과를 도시한 그래프이다.
도 10은 본 발명의 예시적인 실시예 및 비교예에 따라 제조된 평탄화막에 대한 TGA 분석 결과를 도시한 그래프이다.
도 11a 내지 도 11d는 각각 본 발명의 예시적인 실시예 및 비교예에 따라 제조된 평탄화막에 대한 충격 테스트 결과를 도시한 사진이다.
본 발명의 일 측면에 따르면, 본 발명은 폴리실록산계 수지로 이루어지는 바인더, 및 상기 바인더에 분산되며, 서로 인접한 실록산 모이어티를 연결하는 다이설파이드기(disulfide group)를 가지는 실록산계 물질을 포함하는 평탄화막을 제공한다.
예시적으로, 상기 평탄화막은 상기 바인더에 분산되며 티올기(thiol)를 갖는 실록산계 전구체를 더욱 포함할 수 있다.
예를 들어, 상기 실록산 모이어티는 실세스퀴옥산 모이어티이다.
또한, 상기 폴리실록산계 수지는, 중합성 관능기가 도입된 실록산 올리고머 또는 실록산 모노머의 중합물이거나, 중합성 관능기가 도입된 실록산 올리고머 또는 실록산 모노머와 가교제의 반응물일 수 있다.
예를 들어, 상기 폴리실록산계 수지는 중합성 관능기가 도입된 사이클로 실록산 모노머 또는 올리고머, 사면체 구조의 실록산 모노머 또는 올리고머, 또는 실세스퀴옥산 올리고머의 중합물일 수 있다.
본 발명의 다른 측면에 따르면, 본 발명은 기판 상에 위치하는 터치 패널, 상기 터치 패널과 이격하여 위치하는 박막트랜지스터, 상기 터치 패널과 상기 박막트랜지스터 사이에 위치하며, 전술한 평탄화막을 포함하고/포함하거나, 기판 상에 위치하는 박막트랜지스터, 상기 기판과 상기 박막트랜지스터 사이에 위치하는 차광층, 및 상기 차광층과 상기 박막트랜지스터 사이에 위치하며, 전술한 평탄화막을 포함하는 표시장치용 어레이 기판을 제공한다.
예를 들어, 상기 박막트랜지스터는 비정질 실리콘 또는 산화물 반도체로 이루어지는 반도체층을 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 본 발명은 전술한 평탄화막을 포함하는 어레이 기판을 포함하는 표시장치를 제공한다.
이하, 필요한 경우에 첨부하는 도면을 참조하면서 본 발명을 보다 상세하게 설명한다.
[평탄화막]
도 2는 본 발명의 예시적인 실시형태에 따른 평탄화막을 개략적으로 도시한 단면도이다. 도 2에 도시한 바와 같이, 평탄화막(100)은 바인더(110)와, 바인더(110)에 분산되어 있으며 인접한 실록산 모이어티(122)를 다이설파이드 결합(S-S)을 통하여 연결하는 실록산계 물질(120, 도 2 참조)을 포함한다. 평탄화막(100)을 구성하는 바인더(110)는 내열성 및 광 투과성이 우수한 폴리실록산계 수지일 수 있다. 본 발명에 따라 사용될 수 있는 폴리실록산계 수지는 상용화되어 있는 임의의 폴리실록산계 수지를 사용할 수 있다. 예를 들어 폴리실록산계 수지는 하기 화학식 1의 반복단위를 가지는 주쇄를 포함할 수 있다.
[화학식 1]
상기 화학식 1에서 R1과 R2는 각각 독립적으로 수소, 치환되지 않거나 중합성 관능기로 치환된 C1~C10 알킬기, C1~C10 알콕시기, C5~C20 아릴기 또는 C5~C20 아릴알콕시기이다., 상기 중합성 관능기는 R1 및/또는 R2를 구성하는 C1~C10 알킬기, C1~C10 알콕시기, C5~C20 아릴기 또는 C5~C20 아릴알콕시기의 말단에 치환될 수 있으며, 에폭시기, 글리시독시기, 비닐기, 아크릴레이트기, 메트아크릴레이트기, 하이드록시기, 할로겐기, 하이드록시기, 아민기, 아미노기, 니트로기, 아미드기, 머캅토기 또는 시아노기이다.
폴리실록산계 수지는 반복단위인 실록산 모노머의 조성 및 구조에 따라 선형 실록산기, 사이클로 실록산기, 사면체 구조의 실록산기를 가지거나, 실세스퀴옥산계 중에서 선택되는 어느 하나일 수 있다. 예시적인 실시형태에 따르면, 내열성이 특히 우수한 사이클로 실록산기, 사면체 구조의 실록산기를 가지거나 실세스퀴옥산계의 폴리실록산계 수지가 사용될 수 있다. 실세스퀴옥산계 수지를 사용하는 경우, 실세스퀴옥산은 특히 사다리형(ladder type)이거나, 케이지 형(cage type) 폴리헤드랄 올리고머릭 실세스퀴옥산(polyhedral oligomeric silsesquioxane; POSS)일 수 있다.
보다 구체적으로 폴리실록산계 수지는 하기 화학식 2로 표시되는 반복단위를 가지는 주쇄를 포함하는 공중합체일 수 있다.
[화학식 2]
화학식 2에서 R3 내지 R6는 각각 독립적으로 수소, 치환되지 않거나 중합성 관능기로 치환된 C1~C10 알킬기, C1~C10 알콕시기, C5~C20 아릴기 또는 C5~C20 아릴알콕시기이고, m과 n은 각각 1 이상의 정수, 예를 들어 1 내지 1000 사이의 정수이다. 예를 들어, 화학식 2로 표시되는 폴리에스테르 수지의 중량평균분자량(Mw)은 대략 5,000 내지 15,000 범위일 수 있다. 상기 중합성 관능기는 에폭시기, 글리시독시기, 비닐기, 아크릴레이트기, 메트아크릴레이트기, 하이드록시기, 할로겐기, 하이드록시기, 아민기, 아미노기, 니트로기, 아미드기, 머캅토기 또는 시아노기이다. 바람직하게는, 화학식 2에서 R3 및 R4는 각각 독립적으로 C1~C10 알킬기 또는 C5~C20 아릴기이고, R5 및 R6는 각각 독립적으로 C1~C10 알콕시기 또는 C5~C20 아릴알콕시기이며, 더욱 바람직하게는 R5 및 R6는 C1~C10 알콕시기이다. 바람직하게는, 상기 중합성 관능기는 R5 및 R6 중에서 적어도 하나의 작용기의 말단에 치환될 수 있다.
하나의 예시적인 실시형태에서, 폴리실록산계 수지는 중합성 관능기가 도입된 실록산 모노머 및/또는 실록산 올리고머가 일정한 중합 반응, 예를 들어 열 경화에 의한 중합 반응을 통하여 얻어진 중합체 또는 공중합체일 수 있다. 다른 예시적인 실시형태에서, 폴리실록산계 수지는 중합성 관능기가 도입된 실록산 모노머 및/또는 실록산 올리고머를 주재로 하고 이 주재에 가교제가 반응한 중합체 또는 공중합체일 수 있다. 이 경우에, 실록산 모노머 및/또는 실록산 올리고머는 폴리실록산계 수지의 주쇄를 구성할 수 있으며, 가교제는 이 주쇄에 가교된 형태로 연결될 수 있다.
폴리실록산계 수지를 합성하기 위한 출발 물질인 실록산 모노머 및/또는 실록산 올리고머에 형성되는 중합성 관능기는 특별히 제한되지는 않는다. 예를 들어 중합성 관능기는 에틸렌성 이중 결합을 갖는 관능기(예를 들어, 아크릴레이트기, 메트아크릴레이트기, 비닐기), 에폭시 고리를 갖는 관능기(예를 들어, 에폭시기, 글리시독시기), 하이드록시기, 할로겐기, 아민기, 아미노기, 니트로기, 아미드기, 머캅토기 또는 시아노기이다. 실록산 모노머 및/또는 실록산 올리고머에 이러한 중합성 관능기가 1개 이상 치환될 수 있다. 실록산 올리고머를 사용하는 경우에 이러한 중합성 관능기는 실록산 올리고머의 말단에 치환될 수 있다. 중합성 관능기가 도입된 실록산 모노머 및/또는 실록산 올리고머는 하기 화학식 3으로 표시될 수 있다.
[화학식 3]
화학식 3에서 R1과 R2는 각각 독립적으로 수소, 치환되지 않거나 중합성 관능기로 치환된 C1~C10 알킬기, C1~C10 알콕시기, C5~C20 아릴기 또는 C5~C20 아릴알콕시기이고,, m1은 1 내지 10의 정수이다. 상기 중합성 관능기는 R1 및/또는 R2를 구성하는 C1~C10 알킬기, C1~C10 알콕시기, C5~C20 아릴기 또는 C5~C20 아릴알콕시기의 말단에 치환될 수 있으며, 에폭시기, 글리시독시기, 비닐기, 아크릴레이트기, 메트아크릴레이트기, 하이드록시기, 할로겐기, 하이드록시기, 아민기, 아미노기, 니트로기, 아미드기, 머캅토기 또는 시아노기이다.
실록산 모노머 및/또는 실록산 올리고머에 치환된 중합성 관능기는 가교제에 포함된 특정 작용기와 가교 반응을 하여 폴리실록산계 수지를 형성할 수 있다. 예를 들어 실록산 모노머 및/또는 실록산 올리고머에 치환된 비닐계 작용기는 가교제에 포함된 실란기(Si-H) 또는 실란올기(Si-OH)기와 같은 반응성 작용기와 가교 반응할 수 있다.
가교제에 치환될 수 있는 반응성 작용기는 특별히 제한되지는 않지만, 하이드록시기(가교제 중에 실란올기 형성), C2~C10 알케닐기, C1~C10 알콕시기, C1~C20 알킬 아미도기, C6~C20 벤즈 아미도기, C2~C20 알케닐 옥시기, C6~C20 아릴옥시기, 할로겐기 또는 H(가교제 중에 실란기 형성)이다. 이들 반응성 작용기는 가교제를 구성하는 폴리실록산계 화합물 또는 유기 실란 화합물에 1개 이상 치환될 수 있다.
바람직하게는 가교제는 실세스퀴옥산 구조를 가지는 실록산계 중합체일 수 있다. 가교제가 실세스퀴옥산 구조를 갖는 경우에 실세스퀴옥산은 사다리형 또는 케이지형 일 수 있다. 예시적으로 - 반응성 작용기로서 히드록시기를 가지는 폴리실록산계 가교제는 하기 화학식 4로 표시되는 중합체를 들 수 있다.
[화학식 4]
화학식 4에서 R7 및 R8은 각각 독립적으로 C1~C10 알킬기, C1~C10 알콕시기, C5~C20 아릴기 또는 C5~C20 아릴알콕시기이고, m은 1 이상의 정수, 예를 들어 1 내지 1000의 정수이다. 예를 들어, 화학식 4로 표시되는 가교제의 중량평균분자량은 1,000 이하이다.특히, 실록산 모노머 및/또는 실록산 올리고머가 실세스퀴옥산 구조를 갖는 경우, 이들로부터 합성된 폴리실록산계 바인더(110)에 선형 실록산 가교제가 첨가되는 경우에 오히려 내열성이 저하될 수도 있다. 따라서 최종적으로 제조되는 바인더(110)로 구성되는 평탄화막(100)의 내열성에 영향을 주지 않는 가교제를 사용하는 것이 바람직할 수 있다. 이러한 가교제의 예로는 폴리실세스퀴옥산 구조를 갖는 것을 들 수 있으며, 그 중에서도 케이지(cage) 구조를 가지는 실세스퀴옥산인 폴리헤드랄 올리고머릭 실세스퀴옥산(polyhedral oligomeric silsesquioxane, POSS)이다.
중합성 관능기가 도입된 실록산 모노머 및/또는 실록산 올리고머와 가교제가 반응하여 폴리실록산계 수지를 형성하는 경우, 중합성 관능기가 도입된 실록산 모노머 및/또는 실록산 올리고머와 가교제는 2:1 내지 20:1, 바람직하게는 3:1 내지 10:1의 비율로 혼합될 수 있다. 이때, 중합성 관능기가 도입된 실록산 모노머 및/또는 실록산 올리고머와 가교제의 반응을 위하여 소정의 촉매가 사용될 수 있다. 구체적으로 촉매는 백금(Pt), 루테늄(Ru), 이리듐(Ir), 로듐(Rh), 팔라듐(Pd) 주석(Sn) 등의 금속 또는 이들의 유기 화합물을 들 수 있다. 이 촉매는 실록산 모노머 및/또는 실록산 올리고머 100 중량부에 대하여 대략 0.01 내지 10 중량부로 사용할 수 있다.
전술한 바와 같이, 폴리실록산계 수지는 중합성 관능기를 가지는 실록산 모노머 및/또는 실록산 올리고머의 중합 반응에 의하여 합성된다. 중합성 관능기를 가지는 실록산 모노머 및/또는 실록산 올리고머의 일예로서, 중합성 관능기로 치환되어 있으며 실란올기 및/또는 실록산기를 적어도 1개 갖는 실란올일 모노머/올리고머 또는 실록산 모노머/올리고머를 들 수 있다.
중합성 관능기를 가지는 실란올 모노머/올리고머는 에틸렌성 불포화 알콕시 실란이나 에틸렌성 불포화 아실옥시 실란을 들 수 있다. 에틸렌성 불포화 알콕시 실란 화합물은 아크릴레이트계 알콕시 실란(예: γ-아크릴옥시프로필-트리메톡시실란, γ-아크릴옥시프로필-트리에톡시실란), 메타크릴레이트계 알콕시 실란(예: γ-메타크릴옥시프로필-트리메톡시실란, γ-메타크릴옥시프로필-트리에톡시실란)을 포함한다. 에틸렌성 불포화 아릴옥시 실란 화합물의 예는 아크릴레이트계 아세톡시실란, 메타크릴레이트계 아세톡시실란 및 에틸렌계 불포화 아세톡시실란(예를 들면, 아크릴레이토프로필트리아세톡시실란, 메타크릴레이토프로필트리아세톡시실란) 등이 있다.
한편, 폴리실록산계 수지를 얻기 위한 중합성 관능기를 갖는 소재로서 실록산기를 갖는 모노머/올리고머를 또한 사용할 수 있다. 이러한 실록산기를 갖는 모노머/올리고머로는 선형 실록산기를 갖는 실록산 모노머/올리고머, 사이클로 실록산계 모노머/올리고머, 사면체 실록산계 모노머/올리고머 및 실세스퀴옥산 구조의 모노머/올리고머를 들 수 있다.
선형 실록산기를 갖는 모노머/올리고머 화합물로는 C1-C10의 알킬기 및/또는 C1-C10의 알콕시기가 치환되어 있는 알킬실록산, 알콕시실록산, 알콕시알킬실록산, 비닐알콕시실록산, 3-아미노프로필트리에톡시실란, 3-글리시독시프로필트리에톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-클로로프로필 메틸디메톡시실란, 3-클로로프로필 트리메톡시실란, 3-메타아크릴옥시프로필트리메톡시실란, 3-머캅토프로필트리메톡시실란 등을 포함할 수 있으며, 이들 중에서 선택된 1종 또는 2종 이상의 혼합물을 사용할 수 있으나, 본 발명이 이에 한정되지 않는다.
한편, 사이클로 실록산기를 갖는 실록산 모노머/올리고머는 그 반복단위를 구성하는 실록산기가 C1~C20 알킬기, 바람직하게는 메틸기 또는 에틸기와 같은 C1~C10의 알킬기로 치환될 수 있다. 이 경우, 사이클로 실록산기가 반복단위를 구성하는 폴리알킬 사이클로 실록산 수지는 규소 원자 각각에 2개의 알킬기가 치환되어 있는 폴리디알킬실록산, 예를 들어 폴리디메틸실록산(polydimethyl siloxane; PDMS) 계열의 사이클로 실록산 수지를 포함할 수 있다. 비제한적인 실시형태에서, 사이클로 실록산 수지는 메틸하이드로사이클로실록산; 헥사-메틸사이클로트리실록산; 헥사-에틸사이클로트리실록산; 테트라-, 펜타-, 헥사-, 옥타-메틸사이클로테트라실록산; 테트라-에틸사이클로테트라실록산; 테트라-옥틸사이클로테트라실록산; 테트라-, 펜타-, 헥사-, 옥사- 및 데카-메틸사이클로펜타실록산; 테트라-, 펜타-, 헥사-, 옥사- 및 도데카-메틸사이클로헥사실록산; 테트라데카-메틸사이클로헵타실록산; 헥사데카-메틸사이클로옥타실록산; 테트라페닐 사이클로테트라실록산; 및 이들의 조합으로 구성되는 군에서 선택될 수 있다.
또한, 사면체 실록산기를 갖는 모노머의 비제한적인 예로는 테트라키스디메틸실록시실란, 테트라키스디페닐실록시실란 및 테트라키스디에틸실록시실란 및 이들의 혼합물을 들 수 있다.
아울러, 선형, 사이클로 및 사면체 실록산 외에도, 예를 들어 메틸트리클로로실록산과 디메틸클로로실록산의 반응 등에 의하여 합성될 수 있는 실세스퀴옥산(silsesquioxane, SSQ)을 폴리실록산계 수지를 합성하기 위한 반응성 물질로 사용할 수 있다. 실세스퀴옥산은 가교결합에 의하여 사다리(ladder) 구조 또는 케이지 구조를 갖는 폴리실세스퀴옥산으로 합성될 수 있다. 예를 들어, 오르가노 트리클로로실란의 가수분해에 의하여 부분적인 케이지 구조의 헵타머 형태의 실록산과, 케이지 구조의 헵타머 형태 및 옥타머 형태의 실록산 등이 얻어지는데, 용해도 차이를 이용하여 헵타머 형태의 실록산을 분리하고, 이를 오르가노트리알콕시실란 또는 오르가노트리클로로실란의 축합 반응에 의하여 실세스퀴옥산 모노머를 얻을 수 있다. 실세스퀴옥산은 대략 RSiO3 / 2 의 화학 구조(R은 수소, C1~C10 알킬기, C2~C10 알케닐기, 페닐과 같은 C5~C20 아릴기)를 가질 수 있지만, 본 발명에서 사용할 수 있는 실세스퀴옥산이 이에 한정되는 것은 아니다. 실세스퀴옥산 구조의 실록산 모노머/올리고머를 사용하는 경우, 내열성이 우수한 사다리형이나 케이지형 구조의 POSS를 형성할 수 있는 실세스퀴옥산의 단위구조를 갖는 것이 바람직하다.
한편, 평탄화막(100)을 구성하는 실록산계 물질(120)은 인접한 실록산 모이어티(122)와 직접 연결되거나 링커(도 2의 L; 화학식 5에서 정의됨)를 통하여 간접적으로 연결되는 다이설파이드 결합을 갖는다. 다이설파이드 결합을 통하여 실록산계 물질(120)은 인접한 실록산 모이어티(122)와 연결된다. 실록산계 물질(120)은 실록산 모이어티(122)에 직접 또는 간접적으로 연결된 티올기(thiol group)을 갖는 실록산계 전구체가 열 경화됨에 따라, 인접한 실록산 모이어티와 다이설파이드 결합으로 연결되면서 합성될 수 있다.
폴리실록산계 수지를 합성하기 위하여 사용한 실록산 모노머/올리고머와 유사하게, 티올기를 가지는 실록산계 전구체는 실록산 모이어티(122)를 적어도 1개 가질 수 있다. 예를 들어 실록산계 전구체는 선형 실록산 모이어티, 사이클로 실록산 모이어티, 사면체 실록산 모이어티를 가지거나, 또는 실세스퀴옥산 구조의 실록산 모이어티(122)를 가질 수 있다. 하나의 예시적인 실시형태에서, 실록산계 전구체는 내열성이 우수한 사다리형 또는 케이지형의 실세스퀴옥산 모이어티를 가질 수 있다. 예를 들어, 실록산계 전구체는 하기 화학식 5로 표시되는 실록산 모이어티를 가지는 화합물일 수 있다.
[화학식 5]
화학식 5에서 R은 수소, C1~C10 알킬기, C1~C10 알콕시기, C5~C30 아릴기 또는 L-SH이고, L은 직쇄 또는 측쇄의 C1~C10 알킬렌기, C2~C10 알케닐렌기 또는 C5~C30의 아릴렌기이다.
바인더(110) 및 실록산계 물질(120)로 구성되는 평탄화막(100)은 중합성 관능기를 가지는 실록산계 올리고머 및/또는 실록산계 모노머, 티올기를 가지는 실록산계 전구체, 유기용매, 선택적으로 가교제나 기타 첨가제가 배합된 바인더 조성물을 적절한 기재의 상부에 코팅한 뒤, 이를 열 경화시킴으로써 제조될 수 있다.
최종적으로 합성된 평탄화막(100) 중에 바인더(110)는 대략 90 내지 99 중량부, 바람직하게는 95 내지 99 중량부의 비율로 포함될 수 있다. 본 명세서에서 달리 언급하지 않는 한, 중량부는 배합되는 성분 사이의 중량 비율을 의미한다. 열 경화에 의하여 다이설파이드 결합을 형성할 수 있는 실록산계 물질(120)은 평탄화막(100) 중에 1 내지 10 중량부, 바람직하게는 1 내지 5 중량부의 비율이 되도록 바인더 조성물 중에 배합된다. 평탄화막(100) 중에 실록산계 물질(120)의 함량이 1 중량부 미만이면 실록산계 물질(120)의 첨가에 따른 내열성 및 내-충격 특성의 향상을 기대하기 어렵다., 평탄화막(100) 중에 실록산계 물질(120)의 함량이 10 중량부를 초과하면, 실록산계 물질(120)에 함유된 과량의 다이설파이드기가 빛을 흡수하여 평탄화막(100)의 광-투과도가 저하될 수 있으며, 고온의 열 처리에 의하여 실록산계 물질(120)이 열 분해되어 퓸(fume) 가스와 같은 아웃 가스가 발생함으로써 박막트랜지스터 소자에 악영향을 줄 수 있다. 또한 평탄화막(100) 중에 실록산계 물질(120)이 10 중량부를 초과하여 첨가되더라도, 평탄화막(100)의 내열성 및/또는 내-충격 특성은 10 중량부를 초과하여 추가적으로 첨가되는 실록산계 물질(120)의 양에 비례하여 증가하지 않을 수 있다.
바인더 조성물 중에 사용되는 유기용매는 특별히 제한되지 않으며, 메탄올, 에탄올 등의 알코올계 용매; 테트라하이드로퓨란, 에틸렌글리콜 모노메틸에테르, 에틸렌글리콜 모노에틸에테르, 에틸렌글리콜 디메틸에테르, 에틸렌글리콜 디에틸에테르, 에틸렌글리콜 메틸에틸에테르, 프로필렌글리콜 모노메틸에테르, 프로필렌글리콜 모노에틸에테르, 프로필렌글리콜 프로필에테르, 프로필렌글리콜 부틸에테르, 디에틸렌글리콜 모노메틸에테르, 디에틸렌글리콜 모노에틸에테르, 디에틸렌글리콜 디메틸에테르, 디에틸렌글리콜 디에틸에테르, 디에틸렌글리콜 메틸에틸에테르 등에서 1종 이상 선택되는 에테르계 용매; 에틸렌글리콜모노에틸에스테르, 락트산 메틸, 락트산 에틸, 초산메틸, 초산에틸, 초산프로필, 2-히드록시프로피온산에틸, 2-히드록시-2-메틸프로피온산메틸, 2-히드록시-2-메틸프로피온산에틸, 히드록시초산메틸, 히드록시초산에틸, 프로필렌글리콜 메틸에틸프로피오네이트, 프로필렌글리콜 에틸에테르프로피오네이트 등에서 1종 이상 선택되는 에스테르계 용매; 에틸렌글리콜 모노메틸에테르 아세테이트, 에틸렌글리콜 모노에틸에테르 아세테이트, 프로필렌글리콜 모노메틸에테르아세테이트, 프로필렌글리콜 모노에틸에테르아세테이트 중에서 1종 이상 선택되는 아세테이트계 용매; 톨루엔, 자일렌, 크레졸 등에서 1종 이상 선택되는 방향족 탄화수소계 용매; 아세톤, 메틸에틸케톤, 시클로펜탄온, 시클로헥산온, 2-헵탄온, 4-히드록시-4-메틸-2-펜탄온 중에서 1종 이상 선택되는 케톤계 용매; N-메틸피롤리돈(NMP), N-메틸아세트아미드, N,N-디메틸아세트아미드(DMAc), N-메틸포름아미드, N,N-디메틸포름아미드(DMF) 중에서 1종 이상 선택되는 아미드계 용매; γ-부티로락톤일 수 있는 락톤계 용매 및 이들의 조합을 사용할 수 있다. 이들 용매는 바인더 조성물 중에 40 내지 100 중량부, 바람직하게는 50 내지 90 중량부, 더욱 바람직하게는 60 내지 80 중량부의 비율로 배합될 수 있다.
필요한 경우에, 바인더 조성물은 기능성 첨가제를 더욱 포함할 수 있다. 기능성 첨가제는 커플링제, 계면활성제 등을 포함할 수 있다. 이들 기능성 첨가제는 각각 바인더 조성물 중에 1 내지 10 중량부, 바람직하게는 1 내지 5 중량부의 비율로 첨가될 수 있다.
실록산 모노머 및/또는 올리고머, 가교제, 티올기를 갖는 실록산계 전구체, 유기용매 및/또는 기능성 첨가제 등을 함유하는 바인더 조성물을 적절한 기재에 코팅한 뒤, 이를 경화시켜 인접한 실록산 모이어티와 다이설파이드 결합을 가지는 실록산계 물질(120)이 분산된 바인더(110)로 구성되는 평탄화막(100)을 제조할 수 있다. 코팅 방법은 제한되지 않으며, 스핀 코팅, 롤 코팅, 스프레이 코팅, 바 코팅, 토출노즐식 코팅과 같은 슬릿 노즐을 이용한 슬릿 코팅 등의 방법을 이용할 수 있으며, 2가지 이상의 코팅 방법을 조합하여 코팅할 수 있다. 이때, 코팅된 막의 두께는 코팅 방법, 바인더 조성물 중의 고형분의 농도, 점도 등에 따라 달라질 수 있지만, 건조 후에 평탄화막(100)의 두께가 0.01 ~ 10.0 ㎛가 되도록 코팅할 수 있다.
전술한 바인더 조성물에 대한 열 경화 공정을 수행하여 용매를 증발시켜, 최종적으로 기재 상에 인접한 실록산 모이어티(122)가 다이설파이드 결합으로 연결된 실록산계 물질(120)이 내열성 바인더(110)에 분산되어 있는 평탄화막(100)을 형성할 수 있다. 이 과정은 통상적으로 적절한 열을 가하여 유기용매를 휘발시키는 방법으로 이용될 수 있다. 예를 들어, 바인더(110)로서 폴리실록산계 수지를 사용하고자 하는 경우, 200 내지 250℃의 온도에서 5 내지 200분, 바람직하게는 10 내지 100분 동안 열 경화를 수행할 수 있다.
전술한 열 경화 공정에 의하여 폴리실록산계 수지가 합성될 수 있으며, 티올기를 가지는 실록산계 전구체는 인접한 실록산 모이어티(122)와 다이설파이드 결합으로 연결되어 실록산계 물질로 합성될 수 있다. 인접한 실록산 모이어티(122)와 다이설파이드 결합을 통하여 연결된 실록산계 물질(120)의 기능에 대해서 살펴본다.
본 발명에 따른 평탄화막(100)에 열이 가해지는 등의 방법으로 스트레스가 가해지면, 실록산계 물질(120)에서 인접한 실록산 모이어티(122)를 연결하는 다이설파이드 결합이 일시적으로 해리된다. 하지만, 평탄화막(100)에 가해지는 스트레스에 의하여 야기될 수 있는 결함(defect)이 성장하기 전에, 스트레스에 의하여 해리된 부분은 열에 의하여 다이설파이드 결합이 재-생성된다. 이처럼, 스트레스가 가해지더라도 실록산계 물질(120)은 다시 인접한 실록산 모이어티(122)와 다이설파이드 결합으로 연결되어 열 스트레스와 같은 외부 충격으로 인한 결함을 치유할 수 있으므로, 평탄화막(100)의 손상이 방지된다.
본 발명에 따르면, 평탄화막(100)을 제조하기 위하여 상대적으로 저온 조건에서 경화가 수행된다. 대략 350℃ 가량의 고온에서 경화 공정이 수행되는 경우에 바인더(110)의 가교밀도를 향상시킬 수는 있지만, 경화 공정을 위한 급속한 온도 상승 및/또는 경화 공정 후의 급속한 온도 감소에 따른 열 스트레스에 기인하여 평탄화막의 변형 정도가 증가한다. 평탄화막의 열 변형으로 인하여 평탄화막에서 크랙이 발생하거나 평탄화막이 박리(delamination)될 수 있다. 하지만, 본 발명에서는 대략 200 내지 250℃의 저온 조건에서 경화 공정이 수행될 수 있으므로, 경화 공정 전후의 급속한 온도 변화에 따른 열 스트레스에 의하여 평탄화막(100)이 변형되는 것을 방지할 수 있다.
저온 경화를 완료하면, 예를 들어 티올기를 갖는 실록산계 전구체의 대부분(예를 들어 50% 이상, 바람직하게는 60 내지 70% 이상)은 인접한 실록산계 전구체의 실록산 모이어티(122)와 다이설파이드 결합으로 연결되어 실록산계 물질(120)을 형성할 수 있다. 일부 실록산계 전구체는 말단의 티올기가 인접한 실록산계 전구체와 연결되지 않은 상태로 평탄화막(100)에 잔류할 수 있다. 실록산계 전구체의 일부가 인접한 실록산 모이어티(122)와 다이설파이드 결합으로 연결되지 않는 경우에도 다이설파이드 결합을 통하여 인접한 실록산 모이어티(122)와 연결된 실록산계 물질의 자기치유 기능에 의하여, 실록산계 물질이 첨가되지 않은 경우와 비교하여 내열성 및 내-충격 특성은 향상된다.
특히, 전술한 조건에서 경화 공정을 수행한 뒤에, 용액 공정에 의하여 산화물 반도체를 적층할 때 적용되는 대략 300 내지 500℃, 통상적으로 350℃ 이상의 고온에서 평탄화막(100)을 열처리하게 되면, 바인더(110)에 분산되어 있던 잔량의 실록산계 전구체는 인접한 실록산 모이어티(122)와 다이설파이드 결합을 통하여 연결된다. 다시 말하면 300 내지 500℃의 열처리에 의하여 평탄화막(100)은 실질적으로 바인더(110)와, 바인더(110)에 분산되며 인접한 실록산 모이어티(122)와 다이설파이드 결합으로 연결되는 실록산계 물질(120)만으로 구성된다.
실록산계 물질(120)은 다이설파이드 결합에 의하여 외부의 충격이나 열 충격 등에 대한 자기치유 기능을 수행하므로, 실록산 모이어티(122)를 갖는 실록산계 전구체가 모두 인접한 실록산 모이어티(122)와 다이설파이드 결합으로 연결되어 실록산계 물질(120)로 합성되는 경우에 내열성(도 10)이나 내-충격 특성(도 11a 내지 도 11b)은 더욱 향상될 수 있다. 즉, 본 발명에 따른 평탄화막(100)은 저온에서 경화가 수행되더라도 충분히 양호한 물성을 확보할 수 있지만, 산화물 반도체나 비정질 실리콘으로 제조되는 반도체층을 적층할 때 사용되는 고온의 열처리 조건에서 오히려 내열성 및 내-충격 특성이 향상되는 이점을 갖게 된다.
결국, 본 발명에 따라 인접한 실록산 모이어티(122)와 다이설파이드 결합으로 연결되는 실록산계 물질(120)이 바인더(110)에 분산된 절연막으로서의 평탄화막(100)은 우수한 내열성 및 내-충격 특성을 갖는다. 이 평탄화막(100)을 표시 패널(DP, 도 3 내지 도 7 참조)과 터치 패널(TP, 도 3, 도 5 및 도 7 참조) 사이의 평탄화막으로 사용하고/사용하거나, 어레이 패널(AP, 도 4, 도 6, 도 7 참조)을 구성하는 제 1 기판(301, 501, 601, 도 4, 도 6 및 도 7 참조)과 박막트랜지스터(Tr, 도 4, 도 6, 도 7 참조) 사이의 평탄화막으로 사용하면, 어레이 패널을 구성하는 박막트랜지스터를 제조하기 위한 350℃ 이상의 고온 공정에 의해서도 평탄화막(100)의 구조가 파괴되는 등의 열화가 일어나지 않는다.
[어레이 기판 및 표시장치]
<제 1 실시형태>
본 발명에 따라 인접한 실록산 모이어티(122)와 다이설파이드 결합을 통하여 연결된 실록산계 물질(120)이 바인더(110)에 분산된 평탄화막(100)이 적용될 수 있는 표시장치용 어레이 기판 및 표시장치에 대하여 설명한다.
도 3은 본 발명의 예시적인 제 1 실시형태에 따라 인-셀 타입의 터치 패널이 적용된 표시장치로서 표시 패널이 액정표시 패널인 표시장치를 개략적으로 도시한 단면도이다. 도 3에 도시한 바와 같이, 본 발명의 제 1 실시형태에 따른 표시장치(200)는 제 1 기판(201) 상에 위치하는 터치 패널(TP)과, 터치 패널(TP) 상에 위치하는 어레이 패널(AP)을 포함하는 표시 패널(DP)과, 터치 패널(TP)과 어레이 패널(AP) 사이에 위치하는 평탄화막(100)을 포함한다.
도 3에서 백라이트 유닛(back light unit)은 생략하였으나, 백라이트 유닛은 터치 패널(TP) 하부에 위치하여 표시 패널(DP)로 빛을 방출한다. 표시 패널(DP)의 상단에 제 1 기판(201)과 마주하는 제 2 기판(202)이 위치하고 있으며, 제 1 기판(201)과 제 2 기판(202) 사이에 액정층(270)이 개재되어 있다. 제 1 기판(201) 상에 위치하는 터치 패널(TP)과 터치 패널(TP) 상에 위치하는 어레이 패널(AP)이 전체적으로 표시장치(100)의 어레이 기판을 구성한다. 한편, 어레이 패널(AP)의 상부에는 제 1 기판(201)과 마주하여 컬러필터층(284)을 구비한 제 2 기판(202)으로 구성되는 컬러필터 기판이 액정층(270)을 사이에 두고 합착되어 표시 패널(DP)을 형성한다.
제 1 기판(201)과 제 2 기판(202)은 유리 기판, 얇은 플렉서블(flexible) 기판 또는 고분자 플라스틱 기판일 수 있다. 예를 들어, 플렉서블 기판은 폴리에테르술폰(Polyethersulfone; PES), 폴리에틸렌나프탈레이트(polyethylenenaphthalate; PEN), 폴리이미드(polyimide; PI), 폴리에틸렌테레프탈레이트(polyethylene Terephthalate; PET) 및 폴리카보네이트(polycarbonate, PC) 중 어느 하나로 형성될 수 있다.
터치 패널(TP)은 예를 들어 정전용량 방식, 저항막 방식, 초음파 방식 또는 적외선 방식일 수 있다. 터치 패널(TP)은 사용자에 의한 터치를 감지하며, 이를 위하여 터치 패널(TP)은 제 1 방향을 따라 배열되는 다수의 제 1 터치 전극(152)과, 상기 제 1 방향과 다른 제 2 방향을 따라 배열되는 다수의 제 2 터치 전극(154)을 포함한다. 예를 들어, 상기 제 1 방향은 게이트 배선(미도시)의 연장 방향과 평행하고, 상기 제 2 방향은 데이터 배선(미도시)의 연장 방향과 평행할 수 있으나, 본 발명이 이에 한정되지 않는다.
제 1 터치 전극(152)과 제 2 터치 전극(154)은 서로 이격되어 위치한다. 예를 들어, 제 1 기판(201) 상에 제 1 방향을 따라 상기 다수의 제 1 터치 전극(152)이 서로 연결되어 일체로 형성될 수 있으며, 제 2 방향을 따라 서로 이격된 섬(island) 형상의 다수의 제 2 터치 전극(154)이 형성될 수 있다. 하나의 예시적인 실시형태에서, 제 1 터치 전극(152)은 송신(Tx) 전극이고, 제 2 터치 전극(154)은 수신(Rx) 전극일 수 있다.
도면으로 표시하지는 않았으나, 터치 패널(TP)에는 제 1 및 제 2 터치 전극(152, 154) 이외에도, 제 1 터치 전극(152)에 연결되는 송신 배선(driving line), 제 2 터치 전극(154)에 연결되는 수신 배선(sensing line) 및 터치 패드(미도시)가 형성된다. 터치 패드(미도시)는 다수의 송신 배선(미도시) 또는 수신 배선(미도시)와 전기적으로 연결되며, 예를 들어 이방성 도전 필름(anisotropic conductive film)인 접속 수단(미도시)를 통해 표시 패드(미도시)와 전기적으로 연결될 수 있다.
선택적인 실시형태에서, 터치 패널(TP)의 상부와 평탄화막(100) 사이에 제 1 및 제 2 터치 전극(152, 154)을 덮는 버퍼층(130)이 형성될 수 있다. 버퍼층(130)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 구성될 수 있으며, 대략 500 내지 2000 Å의 두께로 적층될 수 있지만, 본 발명이 이에 한정되지 않는다.
터치 패널(TP)의 상부와, 어레이 기판 영역인 어레이 패널(AP)을 구성하는 박막트랜지스터(Tr) 사이에 평탄화막(100)이 위치한다. 전술한 바와 같이, 평탄화막(100)은 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합을 통하여 연결되어 있는 실록산계 물질이 내열성 폴리실록산계 수지로 이루어지는 바인더(110, 도 2 참조)에 분산되어 있으며, 선택적으로 실록산 모이어티에 직접 또는 간접적으로 연결되어 있는 티올기를 갖는 실록산계 전구체를 포함한다.
평탄화막(100)의 상부에 표시 패널(DP)을 구성하는 어레이 패널(AP)이 위치한다. 어레이 패널(AP)은 도시하지 않은 백라이트 유닛의 동작을 조절할 수 있도록 다수의 전극, 배선, 유기막 및/또는 무기막으로 구성되는데, 어레이 패널(AP)을 구성하는 전극, 배선, 유기막 및/또는 무기막에 대해서 구체적으로 살펴본다.
평탄화막(100)의 상부에 위치하는 어레이 패널(AP)에 서로 교차하여 다수의 화소영역(P)을 정의하는 다수의 게이트 배선(미도시)과 다수의 데이터 배선(214)이 형성된다. 게이트 배선(미도시)은 제 1 방향으로 연장되고, 데이터 배선(214)은 게이트 배선(미도시)과 교차하여 제 2 방향으로 연장된다. 예를 들어, 데이터 배선(214)은 게이트 배선(미도시)과 수직하게 교차할 수 있으며, 또는 일정 각도를 가지고 비스듬하게 교차할 수도 있다.
각각의 화소영역(P)에는 백플레인을 구성하는 박막트랜지스터(Tr)와, 박막트랜지스터(Tr)에 연결되는 제 1 전극인 화소전극(250)과, 화소전극(250)에 대응하여 일정 간격 이격하는 바(bar) 형태를 갖는 제 2 전극인 공통전극(260)을 갖는다. 박막트랜지스터(Tr)는 화소영역(P) 중에서 비-발광 영역인 트랜지스터 영역(TrA)에 위치한다.
게이트 배선(미도시)과 데이터 배선(214)이 교차하는 부근에는 게이트 배선(미도시)과 연결되는 게이트 전극(212)이 위치한다. 게이트 배선(미도시), 게이트 전극(212) 및 데이터 배선(214)은 저-저항 금속 물질, 예를 들어 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi) 및 구리/몰리티타늄(Cu/MoTi)으로 구성되는 군에서 선택될 수 있는 도전성 금속으로 이루어진다. 게이트 배선(미도시)과 게이트 전극(212) 상부에 게이트 절연막(220)이 형성된다. 게이트 절연막(220)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 이루어질 수 있다.
게이트 절연막(220) 위에는 비정질 실리콘(amorphous silicon; a-Si), 저온폴리실리콘(low temperature poly silicon; LTPS) 또는 산화물 반도체로 이루어지는 반도체층(230)이 위치한다. 본 발명에 따른 평탄화막(100)이 경화 후에, 300℃ 이상의 열 처리에 의하여 물성이 오히려 향상된다는 점을 고려해 볼 때, 반도체층(230)은 고온의 증착 공정을 통하여 적층되는 비정질 실리콘이나 용액 공정을 통하여 적층되는 산화물 반도체일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
예를 들어, 반도체층(230)은 순수 비정질 실리콘(intrinsic a-Si)이나 산화물 반도체로 이루어지는 액티브층(232a)과, 액티브층(232a) 상에 형성되며 액티브층(232a)의 중앙을 노출시키고 불순물이 도핑된 비정질 실리콘이나 산화물 반도체로 이루어지는 오믹콘택층(232b)으로 구성된다. 반도체층(230)을 구성할 수 있는 산화물 반도체는 게르마늄 (Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 예를 들어 반도체층(230)은 인듐 아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO; SIZO)이나, 인듐-갈륨-징크-옥사이드(indium gallium zinc oxide; IGZO) 계열의 물질로 이루어질 수 있다.
반도체층(230) 상부에는 소스 및 드레인 전극(242, 244)이 형성되는데, 소스 및 드레인 전극(242, 244)은 반도체층(230) 상부에서 이격되어 위치하며, 오믹콘택층(232a)은 소스 및 드레인 전극(242, 244)과 동일한 모양을 가진다. 소스 및 드레인 전극(242, 244) 사이에 액티브층(232a)이 노출되며, 액티브층(232a)은 소스 및 드레인 전극(242, 244) 사이를 제외하고 소스 및 드레인 전극(242, 244)과 동일한 모양을 가질 수 있다. 이와 달리, 소스 및 드레인 전극(242, 244)은 액티브층(232a) 및 오믹콘택층(232b)의 측면을 부분적으로 덮을 수도 있다.
예를 들어 소스 및 드레인 전극(242, 244)은 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 중 어느 하나로 이루어진다.
게이트 전극(212), 반도체층(230), 소스 전극(242), 및 드레인 전극(244)은 박막트랜지스터(Tr)를 이루며, 소스 및 드레인 전극(242, 244) 사이에 노출된 액티브층(232a)은 박막트랜지스터(Tr)의 채널이 된다. 도 3에서 박막트랜지스터(Tr)는 반도체층(230)의 하부에 게이트 전극(212)이 위치하고 반도체층(230)의 상부에 소스 및 드레인 전극(244, 244)이 위치하는 역 스태거드(inverted staggered) 구조를 가진다. 이와 달리, 박막트랜지스터는 반도체층의 상부에 게이트 전극과 소스 및 드레인 전극이 위치하는 코플라나(coplanar) 구조를 가질 수 있다. 이 경우, 반도체층은 다결정 실리콘이나 산화물 반도체로 이루어질 수 있으며, 반도체층의 양측에는 불순물이 도핑될 수 있다.
또한, 게이트 절연막(220) 상에는 제 2 방향을 따라 연장되는 데이터 배선(214)이 게이트 배선(미도시)과 교차하여 형성되고 있다. 데이터 배선(214)은 화소영역(P) 중 트랜지스터 영역(TrA)에 위치하는 박막트랜지스터(Tr)의 소스 전극(242)으로부터 연장된다.
도면에 나타나지 않았지만, 표시장치(200)의 모드에 따라 평탄화막(100) 상에는 게이트 배선(미도시)과 동일한 물질로 이루어지며 게이트 배선(미도시)과 이격하며 각각의 화소영역(P)을 관통하는 공통배선(미도시)이 더욱 형성될 수 있다. 예를 들어, 공통배선(미도시)은 게이트 절연막(220) 상에서 데이터 배선(214)에 평행한 제 2 방향을 따라 형성되어 게이트 배선(미도시)과 교차할 수 있다. 대안적인 실시형태에서, 공통배선(미도시)은 게이트 배선(미도시)과 평행하게 게이트 배선(미도시)과 동일층에 형성될 수도 있다. 그리고, 표시영역 외측의 비표시 영역에는 각각의 게이트 배선(미도시)의 일단과 연결되는 게이트 패드전극(미도시)이 형성되고, 각각의 데이터 배선(214)의 일단과 연결되며 데이터 패드전극(미도시)이 형성된다. 또한, 공통배선(미도시)이 형성되는 경우에는 공통배선(미도시)의 일단을 모두 연결시키는 보조공통배선(미도시)과 보조공통배선(미도시)의 일단과 연결되는 공통 패드전극(미도시)이 형성된다.
데이터 배선(214), 소스 전극(242), 드레인 전극(244) 및 공통배선(미도시)을 덮는 제 1 보호층(246)이 형성된다. 제 1 보호층(246)은 제 1 전극인 화소전극(250)을 형성할 때, 오믹콘택층(232b)이 손상되는 것을 방지한다. 제 1 보호층(246)은 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질 또는 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo acryl)과 같은 유기 절연물질로 형성될 수 있다. 선택적으로 무기 절연물질로 이루어진 하부 제 1 보호층을 형성하고, 하부 제 1 보호층 상에 평탄화를 위하여 유기 절연물질로 이루어지는 상부 제 1 보호층을 형성할 수도 있다.
제 1 보호층(246)에는 각각의 박막트랜지스터(Tr)의 드레인 전극(244)을 노출시키는 드레인 콘택홀(247), 게이트 패드 전극(미도시)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 패드 콘택홀(미도시) 및 데이터 패드 콘택홀(미도시)이 각각 형성될 수 있다.
또한, 각각의 화소영역(P)에는 박막트랜지스터(Tr)의 드레인 전극(244)과 드레인 콘택홀(247)을 통해 접촉하여 전기적으로 연결되는 화소전극(250)이 제 1 보호층(246) 상에 형성된다. 화소전극(250)은 각각의 화소영역(P) 내에서 판 형상을 가질 수 있으며, 투명 도전성 물질이나 반사율이 높은 금속 물질로 이루어질 수 있다. 투명 도전성 물질은 인듐-틴-옥사이드(indium-tin-oxide; ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide; IZO)일 수 있으며, 반사율이 높은 금속 물질은 알루미늄, 은, 팔라듐, 구리 및 이들의 합금(예를 들어 은-팔라듐-구리 합금)일 수 있다.
도면으로 도시하지는 않았으나, 제 1 보호층(246) 상부의 비-표시영역에는 게이트 패드 콘택홀(미도시)을 통해 게이트 패드전극(미도시)과 접촉하는 보조 게이트 패드전극(미도시)과, 상기 데이터 패드 콘택홀(미도시)을 통해 상기 데이터 패드전극(미도시)과 접촉하는 보조 데이터 패드전극(미도시)이 형성된다. 또한, 보조공통배선(미도시)이 형성되는 경우, 제 1 보호층(246) 상부에는 공통 패드 콘택홀(미도시)을 통해 공통 패드전극(미도시)과 접촉하는 보조 공통 패드전극(미도시)이 형성된다.
화소전극(250) 상부에 제 2 보호층(248)이 위치한다. 제 2 보호층(248)은 제 1 보호층(246)과 마찬가지로 실리콘 옥사이드(SiO2)이나 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질 또는 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo acryl)과 같은 유기 절연물질로 형성될 수 있다. 필요한 경우, 제 1 보호층(246)과 제 2 보호층(248) 중 어느 하나를 생략할 수 있다.
제 2 보호층(248) 상부에 화소전극(250)과 동일한 소재로 이루어질 수 있는 공통전극(260)이 위치한다. 공통전극(260)은 판 형태의 화소전극(250)에 대응하여 일정 간격 이격하는 바(bar) 형태를 갖는 다수의 제 1 개구(OP1)를 갖는다. 공통전극(260)은 표시영역 전면에 형성될 수 있으며, 이 경우 상기 박막트랜지스터(Tr)에 대응하여 제 2 개구(OP2)를 더욱 구비할 수 있다. 이때, 바(bar) 형태를 갖는 공통전극(260)의 제 1 개구(OP1)가 각각의 화소영역(P)의 중앙부를 기준으로 대칭적으로 꺾인 구성을 갖도록 하여 각 화소영역(P)이 이중 도메인을 갖도록 형성될 수도 있다. 이렇게 화소영역(P)이 이중 도메인 영역을 이루도록 하는 것은 사용자가 표시영역을 바라보는 시야각에 변화에 따른 색차를 억제하여 표시품질을 향상시키기 위함이다.
한편, 이러한 구성을 갖는 프린지 필드 스위칭 모드의 표시장치(200)를 구성하는 어레이 패널(AP)에서 화소전극(250)과 공통전극(260)은 그 위치를 바뀌어 형성되어, 화소전극(250)이 공통전극(260) 상부에 위치할 수도 있으며, 이 경우 상기 다수의 제 1 개구(OP1)는 화소전극(250)에 구비될 수 있다.
어레이 패널(AP)과 마주하여 제 2 기판(202)을 포함하는 컬러필터 기판이 위치한다. 제 2 기판(202)의 내측으로 각각의 화소영역(P)의 경계와 박막트랜지스터(Tr)에 대응하여 블랙 매트릭스(282)가 위치한다. 또한 블랙 매트릭스(282)로 둘러싸인 각각의 화소영역(P)에 대응하여 적색(R), 녹색(G), 청색(B) 컬러필터 패턴이 순차 반복되는 형태의 컬러필터층(284)이 형성되며, 컬러필터층(284)을 덮으며 평탄한 표면을 갖는 오버코트층(286)이 형성된다. 오버코트층(286)은 컬러필터층(284)을 보호하고, 폴리이미드, 폴리아크릴레이트, 폴리우레탄 등으로 이루어질 수 있다. 도시하지는 않았으나 제 2 기판(202)의 상부에 편광판이 위치할 수 있으며, 편광판(미도시) 상부에는 광학 투명 접착제(Optically Clear Adhesive, OCA)를 통하여 커버 윈도우가 배치될 수 있다.
도 3에서는 프린지 필드 스위칭 모드의 액정 표시 패널의 표시 패널(DP)을 도시하였으나, 다른 모드, 예를 들어 트위스트 네마틱 모드 또는 횡전계형 모드의 액정 표시 패널이 표시 패널(DP)을 형성할 수 있다. 트위스트 네마틱 모드의 표시 패널에서 공통전극(270)은 어레이 패널(AP)에 형성되지 않으며, 컬러필터 기판은 오버코트층(286)을 대신하여 컬러필터층(284)의 내측으로 표시영역 전면에 투명 도전성 물질로 이루어지는 공통전극이 위치할 수 있다.
한편, 횡전계형 모드의 표시 패널인 경우, 화소전극은 판 형태가 아닌 바(bar) 형태로서 일정 간격 이격하며 다수 형성되며, 다수의 바(bar) 형태의 화소전극과 나란하게 일정 간격 이격하여 교대하며 바(bar) 형태를 갖는 다수의 공통전극이 제 2 전극으로서 위치한다. 이때, 다수의 바(bar) 형태의 공통전극은 공통 콘택홀(미도시)을 통하여 공통배선(미도시)와 접촉한다.
본 발명의 제 1 실시형태에 따른 표시장치(200)는 표시 패널(DP)을 구성하는 어레이 패널(AP)과 터치 패널(TP) 사이에, 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합으로 연결된 실록산계 물질(120, 도 2 참조)이 내열성 바인더(110, 도 2 참조)에 분산되어 있으며, 선택적으로 티올기를 갖는 실록산계 전구체 물질을 포함하는 평탄화막(100)을 갖는다. 어레이 패널(AP) 중에서 산화물 반도체 또는 비정질 실리콘으로 이루어지는 반도체층(230)을 포함하는 박막트랜지스터(Tr)를 형성하기 위한 약 350℃ 이상의 고온 공정에 의해서도 평탄화막(100)은 열화되지 않으며, 오히려 고온의 열 처리에 의하여 내-충격 특성이나 내열성이 향상된다.
약 350℃ 이상의 고온 처리 공정에 의하여 형성된 박막트랜지스터(Tr)를 포함한 어레이 패널(AP)이 최종적으로 제조된 이후에도, 평탄화막(100)은 터치 패널(TP)과 어레이 패널(AP) 사이에 견고한 합착을 유지할 수 있다. 특히, 본 발명에 따른 평탄화막(100)은 고온 공정에 의하여 열 스트레스나 외부 충격 등에 의한 내열성 및 내-충격 특성이 오히려 향상된다. 고온의 박막트랜지스터 제조 공정 이후에도 평탄화막(100)에서의 크랙 발생을 방지할 수 있으며, 평탄화막(100)이 터치 패널(TP) 및/또는 어레이 패널(AP)에서 박리(peeling)되지 않으므로, 황변(yellow mura)을 억제하여 우수한 화질을 구현할 수 있다.
<제 2 실시형태>
도 4는 본 발명의 예시적인 제 2 실시형태에 따라 평탄화막이 적용된 액정 표시장치로서의 표시장치에 대한 개략적인 단면도를 도시하고 있다. 도 4에 도시한 바와 같이, 본 발명의 제 2 실시형태에 따른 표시장치(300)는 어레이 기판을 구성하는 제 1 기판(301)이 컬러필터 기판을 구성하는 제 2 기판(302)에 비하여 외광이 입사되는 영역 쪽에 위치하는 반전(Flip-over) 구조의 액정표시장치이다.
제 2 실시형태에 따른 표시장치(300)에서, 어레이 패널(AP)에 위치하는 제 1 기판(301)과, 제 1 기판(301)과 마주하며 컬러필터층(384)을 구비되어 컬러필터 기판을 구성하는 제 2 기판(302)은 그 사이의 액정층(370)을 사이에 두고 합착되어 표시 패널(DP)을 형성한다. 도 4에서 도시하지 않은 백라이트 유닛은 제 2 기판(302) 하부에 위치하여 표시 패널(DP)로 빛을 방출한다. 제 1 기판(301)과 제 2 기판(302)은 유리 기판, 얇은 플렉서블(flexible) 기판 또는 고분자 플라스틱 기판일 수 있다.
본 발명의 제 2 실시형태에 따른 표시장치(300)에서, 어레이 패널(AP)을 구성하는 제 1 기판(301)과 그 상부에 위치하는 도전성 배선 및/또는 도전성 전극 사이에 차광층(310)이 위치한다. 어레이 패널이 백라이트 유닛(미도시) 쪽에 위치하는 일반적인 구조의 표시장치에 비하여, 도 4에 도시한 것과 같은 반전 구조의 표시장치(300)에서는 비-표시영역의 폭을 감소시킬 수 있으며, 이에 따라 이른바 보더리스(border-less) 타입의 내로우 베젤(narrow bezel)을 구현할 수 있는 이점이 있다. 하지만, 어레이 패널(AP)을 구성하는 다수의 배선 및 전극은 반사율이 높은 도전성 소재로 제조된다. 외부 광원(외광)이 이들 도전성 소재에서 반사되어 시인성이 저하되는 것을 방지하기 위하여, 어레이 패널(AP)에 차광층(310)이 형성된다. 본 발명의 제 2 실시형태에서는 차광층(310)과 박막트랜지스터(Tr) 사이에 평탄화막(100)이 개재되어 고온의 박막트랜지스터(Tr) 제조 공정에도 불구하고 양호한 물성을 유지할 수 있는데, 이에 대해서 설명한다.
차광층(310)은 흑색 안료 입자가 바인더에 분산된 형태로서 외광이 표시장치(300)의 어레이 패널(AP)에 형성하는 도전성 전극 및/또는 도전성 배선으로 입사되는 것을 방지한다. 아울러, 외광에 의하여 박막트랜지스터(Tr)를 구성하는 반도체층(330)이 열화되는 것을 방지할 수 있다. 차광층(310)은 예를 들어 40 내지 2000 nm의 두께로 제 1 기판(301) 상에 코팅, 형성될 수 있다.
도면에서 차광층(310)은 제 1 기판(301)과, 박막트랜지스터(Tr)를 구성하는 게이트 전극(312) 사이에만 위치하고 있는 것으로 도시하고 있으나, 차광층(310)의 위치가 이에 한정되는 것은 아니다. 예를 들어, 차광층(310)은 제 1 기판(301)과 도시하지 않은 게이트 배선 사이에 위치할 수도 있고, 게이트 절연막(320)과 그 위에 형성되는 데이터 배선(314) 사이에 위치할 수도 있다. 또한, 차광층(310)은 제 1 기판(301)과 도시하지 않은 공통전극, 공통배선 등의 도전성 전극이나 도전성 배선 사이에 위치할 수도 있다.
차광층(310)을 구성하는 흑색 입자는 카본 블랙과 같은 카본 계열, 티타늄 블랙 및/또는 블랙 옥사이드(CuMnFeOx)과 같은 금속산화물 계열, 락탐(Lactam) 블랙, 아닐린 블랙 및/또는 페릴렌 블랙과 같은 유기 계열의 흑색 입자를 사용할 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
차광층(310)은 예를 들어 포토리쏘그라피(photo-lithography) 공정을 통하여 제 1 기판(301) 상에 형성될 수 있다. 즉, 흑색 입자, 바인더(예를 들어 아크릴계 바인더, 환형 에폭시기를 갖는 바인더, 카도계 바인더, 실록산계 바인더 등), 중합성 모노머/올리고머(아크릴계 모노머, 아크릴계 모노머와 공중합이 가능한 에틸렌성 불포화 이중결합을 갖는 중합성 모노머, 환형 에폭시기를 갖는 에틸렌성 불포화 모노머 등), 용매(예를 들어, 평탄화막(100)을 형성하기 위하여 사용된 것과 동일한 종류의 유기용매), 감광제(광중합 개시제 및/또는 광산 발생제)와, 필요한 경우에 분산제가 함유된 차광층 형성용 조성물을 제 1 기판(301) 상에 코팅하고, 예비 경화(pre-baking, 소프트-베이킹), 노광 후 현상 및 본 경화(post-baking, 하드-베이킹) 공정을 진행하여 적절한 패턴 형태의 차광층(310)을 형성할 수 있다.
예비 경화는 제 1 기판(301) 상에 코팅된 차광층 형성용 조성물에 대하여 대략 80 내지 130℃, 바람직하게는 90 내지 110℃의 온도에서 80 내지 120초, 바람직하게는 90 내지 110초 동안 수행될 수 있다. 노광 공정에 사용되는 광원의 비제한적 예로는 수은 증기 아크, 탄소 아크 미 크세논(Xe) 아크를 들 수 있으며, 노광 단계에서 광원은 대략 200 내지 400 nm, 바람직하게는 300 내지 400 nm 파장 대역의 자외선(UV)를 조사할 수 있다.
현상 공정에 사용되는 알칼리 현상액으로는 수산화칼륨(KOH)을 주로 사용하지만, 그 외에도 수산화나트륨(NaOH), 규산나트륨, 메트규산나트륨, 암모니아 등의 무기 알칼리류; 에틸아민, N-프로필아민 등의 1급 아민류; 디에틸아민, 디-n-프로필아민 등의 2급 아민류; 트리메틸아민, 메틸디에틸아민, 디메틸에틸아민 등의 3급 아민류; 피롤, 피페리딘, n-메틸피페리딘, n-메틸피롤리딘, 1,8-디아자비시클로[5,4,0]-7-운데센 등의 환상 3급 아민류; 피리딘, 코리진, 쿠놀린 등의 방향족 3급 아민류; 테트라메틸암모늄히드록시드, 테트라에틸암모늄히드록시드 등의 4급 암모늄염의 수용액을 또한 사용할 수 있다.
현상 공정이 완료되면 소정의 패턴이 형성된 포토레지스트를 갖는 기재를 핫-플레이트 또는 오븐 등의 가열장치를 사용하여 소정의 온도에서 경화시키는 본 경화(post-baking, 하드 베이킹) 공정을 진행하여, 가교 반응을 완료한다. 본 경화 공정은 예를 들어 200 내지 250℃의 온도에서 10 내지 30분 정도 진행될 수 있다.
차광층(310)이 형성된 제 1 기판(301) 상에 평탄화막(100)이 위치한다. 필요한 경우에, 평탄화막(100)을 형성하기 전에, 차광층(310)이 형성된 제 1 기판(301) 상에 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 구성될 수 있으며, 대략 500 내지 2000 Å의 두께로 적층될 수 있지만, 본 발명이 이에 한정되지 않는다.
평탄화막(100)은 내열성 고분자 수지로 구성되는 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합을 통하여 연결되어 있는 실록산계 물질(120, 도 2 참조)을 포함하며, 선택적으로 실록산 모이어티에 직접 또는 간접적으로 연결되어 있는 티올기를 갖는 실록산계 전구체를 포함한다.
평탄화막(100)의 상부에 어레이 패널(AP)을 구성하는 전극, 배선, 유기막 및/또는 무기막이 배치된다. 먼저, 어레이 패널(AP)을 구성하는 평탄화막(100)의 상부에 서로 교차하여 다수의 화소영역(P)을 정의하는 다수의 게이트 배선(미도시)과 다수의 데이터 배선(314)이 형성된다. 게이트 배선(미도시)은 제 1 방향으로 연장되고, 데이터 배선(314)은 게이트 배선(미도시)과 교차하여 제 2 방향으로 연장된다.
각각의 화소영역(P)에는 백플레인을 구성하는 박막트랜지스터(Tr)와, 박막트랜지스터(Tr)에 연결되는 제 1 전극인 화소전극(350)과, 화소전극(350)에 대응하여 일정 간격 이격하는 바(bar) 형태를 갖는 제 2 전극인 공통전극(360)을 갖는다. 박막트랜지스터(Tr)는 화소영역(P) 중에서 비-발광 영역인 트랜지스터 영역(TrA)에 위치한다.
게이트 배선(미도시)과 데이터 배선(314)이 교차하는 부근에는 게이트 배선(미도시)과 연결되는 게이트 전극(312)이 위치한다. 게이트 배선(미도시), 게이트 전극(312) 및 데이터 배선(314)은 저-저항 금속 물질로 이루어진다. 게이트 배선(미도시)과 게이트 전극(314) 상부에 게이트 절연막(320)이 형성된다. 게이트 절연막(320)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 이루어질 수 있다.
게이트 절연막(320) 위에는 비정질 실리콘(amorphous silicon; a-Si), 저온폴리실리콘(low temperature poly silicon; LTPS) 또는 산화물 반도체로 이루어지는 반도체층(330)이 위치한다. 본 발명에 따른 평탄화막(100)이 경화 후에, 300℃ 이상의 열 처리에 의하여 물성이 오히려 향상된다는 점을 고려해 볼 때, 반도체층(330)은 고온의 증착 공정을 통하여 적층되는 비정질 실리콘이나 용액 공정을 통하여 적층되는 산화물 반도체일 수 있지만, 본 발명이 이에 한정되는 것은 아니다.
예시적으로, 반도체층(330)은 순수 비정질 실리콘(intrinsic a-Si)이나 산화물 반도체로 이루어지는 액티브층(332a)과, 액티브층(332a) 상에 형성되며 액티브층(332a)의 중앙을 노출시키고 불순물이 도핑된 비정질 실리콘이나 산화물 반도체로 이루어지는 오믹콘택층(332b)으로 구성된다. 예를 들어 반도체층(230)은 인듐 아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO, SIZO)이나, 인듐-갈륨-징크-옥사이드(indium gallium zinc oxide; IGZO) 계열의 물질로 이루어질 수 있다.
반도체층(330) 상부에는 소스 및 드레인 전극(342, 344)이 형성되는데, 소스 및 드레인 전극(342, 344)은 반도체층(330) 상부에서 이격되어 위치하며, 오믹콘택층(232a)은 소스 및 드레인 전극(242, 244)과 동일한 모양을 가진다. 소스 및 드레인 전극(342, 344) 사이에 액티브층(332a)이 노출되며, 액티브층(332a)은 소스 및 드레인 전극(342, 344) 사이를 제외하고 소스 및 드레인 전극(342, 344)과 동일한 모양을 가질 수 있다. 이와 달리, 소스 및 드레인 전극(342, 344)은 액티브층(332a) 및 오믹콘택층(332b)의 측면을 부분적으로 덮을 수도 있다.
게이트 전극(312), 반도체층(330), 소스 전극(342), 및 드레인 전극(344)은 박막트랜지스터(Tr)를 이루며, 소스 및 드레인 전극(342, 344) 사이에 노출된 액티브층(332a)은 박막트랜지스터(Tr)의 채널이 된다. 도 4에서 박막트랜지스터(Tr)는 역 스태거드(inverted staggered) 구조를 갖는 것으로 도시하였으나, 박막트랜지스터는 반도체층의 상부에 게이트 전극과 소스 및 드레인 전극이 위치하는 코플라나(coplanar) 구조를 가질 수 있다.
또한, 게이트 절연막(320) 상에는 제 2 방향을 따라 연장되는 데이터 배선(314)이 게이트 배선(미도시)과 교차하여 형성되고 있다. 데이터 배선(314)은 화소영역(P) 중 트랜지스터 영역(TrA)에 위치하는 박막트랜지스터(Tr)의 소스 전극(342)으로부터 연장된다. 도면에 나타나지 않았지만, 표시장치(300)의 모드에 따라 평탄화막(100) 상에는 공통배선(미도시), 게이트 패드전극, 데이터 패드전극, 보조공통배선, 공통 패드 전극이 형성될 수 있다.
데이터 배선(314), 소스 전극(342), 드레인 전극(444) 및 공통배선(미도시)을 덮는 제 1 보호층(346)이 형성된다. 제 1 보호층(346)은 제 1 전극인 화소전극(350)을 형성할 때, 오믹콘택층(332b)이 손상되는 것을 방지한다. 제 1 보호층(346)은 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질 또는 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo acryl)과 같은 유기 절연물질로 형성될 수 있다.
제 1 보호층(346)에는 각각의 박막트랜지스터(Tr)의 드레인 전극(344)을 노출시키는 드레인 콘택홀(347), 게이트 패드 전극(미도시)과 데이터 패드 전극(미도시)을 각각 노출시키는 게이트 패드 콘택홀(미도시) 및 데이터 패드 콘택홀(미도시)이 각각 형성될 수 있다.
또한, 각각의 화소영역(P)에는 박막트랜지스터(Tr)의 드레인 전극(344)과 드레인 콘택홀(347)을 통해 접촉하여 전기적으로 연결되는 화소전극(350)이 제 1 보호층(346) 상에 형성된다. 화소전극(350)은 각각의 화소영역(P) 내에서 판 형상을 가질 수 있으며, 투명 도전성 물질이나 반사율이 높은 금속 물질로 이루어질 수 있다. 투명 도전성 물질은 인듐-틴-옥사이드(indium-tin-oxide; ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide; IZO)일 수 있으며, 반사율이 높은 금속 물질은 알루미늄, 은, 팔라듐, 구리 및 이들의 합금(예를 들어 은-팔라듐-구리 합금)일 수 있다.
도면으로 도시하지는 않았으나, 제 1 보호층(346) 상부의 비-표시영역에는 보조 게이트 패드전극(미도시)과, 보조 데이터 패드전극(미도시)이 형성된다. 또한, 보조공통배선(미도시)이 형성되는 경우, 제 1 보호층(346) 상부에는 보조 공통 패드전극(미도시)이 형성된다.
화소전극(350) 상부에 제 2 보호층(348)이 위치한다. 제 2 보호층(348)은 제 1 보호층(246)과 마찬가지로 실리콘 옥사이드(SiO2)이나 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질 또는 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo acryl)과 같은 유기 절연물질로 형성될 수 있다.
제 2 보호층(348) 상부에 화소전극(350)과 동일한 소재로 이루어질 수 있는 공통전극(360)이 위치한다. 공통전극(360)은 판 형태의 화소전극(350)에 대응하여 일정 간격 이격하는 바(bar) 형태를 갖는 다수의 제 1 개구(OP1)를 갖는다. 공통전극(360)은 표시영역 전면에 형성될 수 있으며, 이 경우 상기 박막트랜지스터(Tr)에 대응하여 제 2 개구(OP2)를 더욱 구비할 수 있다.
어레이 패널(AP)과 마주하여 제 2 기판(302)을 포함하는 컬러필터 기판이 위치한다. 제 2 기판(302)의 내측으로 각각의 화소영역(P)의 경계와 박막트랜지스터(Tr)에 대응하여 블랙 매트릭스(382)가 위치한다. 또한 블랙 매트릭스(382)로 둘러싸인 각각의 화소영역(P)에 대응하여 적색(R), 녹색(G), 청색(B) 컬러필터 패턴이 순차 반복되는 형태의 컬러필터층(384)이 형성되며, 컬러필터층(284)을 덮으며 평탄한 표면을 갖는 오버코트층(386)이 형성된다. 도 3에서는 프린지 필드 스위칭 모드의 액정 표시 패널의 표시 패널(DP)을 도시하였으나, 다른 모드, 예를 들어 트위스트 네마틱 모드 또는 횡전계형 모드의 액정 표시 패널이 표시 패널(DP)을 형성할 수 있다.
본 발명의 제 2 실시형태에 따른 표시장치(300)는 어레이 패널(AP)을 구성하는 차광층(310)과 박막트랜지스터(Tr) 사이에, 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합으로 연결된 실록산계 물질(120, 도 2 참조)이 내열성 바인더(110, 도 2 참조)에 분산되어 있으며, 선택적으로 티올기를 갖는 실록산계 전구체 물질을 포함하는 평탄화막(100)을 갖는다. 평탄화막(100)은 내열성이 양호하여 평탄화막(100) 상부에 위치하는 박막트랜지스터(Tr)의 고온 처리 조건에서도 물성이 열화되지 않는다. 고온의 박막트랜지스터 제조 공정에서의 열 스트레스에도 불구하고, 평탄화막(100)을 구성하는 실록산계 물질(120, 도 2 참조)의 다이설파이드 결합이 끊어지고 재생되는 자기치유 메커니즘에 의하여 평탄화막(100)의 내열성 및 내-충격 특성은 유지되거나 강화된다. 고온의 박막트랜지스터(Tr) 제조 공정에도 평탄화막(100)의 물성이 유지, 강화되므로, 평탄화막(100)에서 크랙이 발생하는 것을 억제, 감소시킬 수 있다. 크랙 발생으로 인하여 평탄화막(100)이 제 1 기판(301)에서 박리되는 것을 방지할 수 있으며, 평탄화막(100)이 제 1 기판(301)에서 박리되어 야기될 수 있는 화질 저하를 방지할 수 있다.
<제 3 실시형태>
도 5는 본 발명의 예시적인 제 3 실시형태에 따라 평탄화막이 터치 패널과 표시 패널 사이에 적용된 인-셀 타입의 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 유기발광다이오드 표시 패널인 표시장치를 도시하고 있다. 도 5에 도시한 바와 같이, 본 발명의 제 3 실시형태에 따른 표시장치(400)는 제 1 기판(401) 상에 위치하는 터치 패널(TP)과, 터치 패널(TP) 상에 위치하는 어레이 패널(AP) 상의 발광다이오드(E)를 포함하는 표시 패널(DP)과, 터치 패널(TP)과 어레이 패널(AP) 사이에 위치하는 평탄화막(100)을 포함한다. 터치 패널(TP)은 사용자의 터치를 감지하며, 발광다이오드(E)는 광원의 역할을 하고, 상기 어레이 패널(AP)은 상기 발광다이오드(E)의 동작을 조절하는 역할을 한다.
제 1 기판(401)과, 제 1 기판(401)과 마주하는 제 2 기판(402)은 유리 기판, 얇은 플렉서블(flexible) 기판 또는 고분자 플라스틱 기판일 수 있다. 예를 들어, 플렉서블 기판은 폴리에테르술폰(Polyethersulfone, PES), 폴리에틸렌나프탈레이트(polyethylenenaphthalate, PEN), 폴리이미드(polyimide, PI), 폴리에틸렌테레프탈레이트(polyethylene Terephthalate, PET) 및 폴리카보네이트(polycarbonate, PC) 중 어느 하나로 형성될 수 있다. 박막트랜지스터(Tr)와 유기발광층(461)이 형성되는 발광다이오드(E)가 위치하는 제 1 기판(401)은 어레이 기판을 이루는데, 제 1 기판(401)은 인캡 기판이라고 불리는 제 2 기판(402)에 의하여 인캡슐레이션(encapsulation)된다.
터치 패널(TP)은 제 1 방향을 따라 배열되는 다수의 제 1 터치 전극(152)과, 상기 제 1 방향과 다른 제 2 방향을 따라 배열되는 다수의 제 2 전극(154)를 포함한다. 예를 들어, 상기 제 1 방향은 게이트 배선(미도시)의 연장 방향과 평행하고, 상기 제 2 방향은 데이터 배선(414)의 연장 방향과 평행할 수 있으나, 본 발명이 이에 한정되지 않는다.
제 1 터치 전극(152)과 제 2 터치 전극(154)은 서로 이격되어 위치한다. 예를 들어, 제 1 기판(401) 상에 제 1 방향을 따라 상기 다수의 제 1 터치 전극(152)이 서로 연결된 일체로 형성될 수 있으며, 제 2 방향을 따라 서로 이격된 섬(island) 형상의 다수의 제 2 터치 전극(154)이 형성될 수 있다. 하나의 예시적인 실시형태에서, 상기 제 1 터치 전극(152)은 송신(Tx) 전극이고, 상기 제 2 터치 전극(154)은 수신(Rx) 전극일 수 있다.
도면으로 표시하지는 않았으나, 터치 패널(TP)에는 제 1 및 제 2 터치 전극(152, 154) 이외에도, 제 1 터치 전극(152)에 연결되는 송신 배선(driving line), 제 2 터치 전극(154)에 연결되는 수신 배선(sensing line), 터치 패드(미도시)가 형성된다. 터치 패드(미도시)는 다수의 송신 배선(미도시) 또는 수신 배선(미도시)와 전기적으로 연결되며, 예를 들어 이방성 도전 필름(anisotropic conductive film)인 접속 수단(미도시)를 통해 표시 패드(미도시)와 전기적으로 연결될 수 있다.
선택적으로, 터치 패널(TP)의 상부에 제 1 및 제 2 터치 전극(152, 154)을 덮는 버퍼층(130)이 형성된다. 버퍼층(130)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 구성될 수 있다.
터치 패널(TP) 상부에 평탄화막(100)이 위치한다. 평탄화막(100)은 내열성 고분자 수지로 구성되는 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합을 통하여 연결되어 있는 실록산계 물질(120, 도 2 참조)을 포함하며, 선택적으로 실록산 모이어티에 직접 또는 간접적으로 연결되어 있는 티올기를 갖는 실록산계 전구체를 포함한다.
어레이 패널(AP)은 터치 패널(TP) 상부에 위치하며 발광다이오드(E)의 동작을 조절하기 위한 구동 박막트랜지스터(Tr), 스위칭 박막트랜지스터(미도시), 게이트 배선(미도시), 데이터 배선(414), 전원배선(미도시)을 포함한다. 도면으로 도시하지는 않았으나, 평탄화막(100)의 상부에 구동 박막트랜지스터(Tr)를 형성하기 전에, 평탄화막(100) 상부에 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 이루어지는 1개 내지 2개의 버퍼층이 형성될 수 있다.
평탄화막(100)의 상부에 반도체층(430)이 형성된다. 예를 들어 반도체층(430)은 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS) 또는 비정질 실리콘(a-Si)과 같은 재질은 물론이고 IGZO(indium gallium zinc oxide) 계열의 산화물 반도체, 화합물 반도체, 카본 나노 튜브(carbon nano tube), 그라핀(graphene) 및 유기물 반도체와 같은 재질을 사용할 수 있다. 이때, 산화물 반도체로는, 게르마늄(Ge), 주석(Sn), 납(Pb), 인듐 (In), 티타늄(Ti), 갈륨(Ga) 및 알루미늄(Al)으로 이루어지는 그룹으로부터 선택된 하나 이상의 물질 및 아연(Zn)을 포함하는 산화물 반도체에 실리콘(Si)이 첨가된 물질로 이루어질 수 있다. 본 발명에 따른 평탄화막(100)이 내열성과 내-충격 특성이 우수하며, 고온 처리에 의하여 물성이 향상된다는 점을 고려해 볼 때, 반도체층(430)은 고온 조건에서 형성되는 비정질 실리콘이나 용액 공정에 의해 제조되는 산화물 반도체일 수 있다. 예를 들어 반도체층(430)은 인듐 아연 복합 산화물(InZnO)에 실리콘 이온이 첨가된 실리콘 산화인듐아연(Si-InZnO, SIZO)으로 이루어질 수도 있다. 이와 달리, 반도체층(430)은 다결정 실리콘으로 이루어질 수 있으며, 이 경우 반도체층(430)의 양 가장자리에 불순물이 도핑되어 있을 수 있다.
반도체층(430)은 후술하는 소스 전극(442) 및 드레인 전극(444) 사이에 전자가 이동하는 채널을 형성하기 위한 액티브 영역(432a)과, 액티브 영역(432a)의 양 측면으로 소스 전극(442)과 드레인 전극(444)과 각각 접촉하는 소스 영역(432b)과 드레인 영역(432c)으로 구성된다.
반도체층(430) 상부에 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)로 이루어질 수 있는 게이트 절연막(420)이 형성된다. 게이트 절연막(420) 상부에는 반도체층(430)의 액티브 영역(432a)에 대응하여 게이트 전극(412)과, 제 1 방향으로 연장하는 게이트 배선(미도시)과, 제 1 캐패시터 전극(미도시)이 형성될 수 있다. 게이트 배선(미도시)은 제 1 방향을 따라 연장되고, 제 1 캐패시터 전극(미도시)은 게이트 전극(412)에 연결될 수 있다. 도면에서는 게이트 절연막(420)이 제 1 기판(401) 전면에 형성되어 있으나, 게이트 절연막(420)은 게이트 전극(412)과 동일한 모양으로 패터닝 될 수 있다.
게이트 전극(412)은 일반적으로 저-저항 금속 물질, 예를 들어 알루미늄(Al), 알루미늄 합금(Al alloy, 예를 들어 AlNd), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금, 크롬(Cr), 티타늄 (Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi) 및 구리/몰리티타늄(Cu/MoTi)으로 구성되는 군에서 선택될 수 있는 도전성 금속으로 이루어진다.
게이트 전극(412)과 게이트 배선(미도시)의 상부 전면에 층간 절연막인 제 1 보호층(446)이 제 1 기판(402) 전면에 형성된다. 제 1 보호층(446)은 반도체층(430)과의 접촉 특성 향상 등을 위하여 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)과 같은 무기 절연물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo-acryl)과 같은 유기 절연물질로 이루어질 수 있다. 이때, 제 1 보호층(446)과 게이트 절연막(420)은 반도체층(430)의 액티브 영역(432a)의 양 측면에 위치한 소스 및 드레인 영역(432b, 432c)을 각각 노출시키는 제 1, 2 반도체층 콘택홀(416)을 구비한다. 이와 달리, 게이트 절연막(420)이 게이트 전극(412)과 동일한 모양으로 패터닝 될 경우, 제 1, 제 2 반도체층 컨택홀(416)은 제 1 보호층(446) 내에만 형성된다.
다음으로, 제 1, 2 반도체층 콘택홀(416)을 포함하는 제 1 보호층(446) 상부로, 서로 이격하며 제1, 제2 반도체층 콘택홀(416)을 통해 노출되는 소스 및 드레인 영역(432b, 432c)과 각각 접촉하는 소스 전극(442) 및 드레인 전극(444)이 형성되어 있다. 소스 및 드레인 전극(442, 444)은 금속과 같은 도전성 물질로 제조된다. 그리고 소스 및 드레인 전극(442, 444) 상부로 드레인 전극(444)을 노출시키는 드레인 콘택홀(447)을 갖는 제 2 보호층(448)이 제 1 기판(401) 전면에 형성되어 있다. 제 2 보호층(448)은 예를 들어 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo-acryl)과 같은 유기 절연물질로 이루어져 평탄한 상면을 갖는다.
이때, 소스 및 드레인 전극(442, 444)과, 이들 전극(442, 444)과 접촉하는 소스 및 드레인영역(432b, 432c)을 포함하는 반도체층(430)과, 반도체층(430) 상부에 형성된 게이트 절연막(420) 및 게이트 전극(412)은 구동 박막 박막트랜지스터(Tr)를 이루게 된다. 도면에서 구동 박막트랜지스터(Tr)는 반도체층(430) 상부에 게이트 전극(412), 소스 전극(442) 및 드레인 전극(444)이 위치하는 코플라나(coplanar) 구조로 예시하였다. 이와 달리, 구동 박막트랜지스터(Tr)는 반도체층의 하부에 게이트 전극이 위치하고 반도체층의 상부에 소스 전극과 드레인 전극이 위치하는 역 스태거드 구조를 가질 수 있다. 이 경우, 반도체층은 비정질 실리콘이나 산화물 반도체로 이루어질 수 있다.
한편, 화소영역(P) 외측의 제 1 보호층(446) 상부에는 게이트 배선(미도시)과 교차하여 제 2 방향을 따라 연장되어 화소영역(P)을 정의하는 데이터 배선(414)과 전원 배선(미도시) 및 제 2 캐패시터 전극(미도시)이 형성된다. 고전위 전압을 공급하는 전원 배선(미도시)은 데이터 배선(414)과 이격되어 위치한다. 제 2 캐패시터 전극(미도시)은 드레인 전극(444)과 연결되고 제 1 캐패시터 전극(미도시)과 중첩함으로써, 제 1 및 제 2 캐패시터 전극 사이의 층간 절연막인 제 1 보호층(446)을 유전체층으로 하여 스토리지 캐패시터를 이룬다. 또한 도면상에 도시하지는 않았지만 스위칭 박막트랜지스터(미도시)는 구동 박막트랜지스터(Tr)와 동일한 구조로, 구동 박막트랜지스터(Tr)와 연결된다.
또한, 제 2 보호층(448) 상부의 실질적으로 화상을 표시하는 발광 영역에 발광다이오드(E)가 위치한다. 발광다이오드(E)는 구동 박막트랜지스터(Tr)의 드레인 전극(444)과 연결되며, 일함수 값이 비교적 높은 물질, 예를 들어 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)로 이루어질 수 있는 제 1 전극(461)을 갖는다. 예를 들어, 제 1 전극(461)은 양극(anode)이다.
제 1 전극(461)은 각 화소영역(P) 별로 형성되는데, 각 화소영역(P) 별로 형성된 제 1 전극(461) 사이에는 뱅크(bank, 470)가 위치한다. 즉, 제 1 전극(461)은 뱅크(470)를 각 화소영역(P) 별 경계부로 하여 화소영역(P) 별로 분리된 구조로 형성되어 있다.　
제 1 전극(461) 상부에 유기발광층(463)이 형성되어 있다. 유기발광층(463)은 각 화소영역(P) 별로 적(R), 녹(G), 청(B)의 색을 표현하거나, 백(W)색을 표현하게 된다. 유기발광층(463)은 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transport layer), 발광층(emitting material layer), 전자수송층(electron transport layer) 및 전자주입층(electron injection layer)의 다중층으로 구성될 수도 있다.
그리고, 유기발광층(463)의 상부로는 전면에 제 2 전극(465)이 형성되어 있다. 제 2 전극(465)은 일함수 값이 비교적 작은 도전성 물질로 이루어지며 음극(cathode)이다. 예를 들어, 제 2 전극(465)은 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 은(Ag), 또는 이들의 합금으로 이루어질 수 있다. 이때, 제 2 전극(465)은 이중층 구조로, 일함수가 낮은 금속 물질을 얇게 증착한 반투명 금속막 상에 투명한 도전성 물질을 두껍게 증착된 이층 구조일 수 있다.
이러한 발광다이오드(E)는 선택된 신호에 따라 제 1 전극(461)과 제 2 전극(465)으로 소정의 전압이 인가되면, 제 1 전극(461)으로부터 주입된 정공과 제 2 전극(465)으로부터 제공된 전자가 각각 유기발광층(463)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생되어 가시광선의 형태로 방출된다. 이때, 유기발광 유기발광층(463)에서 발광된 빛은 제 1 전극(461)을 향해 방출되는 하부 발광 방식으로 구동되거나, 제 2 전극(465)를 향해 방출되는 상부 발광 방식으로 구동될 수 있다.
그리고, 이러한 구동 박막트랜지스터(Tr)와 발광다이오드(E) 상부에는 인캡슐레이션을 위한 인캡 기판인 제 2 기판(402)이 구비되어 있다. 여기서, 제 1 기판(401)과 제 2 기판(402)은 그 가장자리를 따라 실런트 또는 프릿으로 이루어진 접착제(미도시)가 구비되고 있으며, 이러한 접착제(미도시)에 의해 제 1 기판(401)과 제 2 기판(402)은 합착되어 패널상태를 유지하게 된다. 이때, 서로 이격하는 제 1 기판(401)과 제 2 기판(402) 사이에는 진공의 상태를 갖거나 또는 불활성 기체로 채워짐으로써 불활성 가스 분위기를 가질 수 있다. 아울러, 도시하지는 않았으나 제 2 기판(402) 의 상부에 편광판이 위치할 수 있으며, 편광판(미도시) 상부에는 광학 투명 접착제(Optically Clear Adhesive, OCA)를 통하여 커버 윈도우가 배치될 수 있다.
도 5의 표시장치(400)에서 제 1 기판(401)과 마주하며 이격하는 형태로 인캡슐레이션을 위한 제 2 기판(402)이 구비된 것을 설명 및 도시하였으나, 변형예로서 제 2 기판(402)은 점착층(미도시)을 포함하는 필름 형태로 제 1 기판(401)의 최상층에 구비된 제 2 전극(465)과 접촉하도록 구성될 수도 있다. 또한, 본 발명의 제 3 실시형태에 따른 또 다른 변형예로서 제 2 전극(465) 상부로 유기절연막 또는 무기절연막이 더욱 구비되어 캡핑막(미도시)이 형성될 수 있으며, 유기절연막 또는 무기절연막은 그 자체로 인캡슐레이션 막(미도시)으로 이용될 수도 있으며, 이 경우 제 2 기판(402)은 생략할 수도 있다.
본 발명의 제 3 실시형태에 따른 표시장치(400)는 표시 패널(DP)을 구성하는 어레이 패널(AP)과 터치 패널(TP) 사이에, 내열성 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합으로 연결된 실록산계 물질(120, 도 2 참조)이 분산되어 있으며, 선택적으로 티올기를 갖는 실록산계 전구체 물질을 포함하는 평탄화막(100)을 갖는다. 산화물 반도체 또는 비정질 실리콘으로 이루어지는 박막트랜지스터(Tr)를 적층하기 위한 약 350℃ 이상의 고온 공정에 의해서도 평탄화막을 구성하는 실록산계 물질(120, 도 2 참조)의 자기치유 메커니즘에 의하여 평탄화막(100)은 열화되지 않으며, 고온의 열 처리에 의하여 내-충격 특성이나 내열성이 유지되거나 향상된다.
고온 처리 공정에 의하여 형성된 박막트랜지스터(Tr)를 포함한 어레이 패널(AP)이 최종적으로 제조된 이후에도, 평탄화막(100)은 터치 패널(TP)과 어레이 패널(AP) 사이에 견고한 합착을 유지할 수 있다. 고온의 박막트랜지스터 제조 공정 이후에도 평탄화막(100)에서의 크랙 발생을 방지할 수 있으며, 평탄화막(100)이 터치 패널(TP) 및/또는 어레이 패널(AP)에서 박리(peeling)되지 않으므로, 황변(yellow mura)을 억제하여 우수한 화질을 구현할 수 있다.
<제 4 실시형태>
도 6은 본 발명의 또 다른 예시적인 실시형태에 따라 평탄화막이 어레이 기판에 적용된 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 유기발광다이오드 표시 패널인 표시장치를 도시하고 있다. 도 6에 도시한 바와 같이, 본 발명의 제 3 실시형태에 따른 표시장치(500)는 어레이 패널(AP)을 구성하는 제 1 기판(501)과, 제 1 기판(501)과 마주하는 제 2 기판(502)이 합착하여 표시 패널(DP)을 형성한다.
제 1 기판(501)과, 제 1 기판(501)과 마주하는 제 2 기판(502)은 유리 기판, 얇은 플렉서블(flexible) 기판 또는 고분자 플라스틱 기판일 수 있다. 박막트랜지스터(Tr)와 유기발광층(563)이 형성되는 발광다이오드(E)가 위치하는 제 1 기판(501)은 어레이 기판을 이루는데, 제 1 기판(501)은 인캡 기판이라고 불리는 제 2 기판(502)에 의하여 인캡슐레이션(encapsulation)된다.
본 발명의 제 4 실시형태에 따른 표시장치(500)에서, 어레이 패널(AP)을 구성하는 제 1 기판(501)과 그 상부에 위치하는 도전성 배선 및/또는 도전성 전극 사이에 차광층(510)이 위치한다. 차광층(510)은 흑색 안료 입자가 바인더에 분산된 형태로서 외광이 표시장치(500)의 어레이 패널(AP)에 형성하는 도전성 전극 및/또는 도전성 배선으로 입사되는 것을 방지한다. 아울러, 외광에 의하여 박막트랜지스터(Tr)를 구성하는 반도체층(530)이 열화되는 것을 방지할 수 있다. 차광층(510)은 예를 들어 40 내지 2000 nm의 두께로 제 1 기판(501) 상에 코팅, 형성될 수 있다.
도면에서 차광층(510)은 제 1 기판(501)과, 박막트랜지스터(Tr)를 구성하는 반도체층(530) 사이에만 위치하고 있는 것으로 도시하고 있으나, 차광층(510)의 위치가 이에 한정되는 것은 아니다. 예를 들어, 차광층(510)은 제 1 기판(501)과 도시하지 않은 게이트 배선 사이에 위치할 수도 있고, 층간 절연막인 제 1 보호층(546)과 그 위에 형성되는 데이터 배선(514) 사이에 위치할 수도 있다. 또한, 차광층(510)은 제 1 기판(501)과 도시하지 않은 공통전극, 공통배선 등의 도전성 전극이나 도전성 배선 사이에 위치할 수도 있다.
차광층(510)을 구성하는 흑색 입자는 카본 블랙과 같은 카본 계열, 티타늄 블랙 및/또는 블랙 옥사이드(CuMnFeOx)과 같은 금속산화물 계열, 락탐(Lactam) 블랙, 아닐린 블랙 및/또는 페릴렌 블랙과 같은 유기 계열의 흑색 입자를 사용할 수 있지만, 본 발명이 이에 한정되는 것은 아니다. 차광층(510)은 예를 들어 포토리쏘그라피(photo-lithography) 공정을 통하여 제 1 기판(501) 상에 형성될 수 있다.
차광층(510)이 형성된 제 1 기판(501) 상에 평탄화막(100)이 위치한다. 필요한 경우에, 평탄화막(100)을 형성하기 전에, 차광층(510)이 형성된 제 1 기판(501) 상에 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 구성될 수 있으며, 대략 500 내지 2000 Å의 두께로 적층될 수 있지만, 본 발명이 이에 한정되지 않는다.
평탄화막(100)은 내열성 고분자 수지로 구성되는 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합을 통하여 연결되어 있는 실록산계 물질(120, 도 2 참조)을 포함하며, 선택적으로 실록산 모이어티에 직접 또는 간접적으로 연결되어 있는 티올기를 갖는 실록산계 전구체를 포함한다.
어레이 패널(AP)은 발광다이오드(E)의 동작을 조절하기 위한 구동 박막트랜지스터(Tr), 스위칭 박막트랜지스터(미도시), 게이트 배선(미도시), 데이터 배선(514), 전원배선(미도시)을 포함한다. 도면으로 도시하지는 않았으나, 평탄화막(100)의 상부에 박막트랜지스터(Tr)를 형성하기 전에, 평탄화막(100)의 상부에 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 이루어지는 1개 내지 2개의 추가적인 버퍼층이 형성될 수 있다.
평탄화막(100)의 상부에 반도체층(530)이 형성된다. 반도체층(530)은 저온 다결정 실리콘(Low Temperature Poly Silicon; LTPS) 또는 비정질 실리콘(a-Si)과 같은 재질은 물론이고 IGZO(indium gallium zinc oxide) 계열의 산화물 반도체, 화합물 반도체, 카본 나노 튜브(carbon nano tube), 그라핀(grapheme) 및 유기물 반도체와 같은 재질을 사용할 수 있다. 예시적으로, 반도체층(530)은 고온 조건에서 형성되는 비정질 실리콘이나 용액 공정에 의해 제조되는 산화물 반도체일 수 있다. 이와 달리, 반도체층(530)은 다결정 실리콘으로 이루어질 수 있으며, 이 경우 반도체층(530)의 양 가장자리에 불순물이 도핑되어 있을 수 있다.
반도체층(530)은 후술하는 소스 전극(542) 및 드레인 전극(544) 사이에 전자가 이동하는 채널을 형성하기 위한 액티브 영역(532a)과, 액티브 영역(532a)의 양 측면으로 소스 전극(542)과 드레인 전극(544)과 각각 접촉하는 소스 영역(532b)과 드레인 영역(532c)으로 구성된다.
반도체층(530) 상부에 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)로 이루어질 수 있는 게이트 절연막(520)이 형성된다. 게이트 절연막(520) 상부에는 반도체층(530)의 액티브 영역(532a)에 대응하여 게이트 전극(512)과, 제 1 방향으로 연장하는 게이트 배선(미도시)과, 제 1 캐패시터 전극(미도시)이 형성될 수 있다. 게이트 배선(미도시)은 제 1 방향을 따라 연장되고, 제 1 캐패시터 전극(미도시)은 게이트 전극(512)에 연결될 수 있다. 도면에서는 게이트 절연막(520)이 제 1 기판(501) 전면에 형성되어 있으나, 게이트 절연막(520)은 게이트 전극(512)과 동일한 모양으로 패터닝 될 수 있다. 게이트 전극(512)은 일반적으로 저-저항 금속 물질로 이루어진다.
게이트 전극(512)과 게이트 배선(미도시)의 상부 전면에 층간 절연막인 제 1 보호층(546)이 제 1 기판(502) 전면에 형성된다. 제 1 보호층(546)은 반도체층(530)과의 접촉 특성 향상 등을 위하여 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)과 같은 무기 절연물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo-acryl)과 같은 유기 절연물질로 이루어질 수 있다. 이때, 제 1 보호층(546)과 게이트 절연막(520)은 반도체층(530)의 액티브 영역(532a)의 양 측면에 위치한 소스 및 드레인 영역(532b, 532c)을 각각 노출시키는 제 1, 2 반도체층 콘택홀(516)을 구비한다. 이와 달리, 게이트 절연막(520)이 게이트 전극(512)과 동일한 모양으로 패터닝 될 경우, 제 1, 제 2 반도체층 컨택홀(516)은 제 1 보호층(546) 내에만 형성된다.
다음으로, 제 1, 2 반도체층 콘택홀(516)을 포함하는 제 1 보호층(546) 상부로는 서로 이격하며 제1, 제2 반도체층 콘택홀(516)을 통해 노출되는 소스 및 드레인 영역(532b, 532c)과 각각 접촉하는 소스 전극(542) 및 드레인 전극(544)이 형성되어 있다. 소스 및 드레인 전극(542, 544)은 금속과 같은 도전성 물질로 제조된다. 그리고 소스 및 드레인 전극(542, 544) 상부로 드레인 전극(544)을 노출시키는 드레인 콘택홀(547)을 갖는 제 2 보호층(548)이 제 1 기판(501) 전면에 형성되어 있다. 제 2 보호층(548)은 예를 들어 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo-acryl)과 같은 유기 절연물질로 이루어져 평탄한 상면을 갖는다.
이때, 소스 및 드레인 전극(542, 544)과, 이들 전극(542, 544)과 접촉하는 소스 및 드레인영역(532b, 532c)을 포함하는 반도체층(530)과, 반도체층(530) 상부에 형성된 게이트 절연막(520) 및 게이트 전극(512)은 구동 박막 박막트랜지스터(Tr)를 이루게 된다. 도면에서 구동 박막트랜지스터(Tr)는 반도체층(530) 상부에 게이트 전극(512), 소스 전극(542) 및 드레인 전극(544)이 위치하는 코플라나(coplanar) 구조로 예시하였다. 이와 달리, 구동 박막트랜지스터(Tr)는 반도체층의 하부의 게이트 전극이 위치하고 반도체층의 상부에 소스 전극과 드레인 전극이 위치하는 역 스태거드 구조를 가질 수 있다. 이 경우, 반도체층은 비정질 실리콘이나 산화물 반도체로 이루어질 수 있다.
화소영역(P) 외측의 제 1 보호층(546) 상부에는 게이트 배선(미도시)과 교차하여 제 2 방향을 따라 연장되어 화소영역(P)을 정의하는 데이터 배선(514)과 전원 배선(미도시) 및 제 2 캐패시터 전극(미도시)이 형성된다. 고전위 전압을 공급하는 전원 배선(미도시)은 데이터 배선(514)과 이격되어 위치한다. 제 2 캐패시터 전극(미도시)은 드레인 전극(544)과 연결되고 제 1 캐패시터 전극(미도시)과 중첩함으로써, 제 1 및 제 2 캐패시터 전극 사이의 층간 절연막인 제 1 보호층(546)을 유전체층으로 하여 스토리지 캐패시터를 이룬다. 또한 도면상에 도시하지는 않았지만 스위칭 박막트랜지스터(미도시)는 구동 박막트랜지스터(Tr)와 동일한 구조로, 구동 박막트랜지스터(Tr)와 연결된다.
또한, 제 2 보호층(548) 상부의 실질적으로 화상을 표시하는 발광 영역에 발광다이오드(E)가 위치한다. 발광다이오드(E)는 구동 박막트랜지스터(Tr)의 드레인 전극(544)과 연결되며, 일함수 값이 비교적 높은 물질, 예를 들어 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)로 이루어질 수 있는 제 1 전극(561)을 갖는다. 예를 들어, 제 1 전극(561)은 양극(anode)이다.
제 1 전극(561)은 각 화소영역(P) 별로 형성되는데, 각 화소영역(P) 별로 형성된 제 1 전극(561) 사이에는 뱅크(bank, 570)가 위치한다. 즉, 제 1 전극(561)은 뱅크(570)를 각 화소영역(P) 별 경계부로 하여 화소영역(P) 별로 분리된 구조로 형성되어 있다.　
제 1 전극(461) 상부에 유기발광층(563)이 형성되어 있다. 유기발광층(563)은 각 화소영역(P) 별로 적(R), 녹(G), 청(B)의 색을 표현하거나, 백(W)색을 표현하게 된다. 유기발광층(563)은 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transport layer), 발광층(emitting material layer), 전자수송층(electron transport layer) 및 전자주입층(electron injection layer)의 다중층으로 구성될 수도 있다.
그리고, 유기발광층(563)의 상부로는 전면에 제 2 전극(565)이 형성되어 있다. 제 2 전극(565)은 일함수 값이 비교적 작은 도전성 물질로 이루어지며 음극(cathode)이다. 예를 들어, 제 2 전극(565)은 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 은(Ag), 또는 이들의 합금으로 이루어질 수 있다. 이때, 제 2 전극(565)은 이중층 구조로, 일함수가 낮은 금속 물질을 얇게 증착한 반투명 금속막 상에 투명한 도전성 물질을 두껍게 증착된 이층 구조일 수 있다.
이러한 발광다이오드(E)는 선택된 신호에 따라 제 1 전극(561)과 제 2 전극(565)으로 소정의 전압이 인가되면, 제 1 전극(561)으로부터 주입된 정공과 제 2 전극(565)으로부터 제공된 전자가 각각 유기발광층(563)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생되어 가시광선의 형태로 방출된다.
그리고, 이러한 구동 박막트랜지스터(Tr)와 발광다이오드(E) 상부에는 인캡슐레이션을 위한 인캡 기판인 제 2 기판(502)이 구비되어 있다. 여기서, 제 1 기판(501)과 제 2 기판(502)은 그 가장자리를 따라 실런트 또는 프릿으로 이루어진 접착제(미도시)가 구비되고 있으며, 이러한 접착제(미도시)에 의해 제 1 기판(501)과 제 2 기판(502)은 합착되어 패널상태를 유지하게 된다. 이때, 서로 이격하는 제 1 기판(501)과 제 2 기판(502) 사이에는 진공의 상태를 갖거나 또는 불활성 기체로 채워짐으로써 불활성 가스 분위기를 가질 수 있다.
본 발명의 제 4 실시형태에 따른 표시장치(100)는 어레이 기판을 구성하는 차광층(510)과, 구동 박막트랜지스터(Tr) 사이에 위치하는 평탄화막(100)이 어레이 패널(AP)에 위치한다. 평탄화막(100)은 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합으로 연결된 실록산계 물질(120, 도 2 참조)이 내열성 바인더(110, 도 2 참조)에 분산되어 있으며, 선택적으로 티올기를 갖는 실록산계 전구체 물질을 포함한다. 이 평탄화막(100)은 내열성이 양호하여 평탄화막(100) 상부에 위치하는 박막트랜지스터(Tr)의 고온 처리 조건에서도 물성이 열화되지 않는다. 고온의 박막트랜지스터 제조 공정에서의 열 스트레스에도 불구하고, 평탄화막(100)을 구성하는 실록산계 물질(120, 도 2 참조)의 다이설파이드 결합이 끊어지고 재생되는 자기치유 메커니즘에 의하여 평탄화막(100)의 내열성 및 내-충격 특성은 유지되거나 강화된다. 고온의 박막트랜지스터(Tr) 제조 공정에도 평탄화막(100)의 물성이 유지, 강화되므로, 평탄화막(100)에서 크랙이 발생하는 것을 억제, 감소시킬 수 있다. 크랙 발생으로 인하여 평탄화막(100)이 제 1 기판(501)에서 박리되는 것을 방지할 수 있으며, 평탄화막(100)이 제 1 기판(501)에서 박리되어 야기될 수 있는 화질 저하를 방지할 수 있다.
<제 5 실시형태>
도 7은 본 발명의 또 다른 예시적인 실시형태에 따라 평탄화막이 터치 패널과 표시 패널 사이와, 어레이 기판에 적용된 인-셀 타입의 표시장치를 개략적으로 도시한 단면도로서, 표시 패널이 유기발광다이오드 표시 패널인 표시장치를 도시하고 있다. 도 7에 도시한 바와 같이, 본 발명의 제 5 실시형태에 따른 표시장치(600)는 제 1 기판(601) 상에 위치하는 터치 패널(TP)과, 터치 패널(TP) 상에 위치하는 어레이 패널(AP) 상의 발광다이오드(E)를 포함하는 표시 패널(DP)과, 어레이 패널(AP) 내부에 위치하는 차광층(610)과 구동 박막트랜지스터(Tr) 사이에 위치하는 제 1 평탄화막(100a)과, 터치 패널(TP)과 어레이 패널(AP) 상에 위치하는 제 2 평탄화막(100b)을 포함한다. 터치 패널(TP)은 사용자의 터치를 감지하며, 발광다이오드(E)는 광원의 역할을 하고, 상기 어레이 패널(AP)은 상기 발광다이오드(E)의 동작을 조절하는 역할을 하며, 차광층(610)은 외광에 의한 반사를 방지하고 반도체층(630)의 열화를 방지한다.
제 1 기판(601)과, 제 1 기판(601)과 마주하는 제 2 기판(602)은 유리 기판, 얇은 플렉서블(flexible) 기판 또는 고분자 플라스틱 기판일 수 있다. 구동 박막트랜지스터(Tr)와 유기발광층(661)이 형성되는 발광다이오드(E)가 위치하는 제 1 기판(601)은 어레이 기판을 이루는데, 제 1 기판(601)은 인캡 기판이라고 불리는 제 2 기판(602)에 의하여 인캡슐레이션(encapsulation)된다.
터치 패널(TP)은 제 1 방향을 따라 배열되는 다수의 제 1 터치 전극(152)과, 상기 제 1 방향과 다른 제 2 방향을 따라 배열되는 다수의 제 2 전극(154)를 포함한다. 예를 들어, 상기 제 1 방향은 게이트 배선(미도시)의 연장 방향과 평행하고, 상기 제 2 방향은 데이터 배선(614)의 연장 방향과 평행할 수 있으나, 본 발명이 이에 한정되지 않는다.
제 1 터치 전극(152)과 제 2 터치 전극(154)은 서로 이격되어 위치한다. 예를 들어, 제 1 기판(601) 상에 제 1 방향을 따라 상기 다수의 제 1 터치 전극(152)이 서로 연결된 일체로 형성될 수 있으며, 제 2 방향을 따라 서로 이격된 섬(island) 형상의 다수의 제 2 터치 전극(154)이 형성될 수 있다. 하나의 예시적인 실시형태에서, 상기 제 1 터치 전극(152)은 송신(Tx) 전극이고, 상기 제 2 터치 전극(154)은 수신(Rx) 전극일 수 있다.
도면으로 표시하지는 않았으나, 터치 패널(TP)에는 제 1 및 제 2 터치 전극(152, 154) 이외에도, 제 1 터치 전극(152)에 연결되는 송신 배선(driving line), 제 2 터치 전극(154)에 연결되는 수신 배선(sensing line), 터치 패드(미도시)가 형성된다. 터치 패드(미도시)는 다수의 송신 배선(미도시) 또는 수신 배선(미도시)와 전기적으로 연결되며, 예를 들어 이방성 도전 필름(anisotropic conductive film)인 접속 수단(미도시)를 통해 표시 패드(미도시)와 전기적으로 연결될 수 있다.
선택적으로, 터치 패널(TP)의 상부에 제 1 및 제 2 터치 전극(152, 154)을 덮는 버퍼층(130)이 형성된다. 버퍼층(130)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 구성될 수 있다.
터치 패널(TP) 상부에 제 2 평탄화막(100b)이 위치한다. 제 2 평탄화막(100)은 내열성 고분자 수지로 구성되는 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합을 통하여 연결되어 있는 실록산계 물질(120, 도 2 참조)을 포함하며, 선택적으로 실록산 모이어티에 직접 또는 간접적으로 연결되어 있는 티올기를 갖는 실록산계 전구체를 포함한다.
어레이 패널(AP)은 제 2 평탄화막(100b)을 개재하여 터치 패널(TP) 상부에 위치하며, 발광다이오드(E)의 동작을 조절하기 위한 구동 박막트랜지스터(Tr), 스위칭 박막트랜지스터(미도시), 게이트 배선(미도시), 데이터 배선(614), 전원배선(미도시) 및 차광층(610)을 포함한다.
본 발명의 제 5 실시형태에 따른 표시장치(600)에서, 어레이 패널(AP)을 구성하는 제 1 기판(601) 상부에 위치하는 제 2 평탄화막(100b)과 그 상부에 위치하는 도전성 배선 및/또는 도전성 전극 사이에 차광층(610)이 위치한다. 차광층(610)은 흑색 안료 입자가 바인더에 분산된 형태로서 외광이 표시장치(600)의 어레이 패널(AP)에 형성하는 도전성 전극 및/또는 도전성 배선으로 입사되는 것을 방지한다. 아울러, 외광에 의하여 박막트랜지스터(Tr)를 구성하는 반도체층(630)이 열화되는 것을 방지할 수 있다. 차광층(610)은 예를 들어 40 내지 2000 nm의 두께로 제 2 평탄화막(100b) 상에 코팅, 형성될 수 있다.
도면에서 차광층(610)은 제 2 평탄화막(100b)과, 박막트랜지스터(Tr)를 구성하는 반도체층(630) 사이에만 위치하고 있는 것으로 도시하고 있으나, 차광층(610)의 위치가 이에 한정되는 것은 아니다. 예를 들어, 차광층(610)은 제 2 평탄화막(100b)과 도시하지 않은 게이트 배선 사이에 위치할 수도 있고, 층간 절연막인 제 1 보호층(646)과 그 위에 형성되는 데이터 배선(614) 사이에 위치할 수도 있다. 또한, 차광층(610)은 제 2 평탄화막(100b)과 도시하지 않은 공통전극, 공통배선 등의 도전성 전극이나 도전성 배선 사이에 위치할 수도 있다.
차광층(610)을 구성하는 흑색 입자는 카본 블랙과 같은 카본 계열, 티타늄 블랙 및/또는 블랙 옥사이드(CuMnFeOx)과 같은 금속산화물 계열, 락탐(Lactam) 블랙, 아닐린 블랙 및/또는 페릴렌 블랙과 같은 유기 계열의 흑색 입자를 사용할 수 있지만, 본 발명이 이에 한정되지 않는다. 차광층(610)은 예를 들어 포토리쏘그라피(photo-lithography) 공정을 통하여 제 2 평탄화막(100b) 상에 형성될 수 있다.
필요한 경우, 제 2 평탄화막(100b) 상부에 차광층(610)을 형성하기 전에, 제 2 평탄화막(100b) 상에 버퍼층(미도시)이 형성될 수 있다. 버퍼층(미도시)은 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 구성될 수 있으며, 대략 500 내지 2000 Å의 두께로 적층될 수 있지만, 본 발명이 이에 한정되지 않는다.
차광층(610)이 형성된 제 2 평탄화막(100b) 상에 제 1 평탄화막(100a)이 위치한다. 필요한 경우에, 제 1 평탄화막(100a)을 형성하기 전에, 차광층(610)이 형성된 제 2 평탄화막(100b) 상에 추가적인 버퍼층(미도시)이 형성될 수 있다. 제 1 평탄화막(100a)은 내열성 고분자 수지로 구성되는 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합을 통하여 연결되어 있는 실록산계 물질(120, 도 2 참조)을 포함하며, 선택적으로 실록산 모이어티에 직접 또는 간접적으로 연결되어 있는 티올기를 갖는 실록산계 전구체를 포함한다.
어레이 패널(AP)은 발광다이오드(E)의 동작을 조절하기 위한 구동 박막트랜지스터(Tr), 스위칭 박막트랜지스터(미도시), 게이트 배선(미도시), 데이터 배선(614), 전원배선(미도시)을 포함한다. 도면으로 도시하지는 않았으나, 제 1 평탄화막(100a)의 상부에 박막트랜지스터(Tr)를 형성하기 전에, 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)와 같은 무기 절연물질로 이루어지는 1개 내지 2개의 추가적인 버퍼층이 형성될 수 있다.
제 1 평탄화막(100a)의 상부에 반도체층(630)이 형성된다. 반도체층(630)은 저온 다결정 실리콘(Low Temperature Poly Silicon, LTPS) 또는 비정질 실리콘(a-Si)과 같은 재질은 물론이고 IGZO(indium gallium zinc oxide) 계열의 산화물 반도체, 화합물 반도체, 카본 나노 튜브(carbon nano tube), 그라핀(grapheme) 및 유기물 반도체와 같은 재질을 사용할 수 있다. 예시적으로, 반도체층(630)은 고온 조건에서 형성되는 비정질 실리콘이나 용액 공정에 의해 제조되는 산화물 반도체일 수 있다. 이와 달리, 반도체층(630)은 다결정 실리콘으로 이루어질 수 있으며, 이 경우 반도체층(630)의 양 가장자리에 불순물이 도핑되어 있을 수 있다.
반도체층(630)은 후술하는 소스 전극(642) 및 드레인 전극(644) 사이에 전자가 이동하는 채널을 형성하기 위한 액티브 영역(632a)과, 액티브 영역(632a)의 양 측면으로 소스 전극(642)과 드레인 전극(644)과 각각 접촉하는 소스 영역(632b)과 드레인 영역(632c)으로 구성된다.
반도체층(630) 상부에 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)로 이루어질 수 있는 게이트 절연막(620)이 형성된다. 게이트 절연막(620) 상부에는 반도체층(630)의 액티브 영역(632a)에 대응하여 게이트 전극(612)과, 제 1 방향으로 연장하는 게이트 배선(미도시)과, 제 1 캐패시터 전극(미도시)이 형성될 수 있다. 게이트 배선(미도시)은 제 1 방향을 따라 연장되고, 제 1 캐패시터 전극(미도시)은 게이트 전극(612)에 연결될 수 있다. 도면에서는 게이트 절연막(620)이 제 1 기판(601) 전면에 형성되어 있으나, 게이트 절연막(620)은 게이트 전극(612)과 동일한 모양으로 패터닝 될 수 있다. 게이트 전극(612)은 일반적으로 저-저항 금속 물질로 이루어진다.
게이트 전극(612)과 게이트 배선(미도시)의 상부 전면에 층간 절연막인 제 1 보호층(646)이 제 1 기판(601) 전면에 형성된다. 제 1 보호층(646)은 반도체층(630)과의 접촉 특성 향상 등을 위하여 실리콘 옥사이드(SiO2) 또는 실리콘 나이트라이드(SiNx)과 같은 무기 절연물질로 이루어지거나, 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo-acryl)과 같은 유기 절연물질로 이루어질 수 있다. 이때, 제 1 보호층(646)과 게이트 절연막(620)은 반도체층(630)의 액티브 영역(632a)의 양 측면에 위치한 소스 및 드레인 영역(632b, 632c)을 각각 노출시키는 제 1, 2 반도체층 콘택홀(616)을 구비한다. 이와 달리, 게이트 절연막(620)이 게이트 전극(612)과 동일한 모양으로 패터닝 될 경우, 제 1, 제 2 반도체층 컨택홀(616)은 제 1 보호층(646) 내에만 형성된다.
다음으로, 제 1, 2 반도체층 콘택홀(616)을 포함하는 제 1 보호층(646) 상부로는 서로 이격하며 제1, 제2 반도체층 콘택홀(616)을 통해 노출되는 소스 및 드레인 영역(632b, 632c)과 각각 접촉하는 소스 전극(642) 및 드레인 전극(644)이 형성되어 있다. 소스 및 드레인 전극(642, 644)은 금속과 같은 도전성 물질로 제조된다. 그리고 소스 및 드레인 전극(642, 644) 상부로 드레인 전극(644)을 노출시키는 드레인 콘택홀(647)을 갖는 제 2 보호층(648)이 제 1 기판(601) 전면에 형성되어 있다. 제 2 보호층(648)은 예를 들어 벤조사이클로부텐(benzocyclobutene)이나 포토 아크릴(photo-acryl)과 같은 유기 절연물질로 이루어져 평탄한 상면을 갖는다.
이때, 소스 및 드레인 전극(642, 644)과, 이들 전극(642, 644)과 접촉하는 소스 및 드레인영역(632b, 632c)을 포함하는 반도체층(630)과, 반도체층(630) 상부에 형성된 게이트 절연막(620) 및 게이트 전극(612)은 구동 박막 박막트랜지스터(Tr)를 이루게 된다. 도면에서 구동 박막트랜지스터(Tr)는 반도체층(630) 상부에 게이트 전극(612), 소스 전극(642) 및 드레인 전극(644)이 위치하는 코플라나(coplanar) 구조로 예시하였다. 이와 달리, 구동 박막트랜지스터(Tr)는 반도체층의 하부의 게이트 전극이 위치하고 반도체층의 상부에 소스 전극과 드레인 전극이 위치하는 역 스태거드 구조를 가질 수 있다. 이 경우, 반도체층은 비정질 실리콘이나 산화물 반도체로 이루어질 수 있다.
화소영역(P) 외측의 제 1 보호층(646) 상부에는 게이트 배선(미도시)과 교차하여 제 2 방향을 따라 연장되어 화소영역(P)을 정의하는 데이터 배선(614)과 전원 배선(미도시) 및 제 2 캐패시터 전극(미도시)이 형성된다. 고전위 전압을 공급하는 전원 배선(미도시)은 데이터 배선(614)과 이격되어 위치한다. 제 2 캐패시터 전극(미도시)은 드레인 전극(644)과 연결되고 제 1 캐패시터 전극(미도시)과 중첩함으로써, 제 1 및 제 2 캐패시터 전극 사이의 층간 절연막인 제 1 보호층(646)을 유전체층으로 하여 스토리지 캐패시터를 이룬다. 또한 도면상에 도시하지는 않았지만 스위칭 박막트랜지스터(미도시)는 구동 박막트랜지스터(Tr)와 동일한 구조로, 구동 박막트랜지스터(Tr)와 연결된다.
또한, 제 2 보호층(648) 상부의 실질적으로 화상을 표시하는 발광 영역에 발광다이오드(E)가 위치한다. 발광다이오드(E)는 구동 박막트랜지스터(Tr)의 드레인 전극(644)과 연결되며, 일함수 값이 비교적 높은 물질, 예를 들어 인듐-틴-옥사이드(indium-tin-oxide, ITO) 또는 인듐-징크-옥사이드(indium-zinc-oxide, IZO)로 이루어질 수 있는 제 1 전극(661)을 갖는다. 예를 들어, 제 1 전극(661)은 양극(anode)이다.
제 1 전극(661)은 각 화소영역(P) 별로 형성되는데, 각 화소영역(P) 별로 형성된 제 1 전극(661) 사이에는 뱅크(bank, 670)가 위치한다. 즉, 제 1 전극(661)은 뱅크(670)를 각 화소영역(P) 별 경계부로 하여 화소영역(P) 별로 분리된 구조로 형성되어 있다.　
제 1 전극(661) 상부에 유기발광층(663)이 형성되어 있다. 유기발광층(663)은 각 화소영역(P) 별로 적(R), 녹(G), 청(B)의 색을 표현하거나, 백(W)색을 표현하게 된다. 유기발광층(663)은 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 발광 효율을 높이기 위해 정공주입층(hole injection layer), 정공수송층(hole transport layer), 발광층(emitting material layer), 전자수송층(electron transport layer) 및 전자주입층(electron injection layer)의 다중층으로 구성될 수도 있다.
그리고, 유기발광층(663)의 상부로는 전면에 제 2 전극(665)이 형성되어 있다. 제 2 전극(665)은 일함수 값이 비교적 작은 도전성 물질로 이루어지며 음극(cathode)이다. 예를 들어, 제 2 전극(665)은 알루미늄(Al), 마그네슘(Mg), 칼슘(Ca), 은(Ag), 또는 이들의 합금으로 이루어질 수 있다. 이때, 제 2 전극(665)은 이중층 구조로, 일함수가 낮은 금속 물질을 얇게 증착한 반투명 금속막 상에 투명한 도전성 물질을 두껍게 증착된 이층 구조일 수 있다.
이러한 발광다이오드(E)는 선택된 신호에 따라 제 1 전극(661)과 제 2 전극(665)으로 소정의 전압이 인가되면, 제 1 전극(661)으로부터 주입된 정공과 제 2 전극(665)으로부터 제공된 전자가 각각 유기발광층(663)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생되어 가시광선의 형태로 방출된다.
그리고, 이러한 구동 박막트랜지스터(Tr)와 발광다이오드(E) 상부에는 인캡슐레이션을 위한 인캡 기판인 제 2 기판(602)이 구비되어 있다. 여기서, 제 1 기판(601)과 제 2 기판(602)은 그 가장자리를 따라 실런트 또는 프릿으로 이루어진 접착제(미도시)가 구비되고 있으며, 이러한 접착제(미도시)에 의해 제 1 기판(601)과 제 2 기판(602)은 합착되어 패널상태를 유지하게 된다. 이때, 서로 이격하는 제 1 기판(601)과 제 2 기판(602) 사이에는 진공의 상태를 갖거나 또는 불활성 기체로 채워짐으로써 불활성 가스 분위기를 가질 수 있다.
본 발명의 제 5 실시형태에 따른 표시장치(600)는 어레이 기판을 구성하는 차광층(610)과 구동 박막트랜지스터(Tr) 사이에 제 1 평탄화막(100a)과, 표시 패널(DP)을 구성하는 어레이 패널(AP)과 터치 패널(TP) 사이에 제 2 평탄화막(100b)을 갖는다. 이들 평탄화막(100a, 100b)은 내열성 바인더(110, 도 2 참조)에 인접한 실록산 모이어티(122, 도 2 참조)와 다이설파이드 결합으로 연결된 실록산계 물질(120, 도 2 참조)이 분산되어 있으며, 선택적으로 티올기를 갖는 실록산계 전구체 물질을 포함한다.
산화물 반도체 또는 비정질 실리콘으로 이루어지는 박막트랜지스터(Tr)를 적층하기 위한 약 350℃ 이상의 고온 공정에 의해서도 제 1, 2 평탄화막(100a, 100b)을 구성하는 실록산계 물질(120, 도 2 참조)의 자기치유 메커니즘에 의하여 평탄화막(100)은 열화되지 않으며, 고온의 열 처리에 의하여 내-충격 특성이나 내열성이 향상된다. 고온의 박막트랜지스터(Tr) 제조 공정에도 제 1 평탄화막(100a)의 물성이 유지, 강화되므로, 제 1 평탄화막(100a)에서 크랙이 발생하는 것을 억제, 감소시킬 수 있다. 크랙 발생으로 인하여 제 1 평탄화막(100a)이 어레이 패널(AP)에서 박리되는 것을 방지할 수 있다.
또한, 고온 처리 공정에 의하여 형성된 박막트랜지스터(Tr)를 포함한 어레이 패널(AP)이 최종적으로 제조된 이후에도, 제 2 평탄화막(100b)은 터치 패널(TP)과 어레이 패널(AP) 사이에 견고한 합착을 유지할 수 있다. 고온의 박막트랜지스터 제조 공정 이후에도 제 2 평탄화막(100b)에서의 크랙 발생을 방지할 수 있으며, 제 2 평탄화막(100b)이 터치 패널(TP) 및/또는 어레이 패널(AP)에서 박리(peeling)되지 않으므로, 황변(yellow mura)을 억제하여 우수한 화질을 구현할 수 있다.
이하, 예시적인 실시예를 통하여 본 발명을 보다 상세하게 설명한다. 하지만 본 발명이 하기 실시예에 기재된 기술사상으로 한정되는 것은 아니다.
실시예 1: 저온 경화 공정에 따른 평탄화막 제조
실록산계 올리고머와 가교제를 혼합하여 바인더인 폴리실록산계 수지를 합성하고, 티올기를 갖는 실록산계 전구체로부터 다이설파이드 결합을 갖는 실록산계 물질을 합성하여 평탄화막을 제조하였다. 바인더의 주쇄를 구성하는 단위 유닛으로서 화학식 2의 R3가 메틸기, R5는 사이클로헥실 에폭시기로 치환된 에톡시기인 실록산 올리고머와, R4는 페닐기, R6은 비닐기로 치환된 에톡시기인 실록산 올리고머를 사용하여 하기 화학식 6으로 표시되는 폴리실록산계 바인더 수지를 합성하였으며, , 중량평균분자량(Mw)이 5,000 내지 15,000인 폴리실록산계 수지의 주쇄가가 평탄화막 중에 70 중량%가 되도록 조정하였다.
[화학식 6]
가교제는 화학식 4에서 R7 및 R8이 메틸기이며, 중량평균분자량이 1000 이하의 것을 사용하였고, 실록산 올리고머의 관능성 작용기와 반응시켜 가교결합을 형성하였으며, 평탄화막 중에 25 중량%가 되도록 조정하였다. 실록산계 물질을 제조하기 위하여 하기 반응식에 따라 제조되는 폴리헤드랄 올리고머릭 실세스퀴옥산인 실록산계 전구체 5 중량%를 사용하였다. 바인더의 출발 물질인 실록산 올리고머, 가교제 및 하기 반응식에 따라 합성된 실록산계 전구체와 유기용매(디에틸렌글리콜 메틸에틸 에테르와 프로필렌글리콜 모노메틸에테르 아세테이트가 7:3 중량비로 혼합)를 포함한 바인더 조성물을 230℃에서 경화시켜 평탄화막을 제조하였다.
[반응식]
실시예 2: 저온 경화 공정 후 고온 열처리에 따른 평탄화막 제조
실시예 1에서 제조된 평탄화막에 대하여 화학기상증착(CVD) 공정을 이용하여 산화물 반도체 제조 공정인 350℃에서 다시 열 처리를 수행하여 평탄화막을 제조하였다.
비교예 1: 저온 경화 공정 후 고온 열처리에 따른 평탄화막 제죠
실시예 1에서 사용한 티올기가 풍부한 실록산계 전구체를 사용하지 않고, 230℃에서 경화 공정을 수행하여, 폴리실록산계 바인더(70 중량%)와 가교제(30 중량%)만으로 구성된 평탄화막을 제조하였다. 경화 공정 후에 CVD 공정을 이용하여 350℃에서 다시 열 처리하였다.
비교예 2: 고온 경화 공정 후 고온 열처리에 따른 평탄화막 제죠
실시예 1에서 사용한 티올기가 풍부한 실록산계 전구체를 사용하지 않고, 350℃에서 경화 공정을 수행하여, 폴리실록산계 바인더(70 중량%)와 가교제(30 중량%)만으로 구성된 평탄화막을 제조하였다. 경화 공정 후에 CVD 공정을 이용하여 350℃에서 다시 열 처리하였다.
실험예 1: 평탄화막의 성분 분석
실시예 1 내지 2, 비교예 1 내지 2에서 각각 제조된 평탄화막에 대하여 푸리에 변환 적외선 분광법(Fourier transform infrared spectroscopy; FT-IR) 및 X선 광전자 분광법(X-ray Photoelectron Spectroscopy; XPS)에 따라 구성 성분을 분석하였다. 실시예 1, 실시예 2 및 비교예 1에서 각각 제조된 평탄화막에 대한 FT-IR 분석 결과는 각각 도 8a, 8b, 8c에 도시되어 있다. 또한 실시예 1, 실시예 2 및 비교예 1에서 각각 제조된 평탄화막에 대한 XPS 분석 결과는 각각 도 9a, 9b 및 9c에 도시되어 있다. 하기 표 1은 본 실험예에 따른 분석 결과를 또한 나타낸다.
평탄화막에 대한 FT-IR 및 XPS 분석 결과
FT-IR(㎝-1) XPS(eV)
실시예 1 1530 (S-S)
2600 (S-H)		 163.6/164.8 (S-S)
163.5/164.7/169.8 (S-H)
실시예 2 1530 (S-S) 163.6/164.8 (S-S)
비교예 1 1065 (Si-O) 104.5 (Si-O)
비교예 2 1065 (Si-O) 104.5 (Si-O)
실시예 1 및 실시예 2에서 합성된 평탄화막은 다이설파이드 결합(S-S)이 분석되어, 실록산계 전구체가 인접한 실록산 모이어티와 다이설파이드 결합을 형성하여 실록산계 물질을 구성하고 있는 것을 확인하였다. 고온 열처리가 되지 않은 실시예 1의 경우에는 티올기를 가지는 실록산 전구체가 잔류하였다. 반면, 비교예 1 및 2에서는 실록산 결합만을 가지고 있다. 이러한 분석을 통하여 평탄화막 중에 다이설파이드 결합을 갖는 실록산계 물질이 포함된 것을 확인할 수 있다.
실험예 2: 경화 온도에 따른 열 스트레스 분석
저온에서 경화된 비교예 1과, 고온에서 경화된 비교예 2의 평탄화막에 대하여 경화 후 냉각 처리에 따른 열 스트레스에 기인하는 변형율(strain rate)을 모의실험을 통하여 분석하였다. 분석 결과는 하기 표 2에 표시되어 있다. 표 2에 나타난 바와 같이, 평탄화막 경화 온도를 350℃로 변경하였을 경우, 230℃에서 경화시키는 경우와 비교하여 열에 의한 변형량이 37% 증가하였다.(5.106 ㎛에서 8.095 ㎛) 본 발명의 실시예 1 및 2에서 제조된 평탄화막은 모두 230℃라는 통상적인 유기막 경화 온도에서 열 경화를 수행하였으므로, 열 스트레스로 인한 변형은 적을 것이라고 유추할 수 있다.
경화 온도 차이에 따른 열 스트레스로 인한 변형
소재 변형율(㎛/min)
(20분 냉각)		 변형율(㎛/min)
(100분 냉각)		 변형
(㎛)		 크기
(GEN.2, ㎜)		 CTE
ppm/K		 ΔT
K
글라스
(Eagle XG)		 0.027 0.0055 0.55 470 3.6 350-25
평탄화막
(비교예 2)		 0.405 0.0809 8.095 470 53 350-25
평탄화막
(비교예 1)		 0.255 0.0510 5.106 470 53 230-25
실험예 3: 평탄화막에 대한 TGA 분석
실시예 1 내지 2, 비교예 1 내지 2에서 각각 제조된 평탄화막에 대하여 열질량분석(thermogravimetric analysis; TGA)을 수행하였다. TGA 분석을 수행하기 위하여 isothermal 350℃/90분 동안 수행하였다. 실시예 1, 2 및 비교예 1, 2에서 제조된 평탄화막에 대한 TGA 분석 결과는 도 10에 도시되어 있다. 비교예 1 및 비교예 2에서 제조된 평탄화막은 TGA 분석에 의하여 각각 4.8% 감소, 0.89% 감소하였다. 실시예 1 및 실시예 2에서 제조된 평탄화막은 TGA 분석에 의하여 각각 1.9%, 0.6% 감소하였다. 본 발명에 따라 제조된 평탄화막은 동일한 저온 경화 조건에서 경화된 실시예 1에 비하여 무게 감소가 훨씬 적어서 내열성이 향상되었음을 확인하였다. 특히 실시예 2에서 제조된 평탄화막은 저온에서 경화되었음에도 불구하고, 고온에서 경화된 비교예 2에서 제조된 평탄화막에 비하여 무게 감소가 훨씬 적어서 내열성이 매우 우수하다는 것을 알 수 있다.
실험예 4: 평탄화막에 대한 내-충격 특성 분석
실시예 1 내지 2, 비교예 1 내지 2에서 각각 제조된 평탄화막에 대한 내-충격 특성을 알아보기 위하여 열 충격에 의한 크랙이 발생하는지를 실험하였다. 각각 2 ㎛ 두께의 평탄화막을 준비하고, 열 충격(thermal shock, 350℃/30분)을 가하여 크랙 불량이 발생하는지를 확인하였다. 크랙이 발생하지 않을 경우에 동일한 절차를 반복하였다. 도 11a 내지 도 11d는 본 실험예에 따라 크랙 발생 여부를 확인한 사진이다.
비교예 1의 저온 경화 조건에서 경화된 평탄화막은 3회 반복 실험부터 크랙이 발생하였으나, 실시예 1의 평탄화막은 5회 반복 실험 이후에 크랙이 발생하였으며, 실시예 2의 평탄화막은 5회 반복 실험 이후에도 크랙이 발생하지 않았다. 따라서, 동일한 저온 경화 조건에서 경화하였을 경우에, 다이설파이드 결합을 갖는 실록산계 물질이 자기치유 기능을 하는 본 발명의 평탄화막이 내-충격 특성이 우수하여 크랙이 덜 발생하거나 전혀 발생하지 않는다는 것을 확인하였다. 특히, 실시예 2에서 제조된 평탄화막은 저온에서 경화되었음에도 불구하고, 고온에서 경화된 비교예 2에서 제조된 평탄화막이 5회 반복 실험에서 크랙이 발생한 것과 비교해서도, 내-충격 특성이 매우 우수하다는 것을 알 수 있다.
상기에서는 본 발명의 예시적인 실시형태 및 실시예에 기초하여 본 발명을 설명하였으나, 본 발명의 권리범위가 실시형태 및 실시예에 기재된 기술사상으로 한정되지 않는다. 오히려 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면, 전술한 실시형태 및 실시예에 기초하여 다양한 변형과 변경을 용이하게 추고할 수 있다. 하지만, 이러한 변형과 변경은 모두 본 발명의 권리범위에 속한다는 사실은 첨부하는 청구의 범위를 통하여 더욱 분명해 질 것이다.
100, 100a, 100b: 평탄화막 110: 바인더
120: 실록산계 물질 122: 실록산 모이어티
200, 300, 400, 500, 600: 표시장치
201, 301, 401, 501, 601: 제 1 기판
202, 302, 402, 502, 602: 제 2 기판
Tr: (구동) 박막트랜지스터 TrA: 트랜지스터 영역
P: 화소영역 AP: 어레이 패널
DP: 표시 패널 TP: 터치 패널
E: 발광다이오드

Claims (14)

  1. 폴리실록산계 수지로 이루어지는 바인더;
    상기 바인더에 분산되며, 서로 인접한 실록산 모이어티를 연결하는 다이설파이드기(disulfide group)를 가지는 실록산계 물질; 및
    상기 바인더에 분산되며, 상기 실록산계 물질의 상기 다이설파이드기를 형성하는 티올기(thiol group)를 갖는 실록산 모이어티를 포함하는 실록산계 전구체
    를 포함하는 평탄화막.
  2. 삭제
  3. 제 1항에 있어서,
    상기 실록산 모이어티는 실세스퀴옥산 모이어티인 평탄화막.
  4. 제 1항에 있어서, 상기 폴리실록산계 수지는 중합성 관능기가 도입된 사이클로 실록산 모노머 또는 올리고머, 사면체 구조의 실록산 모노머 또는 올리고머, 또는 실세스퀴옥산 올리고머의 중합물인 평탄화막.
  5. 기판 상에 위치하는 터치 패널;
    상기 터치 패널과 이격하여 위치하는 박막트랜지스터; 및
    상기 터치 패널과 상기 박막트랜지스터 사이에 위치하며, 제 1항에 기재된 평탄화막
    을 포함하는 표시장치용 어레이 기판.
  6. 기판 상에 위치하는 박막트랜지스터;
    상기 기판과 상기 박막트랜지스터 사이에 위치하는 차광층; 및
    상기 차광층과 상기 박막트랜지스터 사이에 위치하며, 제 1항에 기재된 평탄화막
    을 포함하는 표시장치용 어레이 기판.
  7. 제 6항에 있어서,
    상기 기판과 상기 차광층 사이에 위치하는 터치 패널과, 상기 터치 패널과 상기 차광층 사이에 위치하는 제 2 평탄화막을 더욱 포함하고,
    상기 제 2 평탄화막은, 폴리실록산계 수지로 이루어지는 제 2 바인더와, 상기 제 2 바인더에 분산되며, 인접한 실록산 모이어티를 연결하는 다이설파이드기를 가지는 제 2 실록산계 물질을 포함하는 표시장치용 어레이 기판.
  8. 제 5항 내지 제 7항 중 어느 하나의 항에 있어서,
    상기 박막트랜지스터는 비정질 실리콘 또는 산화물 반도체로 이루어지는 반도체층을 포함하는 표시장치용 어레이 기판.
  9. 서로 마주하는 제 1 기판 및 제 2 기판;
    상기 제 1 기판 상에 위치하는 터치 패널;
    상기 터치 패널과 상기 제 2 기판 사이에서 상기 터치 패널과 이격하여 위치하는 박막트랜지스터; 및
    상기 터치 패널과 상기 박막트랜지스터 사이에 위치하며, 제 1항에 기재된 평탄화막
    을 포함하는 표시장치.
  10. 서로 마주하는 제 1 기판 및 제 2 기판;
    상기 제 1 기판과 상기 제 2 기판 사이에 위치하는 박막트랜지스터;
    상기 제 1 기판과 상기 박막트랜지스터 사이에 위치하는 차광층; 및
    상기 차광층과 상기 박막트랜지스터 사이에 위치하며, 제 1항에 기재된 평탄화막
    을 포함하는 표시장치.
  11. 제 10항에 있어서,
    상기 제 1 기판과 상기 차광층 사이에 위치하는 터치 패널과, 상기 터치 패널과 상기 차광층 사이에 위치하는 제 2 평탄화막을 더욱 포함하고,
    상기 제 2 평탄화막은, 폴리실록산계 수지로 이루어지는 제 2 바인더와, 상기 제 2 바인더에 분산되며 인접한 실록산 모이어티를 연결하는 다이설파이드기를 가지는 제 2 실록산계 물질을 포함하는 표시장치.
  12. 제 9항 내지 제 11항 중 어느 하나의 청구항에 있어서,
    상기 박막트랜지스터는 비정질 실리콘 또는 산화물 반도체로 이루어지는 반도체층을 포함하는 표시장치.
  13. 제 1항에 있어서,
    상기 실록산계 물질의 상기 실록산 모이어티는 선형 실록산 모이어티, 사이클로 실록산 모이어티, 사면체 실록산 모이어티 또는 실세스퀴옥산 구조의 실록산 모이어티를 가지는 평탄화막.
  14. 제 1항에 있어서,
    상기 실록산계 전구체의 상기 실록산 모이어티는 선형 실록산 모이어티, 사이클로 실록산 모이어티, 사면체 실록산 모이어티 또는 실세스퀴옥산 구조의 실록산 모이어티를 가지는 평탄화막.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101391959B1 (ko) * 2007-01-29 2014-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 컬러 필터 및 그의 제조방법, 및 그 컬러 필터를 가지는전자기기

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102010391B1 (ko) * 2012-12-12 2019-10-21 엘지디스플레이 주식회사 영상 표시장치의 차광부재 코팅 조성물 및 이를 포함하는 영상 표시장치
KR102391354B1 (ko) * 2014-06-30 2022-04-28 엘지디스플레이 주식회사 차광 물질 및 이를 포함하는 표시장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101391959B1 (ko) * 2007-01-29 2014-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 컬러 필터 및 그의 제조방법, 및 그 컬러 필터를 가지는전자기기

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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Judit Canadell et al. Self-Healing Materials Based on Disulfide Links. Macromolecules. 2011., Volumes 44, Pages 2536-2541. 사본 1부.*

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