KR102622149B1 - 발광소자 - Google Patents
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Abstract
발광소자는 플립칩 발광다이오드 및 캐리어 기판을 포함하고, 플립칩 발광다이오드는 솔더 페이스트를 통해 캐리어 기판에 고정되며; 상기 플립칩 발광다이오드는 반도체 발광 시퀀스, 반도체 발광 시퀀스의 동일 측에 위치하고, 전기적 특성이 반대인 제1 결합 전극 및 제2 결합 전극을 포함하며; 제1 결합 전극 및 제2 결합 전극은 반도체 발광 시퀀스의 일측으로부터 전이금속층, 결합층을 순서대로 포함하고, 반도체 발광 시퀀스의 적층 방향에서 보면, 결합층은 제1 부분 및 제2 부분을 포함하며; 공정층은 플립칩 발광다이오드와 캐리어 기판 사이에 있고, 상기 제1 결합 전극 및 제2 결합 전극의 결합층의 제1 부분과 솔더 페이스트 내의 주석이 공정을 이루면서 형성되고, 결합층의 제2 부분은 공정층과 전이금속층 사이에 있다.
Description
본 발명은 플립칩 발광다이오드 및 플립칩 발광다이오드가 플립칩 기술을 통해 장착되어 있는 발광소자에 관한 것이다.
발광다이오드는 반도체 재료에 전류를 인가하여, 전자와 정공의 결합을 통해 에너지를 빛의 형태로 방출한다. 종래의 광원에 비해, 발광다이오드는 전력 소모가 낮고, 친환경적이며, 사용 수명이 길고, 반응이 빠른 등 장점이 있으며, 현재 발광다이오드는 조명 분야 및 디스플레이 분야에서 광범위하게 응용되고 있다.
발광다이오드 칩을 패키징 기판 또는 운용 기판에 장착하여 패키지 또는 응용품을 얻고, 일반적으로 사용되는 본딩 기술에는 와이어 본딩 및 플립칩이 있다. 플립칩 기술은 칩 패키징 부피를 줄이고 신호 전송 경로를 단축시키는 장점이 있으며, 현재 이미 고전력 발광다이오드칩의 패키징에 광범위하게 응용되고 있다. 일종의 플립칩 본딩 기술은 구체적으로, 발광다이오드의 공정 결합 전극과 패키징 기판 또는 응용 회로 기판 상의 공정 결합 전극 사이에 솔더 페이스트를 바른 다음, 예를 들면 리플로우 오븐을 통해 발광다이오드칩과 패키징 기판 또는 응용 회로 기판을 가열하여, 공정 용접을 실현한다.
최근, 디스플레이, 플렉시블 필라멘트, 플렉시블 램프 스트립 등 응용 분야의 발전에 따라, 상당한 일부 제품은 플렉시블 기판을 칩의 마운팅 기판으로 사용하나, 플렉시블 기판의 열 팽창 계수가 너무 커, 플립칩 공정 결합 전극 구조의 다이 본딩 능력에 대한 요구가 더 높아졌으며, 종래의 플립칩 공정 결합 전극 구조를 상기 제품에 응용할 경우, 다이 본딩 후의 추력 값이 낮고, 리플로우 솔더링 후 전극이 쉽게 떨어지는 등 이상 현상이 발생하기 쉽다.
한편, 디스플레이 화면의 픽셀에 대한 요구가 높아지면서, 픽셀 간격(pitch)은 점점 작게 요구되고, 칩도 점점 작게 요구된다. 칩의 크기가 작아짐에 따라, 칩 상의 두 전극인 공정 결합 전극이 제공하는 공정 면적이 작아진다. 플렉시블 마운팅 기판이든 강성 기판이든, 모두 공정 결합 전극의 공정 면적의 제한을 받으므로, 작은 크기의 칩의 공정 능력도 저하된다. 따라서, 어떻게 작은 크기의 칩의 공정 능력을 향상시키고, 또한 공정 결합 전극의 용접 신뢰성을 보장할 것인가 고려해야 한다.
본 발명은 플립칩 발광다이오드 및 캐리어 기판을 포함하며, 상기 플립칩 발광다이오드는 반도체 발광 시퀀스, 반도체 발광 시퀀스의 동일 측에 위치하고 전기적 특성이 반대인 제1 결합 전극 및 제2 결합 전극을 포함하며, 제1 결합 전극 및 제2 결합 전극은 반도체 발광 시퀀스의 일측으로부터 전이금속층, 결합층을 순서대로 포함하고,
상기 플립칩 발광다이오드의 제1 결합 전극 및 제2 결합 전극은 솔더 페이스트를 통해 캐리어 기판에 고정되며, 결합층은 제1 부분 및 제2 부분을 구비하고, 제1 부분만이 솔더 페이스트 내의 주석과 공정층을 형성하며, 제2 부분은 공정층과 전이금속층 사이에 위치하는 발광소자를 제공한다.
바람직하게는, 상기 결합층의 제1 부분의 전이금속층의 상면에서의 두께는 50nm ~ 300nm이다.
결합층의 제2 부분은 중간층으로서 공정층과 전이금속층 사이에 위치하여, 원래의 결합층과 전이금속층 사이의 계면 결합력을 유지함으로써, 발광다이오드가 캐리어 기판에 장착된 후의 다이 본딩 능력을 향상시키고, 추력 값을 증가시키며, 동시에 주석이 결합층을 통과하여 전이금속층에 도달하거나 나아가 에피택셜 표면에 도달하여, 칩 고장을 일으키는 것을 방지한다.
도 1은 실시예 1의 발광다이오드가 1회 리플로우 솔더링 공정을 거쳐 패키징 기판에 고정된 구조 개략도이다.
도 2는 실시예 1의 발광다이오드를 제1 결합 전극 및 제2 결합 전극의 일측에서 본 평면 구조 개략도이다.
도 3은 도 2의 발광다이오드의 점선a위치의 두께 방향에 따른 단면 구조 개략도이다.
도 4는 실시예 1의 발광다이오드의 제2 결합 전극의 금속층 개략도이다.
도 5는 실시예 1에서 언급한 샘플의 추력 값의 상대적 값의 곡선도이며, Ni300nm의 샘플의 추력 값은 기준 값으로 1이고, 기타 샘플의 값은 상응한 샘플로 측정된 추력 값의 Ni300nm 샘플의 추력 값에 대한 상대적 값이다.
도 6은 실시예 1에서 언급한 결합층이 Ni750nm인 샘플의 제2 결합 전극의 일부 FIB-SEM도이다.
도 7은 실시예 2의 발광다이오드의 제2 결합 전극의 금속층 개략도이다.
도 8은 실시예 3의 발광다이오드의 제2 결합 전극의 금속층 개략도이다.
도 9는 실시예 4의 플립칩 고전압 발광다이오드의 평면 구조 개략도를 도시하였다.
도 10은 도 9의 선A에 따른 단면 구조 개략도를 도시하였고, 도 10에서 좌측에서 우측 방향으로의 단면 구조는 도 9에서 선A의 화살표 방향에 따른 단면 구조이다.
도 11은 도 10의 선B에 따른 단면 구조 개략도를 도시하였고, 도 11에서 좌측에서 우측 방향으로의 단면 구조는 도 9에서 선B의 화살표 방향에 따른 단면 구조도이다.
도 12는 종래 기술 및 본 발명의 플립칩 고전압 발광다이오드의 추력 값 대비도를 도시하였고, 1호 칩의 추력 값은 기준 값 1이고, 2호 칩의 추력 값은 1호 칩의 추력 값의 1.6배 정도이다.
도 13은 종래의 플립칩 고전압 발광다이오드의 평면 구조 개략도를 도시하였다.
도 14는 도 13의 선A'에 따른 단면 구조 개략도를 도시하였고, 도 14에서 좌측에서 우측 방향으로의 단면 구조는 도 13에서 선A'의 화살표 방향에 따른 단면 구조이다.
도 2는 실시예 1의 발광다이오드를 제1 결합 전극 및 제2 결합 전극의 일측에서 본 평면 구조 개략도이다.
도 3은 도 2의 발광다이오드의 점선a위치의 두께 방향에 따른 단면 구조 개략도이다.
도 4는 실시예 1의 발광다이오드의 제2 결합 전극의 금속층 개략도이다.
도 5는 실시예 1에서 언급한 샘플의 추력 값의 상대적 값의 곡선도이며, Ni300nm의 샘플의 추력 값은 기준 값으로 1이고, 기타 샘플의 값은 상응한 샘플로 측정된 추력 값의 Ni300nm 샘플의 추력 값에 대한 상대적 값이다.
도 6은 실시예 1에서 언급한 결합층이 Ni750nm인 샘플의 제2 결합 전극의 일부 FIB-SEM도이다.
도 7은 실시예 2의 발광다이오드의 제2 결합 전극의 금속층 개략도이다.
도 8은 실시예 3의 발광다이오드의 제2 결합 전극의 금속층 개략도이다.
도 9는 실시예 4의 플립칩 고전압 발광다이오드의 평면 구조 개략도를 도시하였다.
도 10은 도 9의 선A에 따른 단면 구조 개략도를 도시하였고, 도 10에서 좌측에서 우측 방향으로의 단면 구조는 도 9에서 선A의 화살표 방향에 따른 단면 구조이다.
도 11은 도 10의 선B에 따른 단면 구조 개략도를 도시하였고, 도 11에서 좌측에서 우측 방향으로의 단면 구조는 도 9에서 선B의 화살표 방향에 따른 단면 구조도이다.
도 12는 종래 기술 및 본 발명의 플립칩 고전압 발광다이오드의 추력 값 대비도를 도시하였고, 1호 칩의 추력 값은 기준 값 1이고, 2호 칩의 추력 값은 1호 칩의 추력 값의 1.6배 정도이다.
도 13은 종래의 플립칩 고전압 발광다이오드의 평면 구조 개략도를 도시하였다.
도 14는 도 13의 선A'에 따른 단면 구조 개략도를 도시하였고, 도 14에서 좌측에서 우측 방향으로의 단면 구조는 도 13에서 선A'의 화살표 방향에 따른 단면 구조이다.
실시예 1
도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 이러한 실시예들은 본 공개가 철저하고 완전해지도록 하고, 당업자에게 본 발명의 범위를 충분히 전달하기 위해 제공된다. 따라서 본 발명은 여러 가지 서로 다른 형태로 실시될 수 있으며, 여기서 공개된 예시적 실시예에 한정되는 것으로 해석되어서는 안된다. 도면에서, 소자의 크기(예를 들면 폭, 길이 및 두께)는 명확한 설명을 위해 과장될 수 있다. 전체 명세서에서, 동일한 도면 부호는 동일한 소자를 나타낸다.
본 발명은 플립칩 발광다이오드 및 캐리어 기판을 포함하고, 플립칩 발광다이오드는 솔더 페이스트를 통해 캐리어 기판에 고정되며, 상기 플립칩 발광다이오드는 한 층씩 적층되는 다층의 반도체 발광 시퀀스, 반도체 발광 시퀀스의 동일 측에 위치하고 전기적 특성이 반대인 제1 결합 전극 및 제2 결합 전극을 포함하며, 제1 결합 전극 및 제2 결합 전극은 반도체 발광 시퀀스의 일측으로부터 전이금속층, 결합층을 순서대로 포함하고,
공정층은 플립칩 발광다이오드와 캐리어 기판 사이에 위치하고, 상기 제1 결합 전극 및 제2 결합 전극의 결합층의 제1 부분과 솔더 페이스트 내의 주석이 공정을 이루면서 형성된 공정층이며, 공정층과 전이금속층 사이에 또한 제2 두께를 갖는 결합층이 남아 있고, 반도체 발광 시퀀스의 적층 방향에서 보면, 상기 결합층의 제2 부분의 두께는 50nm ~ 300nm인 발광소자를 제공한다.
상기 캐리어 기판은 패키징 기판 또는 회로 기판이다.
상기 리플로우 솔더링 공정은 적어도 1회이며, 예를 들면 1회 또는 2회이다.
도 1에 도시한 바와 같이, 상기 발광소자는 패키지이며, 패키징 기판(300)과 패키징 기판(300)에 장착된 플립칩 발광다이오드를 포함한다. 플립칩 발광다이오드는 적어도 전기적 특성이 반대인 제1 결합 전극(209) 및 제2 결합 전극(210)을 포함한다. 발광다이오드의 제1 결합 전극(209) 및 제2 결합 전극(210)은 각각 솔더 페이스트(304, 305) 및 1회 리플로우 솔더링 공정을 통해 패키징 기판(300)의 제1 패키징 전극(320)과 제2 패키징 전극(303)에 연결된다.
패키징 기판(300)은 응용 요구에 따라 선택할 수 있으며, 예를 들면 플렉시블 필라멘트 램프 또는 램프 스트립의 플렉시블 기판(FPC)과 같은 플렉시블 기판, 또는 COB알루미늄계 기판 또는 FR4플렉시블 기판과 같은 플렉시블 기판이다. 패키징 기판 상에 제1 패키징 전극(302)과 제2 패키징 전극(303)이 포함된다.
또한 추가적으로 패키지의 패키징 기판을 솔더 페이스트 및 리플로우 솔더링 공정을 통해 회로 기판에 장착하여, 응용품의 발광소자를 얻을 수 있고, 발광다이오드의 제1 결합 전극 및 제2 결합 전극은 2회의 리플로우 솔더링 공정을 통해 처리해야 한다.
솔더 페이스트(302, 303)는 주석-Ag, 주석-Bi, 주석-Zn, 주석-Ag-Cu, 주석-Cu 및 주석-Au 합금(이들은 모두 주석을 포함) 중 적어도 1종을 선택할 수 있다.
솔더 페이스트(302, 303)는 제1 결합 전극(209) 및 제2 결합 전극(210)을 패키징 기판(300)에 설치된 제1 패키징 전극(302)과 제2 패키징 전극(303)에 각각 연결시킨다. 여기서, 솔더 페이스트(302, 303)는 제1 결합 전극(209) 및 제2 결합 전극(210)의 상면과 접촉하고 압력에 의해 펼쳐지면서 제1 결합 전극(209) 및 제2 결합 전극(210)의 측면을 각각 피복한다. 리플로우 솔더링 공정 조건에서, 솔더 페이스트 내의 주석은 제1 결합 전극(209) 및 제2 결합 전극(210)의 상면 및 측면으로부터 제1 결합 전극 및 제2 결합 전극의 내부로 확산되어 일정한 두께의 공정층을 형성한다. 리플로우 솔더링의 온도는 서로 다른 용융점을 가진 서로 다른 솔더 페이스트에 따라 통상적인 선택을 진행할 수 있으며, 일반적으로 최저 150°이고, 최고 270°이다.
상기 발광소자는 응용품의 발광소자일 수도 있으며, 예를 들어 회로 기판 및 플립칩 발광다이오드를 포함하고, 플립칩 발광다이오드는 솔더 페이스트 및 1회 리플로우 솔더링 공정을 통해 회로 기판에 직접 장착된다. 상기 회로 기판은 예를 들어 폴리이미드 또는 폴리에스테르 필름을 주요 재료로 제조되는 PCB기판과 같은 플렉시블 기판일 수 있다.
발광다이오드는 일반적인 크기를 가지거나 또는 일반적인 크기보다 작을 수 있으며, 예를 들면 작은 크기의 발광다이오드의 반도체 발광 시퀀스의 변의 길이는 바람직하게 300㎛ 이하일 수 있으며, 더욱 바람직하게는 100 ~ 300㎛, 또는 100 ~ 200㎛, 또는 100㎛ 이하보다 더 작은 크기일 수 있으며, 바람직하게는 적어도 40㎛이다. 100㎛ 이하의 발광다이오드는, 선택적으로, 주요 출광면에 투명성 기재가 없다. 반도체 발광 시퀀스의 두께는 1 ~ 8㎛이다. 작은 크기의 발광다이오드는 상술한 수평 면적 및 두께를 가지며, 소형 및 또는 박형 발광장치가 요구되는 다양한 전자 장치에 쉽게 응용될 수 있다.
도 2 ~ 도 3에 도시한 바와 같이, 상기 플립칩 발광다이오드는 구체적으로, 반도체 발광 시퀀스(200), 반도체 발광 시퀀스(200)의 동일 측에 위치하고 전기적 특성이 반대되는 제1 결합 전극(209) 및 제2 결합 전극(210)을 포함한다.
제1 결합 전극(209) 및 제2 결합 전극(210)은 일반적으로 동일한 다층 금속층을 구비하여 이루어지며, 구체적으로 반도체 발광 시퀀스의 일측으로부터 전이금속층, 결합층을 포함한다. 스퍼터링 도금 공정을 통해 제1 결합 전극(209) 및 제2 결합 전극(210)의 다층 금속층을 형성할 수 있다.
도 4에 도시한 바와 같이, 제2 결합 전극(210)을 예로 들면, 구체적으로, 상기 전이금속층은 결합층과 둔화층(208) 사이에 있고, 전이금속층은 일층 또는 다층이며, 예를 들면 전이금속층은 응력완충층(210a), 응력전이층(210b) 및 반사층의 적어도 1종의 기능층이다.
일 실시 형태로서, 전이금속층은 응력완충층(210a) 및 응력전이층(210b)의 조합이며, 응력완충층(210a)은 후속 형성된 결합층(201c)의 응력을 제거하기 위한 것이며, 결합층의 응력이 과대해져, 크랙이 발생하여 쉽게 누전되는 상황으로 인해 발광다이오드 칩의 품질이 저하되는 것을 방지한다.
응력완충층(210a)은 발광층의 방사 파장대에 대해 높은 반사 효과(예를 들면 80% 이상의 반사율)를 제공하도록 반사층으로 사용될 수도 있다. 또는 응력완충층(210a)을 형성하기 전에, 한 층의 별도의 반사층을 형성하는 것을 더 포함하고, 반사층은 발광층의 방사 파장대에 대해 높은 반사 효과(예를 들면 80% 이상의 반사율)을 발생한다.
바람직한 응력완충층(210a)은 Ti, Al, Cu, Au 중의 1종 이상이다.
응력전이층(210b)은 응력완충층(210a)과 결합층(210c)의 계면 사이에 접착되고, 상기 응력전이층(210b)은 결합층과 응력완충층 사이의 응력전이 역할을 하여, 두 층 사이의 결합력을 증가시킬 수 있다. 응력전이층(210b)은 바람직하게 Ti, 또는 Cr이다.
결합층(210c)이 제1 결합 전극(209) 및 제2 결합 전극(210)이 리플로우 솔더링 공정을 통해 패키징 기판 또는 응용 기판에 접합될 때, 솔더 페이스트 내의 주석과 공정층을 형성한다.
바람직하게는, 전이금속층 및 결합층은 증착 공정을 통해 순서대로 증착되며, 전기 도금과 같은 기타 공정에 비해, 결합층이 상기 전이금속층의 상면 및 측벽을 더 잘 피복할 수 있게 하고, 치밀성, 표면 평탄도 및 금속층 사이의 계면 결합력이 더욱 높다. 더욱 바람직하게는, 다중 포토마스크 패턴을 이용하여 결합층의 피복 영역을 정의하고 다중 코팅 공정의 보조에 의하여 결합층의 전이금속층의 측벽에 피복되는 두께를 증가시킬 수 있다. 추가적으로, 다중 코팅 공정을 통해, 결합층의 전이금속층의 측벽을 피복하는 두께를 충분히 두껍게 하여, 솔더 페이스트를 통해 패키징 기판 또는 회로 기판에 장착한 후, 전이금속층의 측벽과 형성된 공정층 사이에 제2 부분의 결합층을 구비하도록 하여, 이를 통해 측벽 위치의 공정 능력을 향상시키고, 또한 주석이 결합층을 통과하여 전이금속층 내에 도달하거나, 심지어 에피택셜층의 표면까지 도달하여, 칩 고장을 일으키는 것을 방지할 수 있다.
결합층(210c)은 제1 부분(201c1) 및 제2 부분(210c2)을 포함하고, 제1 부분(210c1)은 솔더 페이스트 내의 주석과 공정층을 형성하기 위한 것이고, 제2 부분(210c2)은 제1 부분과 전이금속층 사이에 있고, 결합층(210c)의 제2 부분(210c2)은 제1 부분에 비해 반도체 발광 시퀀스에 더 가깝고, 결합 전극이 리플로우 솔더링 공정을 통해 캐리어 기판에 접합되면, 결합층의 제1 부분은 솔더 페이스트 내의 주석과 공정층을 형성한다. 결합층(210c)의 제2 부분(210c2)은 중간층으로서 공정층과 전이금속층 사이에 있음으로써, 원래의 결합층과 전이금속층 사이의 계면 결합력을 유지하여, 공정층과 전이금속층 사이의 직접 접촉을 방지하고, 원래의 결합층과 전이금속층 사이의 결합력이 파괴되는 것을 방지하므로, 발광다이오드가 캐리어 기판에 장착된 후의 다이 본딩 능력을 향상시키고, 추력 값을 향상시며, 동시에 주석이 결합층을 통과하여 전이금속층에 도달하거나 나아가 에피택셜층의 표면에 도달하여 칩 고장을 일으키는 것을 방지한다.
반도체 발광 시퀀스의 적층 방향에서 보면, 공정층과 전이금속층 사이의 결합층(210c)의 제2 부분(210c2)의 두께는 T1이고, 공정층에서 주석의 불균일한 확산으로 인해, 본 발명의 T1은 공정층과 전이금속층 사이의 결합층(210c)의 제2 부분(210c2)의 최소 두께이고, T1은 0nm보다 크고, 바람직하게 T1은 적어도 50nm이다. 두꺼운 제2 부분(210c2)의 결합층은 원래 결합층과 전이금속층 사이의 계면 작용력을 유지하여, 용접 패드의 추력 값을 증가시킬 수 있으며, 또한 주석이 결합층의 일부 위치에서 너무 빨리 확산되어 결합층의 원래 결합층과 전이금속층 사이의 계면에 도달하여 추가적으로 다른 금속층으로 확산되거나 또는 에피택셜층 표면으로 확산되는 것을 방지하여, 칩이 고장나는 문제가 발생하는 것을 방지한다. 또한 결합층은 전이금속층의 측벽에 두께가 더욱 두꺼운 피복을 형성하여, 측벽 위치의 공정과 차단을 개선할 수도 있다. 반도체 발광 시퀀스의 적층 방향에서 보면, 결합층의 제2 부분의 공정층과 전이금속층 사이의 두께(T1)는 최대 300nm이며, 제2 부분(210c2)의 두께가 너무 두꺼우면 다이 본딩 능력 및 추력 값에 대해 개선 작용이 없고, 오히려 결합 전극의 응력이 너무 커져, 크랙이 발생하기 쉽다.
결합층(210c)의 제1 부분(210c1) 및 제2 부분(210c2)은 선택적으로 모두 Ni층 또는 Ni를 함유하되 Ni의 질량 백분율 함량이 50%를 초과하는 합금층 또는 공동 도금층이고, 합금층 또는 공동 도금층은 Ti 층 또는 Au 층과 같은 적어도 하나의 다른 금속층이 Ni 층에 삽입되어 겹층의 복합층을 형성하는 것을 허용하거나, 또는 Ti 층 또는 Au 층과 같은 다른 금속층이 Ni층과 1회 적층 또는 중복 적층되어 복합층을 형성하는 것을 허용하고, 복합층의 Ni의 총 두께가 다른 금속층의 두께보다 크며, 인접한 Ni층 사이의 적어도 하나의 다른 금속층의 두께는 Sn이 통과하도록 허용하는 두께이고, 복합층에서 전이금속층과 가장 가까운 층은 Ni층이다.
도 5에 도시된 추력 값의 곡선도는 제1 결합 전극 및 제2 결합 전극이 서로 다른 두께를 가진 결합층의 발광다이오드를 테스트 샘플로 하고, 솔더 페이스트 및 2회 리플로우 솔더링 공정을 통해 캐리어 기판에 고정한 후, 캐리어 기판에서 발광다이오드를 탈락시키는 추력 값의 테스트 결과를 반영하였다. 결합층은 Ni층이고, 응력완충층은 Al층이며, 응력전이층은 Ti층이다. 솔더 페이스트의 성분은 주석-은-구리이며, 리플로우 솔더링의 온도는 270℃이다. 캐리어 기판은 플렉시블 회로 기판인 FPC기판이다. 결합층의 두께가 증가함에 따라, 추력 값도 상승함을 알 수 있다. 반도체 발광 시퀀스의 적층 방향에서 보면, 결합층의 두께가 300nm일 경우, 결합층의 두께와 주석으로 형성된 공정층의 두께가 불충분하여, 다이 본딩 능력이 낮아지고, 추력 값이 낮아진다. 결합층의 두께가 500nm일 경우, 결합층의 두께와 주석으로 형성된 공정층의 두께가 증가하여, 다이 본딩 능력이 향상되고, 추력 값이 증가하며, 주석이 결합층에서 확산되어 형성된 공정층의 최대 두께는 500nm에 가까우며, 이론적으로 500nm의 결합층은 주석과 충분한 두께의 공정층을 형성할 수 있지만, 결합층 내부의 치밀성 또는 두께 등 일부 불균일한 현상으로 인해, 부분 확산이 여전히 너무 빨라, 주석이 전이금속층의 계면에 도달하게 되고, 원래 결합층과 전이금속층의 코팅 공정 과정에서 형성된 계면 결합력이 부분적으로 파괴되고, 추력 값이 충분하지 않으며, 또한 주석이 전이금속층 내 또는 에피택셜 표면에 도달하여, 칩이 고장나는 위험이 발생한다. 결합층을 750nm까지 두껍게 하면 추력 값이 추가 향상된다. 도 6에서 제공되는 결합층의 두께가 750nm인 샘플이 솔더 페이스트 도포 및 2회 리플로우 솔더링 공정을 통해 캐리어 기판에 고정된 후 얻은 제2 결합 전극의 FIB-SEM도를 결합하고, 또한 EDX분석과 결합하면, 주석이 결합층에서 확산되어 형성되는 공정층의 평균 두께는 약 500nm이고, 공정층과 전이금속층 사이에는 나머지 두께의 결합층을 더 포함하고, 나머지 두께의 결합층은 주석이 전이금속층의 계면에 도달하는 것을 완전히 차단하며, 결합층에서 부분적으로 너무 빠르게 확산된 주석이 전이금속층의 계면에 도달하는 것을 차단하는 것도 포함하며, 동시에 원래 결합층과 전이금속층의 코팅 공정 과정에서 형성된 계면 결합력을 유지하므로, 결합층이 500nm인 샘플에 비해 추력 값이 추가로 향상된다.
도 3에 도시한 바와 같이, 본 발명의 플립칩 발광다이오드는, 반도체 발광 시퀀스의 제1 도전성 반도체층(202)의 일측에서 주요 출광면을 제공하거나 또는 기재(100)가 발광 반도체 시퀀스를 지지하는 경우, 기재(100)은 투명하고 반도체 발광 시퀀스로부터 떨어진 제2 표면을 발광다이오드의 주요 출광면으로 구비한다. 기재(100)는 제1 표면, 제2 표면 및 측벽을 포함하고, 제1 표면과 제2 표면은 상대적이며, 기재(100)은 적어도 제1 표면의 적어도 일부 영역에 형성된 복수의 돌기를 포함한다. 예를 들면, 기재(100)은 패턴화된 사파이어 기판일 수 있다. 기재(100)의 제1 표면은 반도체 발광 시퀀스를 지지한다.
기재(100)은 사파이어 기재와 같은 성장 기판이며, 사파이어 기재 상에 MOCVD공정을 통해 표면에서 반도체 발광 시퀀스를 얻고, 또한 단일 발광다이오드를 얻도록 상기 성장 기판은 상기 반도체 발광 시퀀스를 지지하여 전극, 둔화층의 제조 공정 및 반도체 발광 시퀀스, 기재의 절단 공정을 진행하거나, 또는 상기 기재는 결합 기판이고, 단일 발광다이오드를 얻도록 성장 기판에서 반도체 발광 시퀀스의 성장이 완료된 후, 결합 공정을 통해 결합 기판으로 전사하여 전극, 둔화층의 제조 공정 및 반도체 발광 시퀀스, 기재의 절단 공정을 완성한다. 상기 반도체 발광 시퀀스(200)는 기재(100) 상에서 하나 이상일 수 있고, 복수의 반도체 발광 시퀀스(200) 사이는 직렬 또는 병렬의 방식으로 전기적으로 연결된다.
반도체 발광 시퀀스(200)는 제1 도전형 반도체층(202), 활성층(203) 및 제2 도전형 반도체층(204)을 포함한다. 여기서, 제1 도전성은 n형 또는 p형일 수 있다. 제2 도전성은 제1 도전성과 반대되고, 또한 n형 또는 p형일 수 있다. 구체적으로 반도체 발광 시퀀스는 III-V형 질화물계 반도체를 포함할 수 있고, 예를 들면 자외선, 청색 광 또는 녹색 광 대역의 광 방사를 제공하도록 (Al, Ga, In)N의 질화물계 반도체를 포함하거나; 또는 적색 광 또는 적외선의 광 방사를 제공하도록 (Al, Ga, In)P의 인화물 반도체 또는 (Al, Ga, In)As의 비화물계 반도체를 포함할 수 있다.
반도체 발광 시퀀스에서, 제2 도전형 반도체층(204)의 외부 표면은 주요 출광면 또는 기재(100)에서 가장 먼 위치에 위치한다. 제2 도전형 반도체층(204)의 일부 표면은 두께 방향으로 반도체 발광 시퀀스를 식각하여, 제2 도전형 반도체층(204)과 활성층(203) 및 제1 도전형 반도체층(202)의 일부 두께만 제거되어 홈부 또는 단차 영역이 형성되도록 한다. 홈부 또는 단차 영역은 제1 도전형 반도체층(202)의 일부를 노출시킨다. 발광 다이오드에서, 제1 도전형 반도체층(202)이 노출된 홈부 또는 단차 영역에 소정의 두께와 폭을 가진 제1 금속 전극층(206)을 형성하고, 제2 도전형 반도체층(204)의 외부 표면의 한 영역에 소정의 두께 및 소정의 면적을 가지는 투명 전극층(205)과 제2 금속 전극층(207)을 형성한다. 제2 도전형 반도체층(204)의 표면은 전면에 한 층의 금속 반사층(예를 들면 은)이 피복될 수 있다.
절연층(208)은 반도체 발광 시퀀스의 상면 및 측벽을 피복하고, 제1 결합 전극(209) 및 제2 결합 전극(210)은 둔화층(208)의 표면에 피복되고, 둔화층(208)의 제1 개구 및 제2 개구를 통해 각각 제1 금속 전극층(206) 및 제2 금속 전극층(207)과 접촉한다. 제1 결합 전극(209) 및 제2 결합 전극(210) 사이에는 일정한 수평 간격이 있어, 상호 접촉으로 인한 단락이 발생하지 않도록 보장한다. 상기 둔화층(208)은 투명한 것일 수도 있고, 반사 기능을 가질 수도 있으며, 예를 들면 절연층의 DBR반사층을 포함한다.
종합하자면, 본 실시예는 전이금속층과 공정층 사이에 제2 두께의 결합층을 남김으로써 주석이 기타 금속 패드의 계면에 도달하여, 결합층과 전이금속층의 계면 작용력을 파괴하는 것을 방지할 수 있어, 다이 본딩 능력을 향상시킬 수 있고, 발광다이오드가 패키징 기판에 장착된 후의 추력 값을 향상시킬 수 있다. 본 발명의 방안은 플립칩 발광다이오드를 솔더 페이스트 및 1회 리플로우 솔더링 공정을 통해 패키징 기판에 장착하여 얻은 패키지 발광소자 또는 직접 솔더 페이스트 및 1회 리플로우 솔더링을 통해 회로 기판에 장착하여 얻은 응용품의 발광소자에 적용되며, 패키지 발광소자는 추가적으로 1회 솔더 페이스트 및 리플로우 솔더링을 통해 회로 기판에 장착하여 응용품의 발광소자를 얻을 수 있고, 바람직하게는 다이 본딩 능력에 대한 요구가 높은 플렉시블 장착 기판을 구비한 패키지 또는 응용품에 적용되며, 작은 크기의 플립칩 발광다이오드에 적용되어, 공정 능력 및 추력 값을 개선한다.
실시예 2
도 7에 도시한 바와 같이, 본 실시예는 결합 전극의 상기 응력완충층(210a)을 다층으로 설계하고, 바람직하게는 2층 또는 3층으로 설계하며, 응력완충층(210a)의 인접한 두 층 사이에는 기타 금속층을 추가할 수 있으며, 예를 들면 응력완충층이 Al층인 경우, 기타 금속층은 석출차단층(210e)이며, 상기 석출차단층과 응력완충층은 중복 적층되어, Al의 석출을 방지할 수 있다. 예를 들면, TiAl 중복 적층이다. 바람직하게는, 석출차단층과 응력완충층의 두께는 1:3 이하이다. 두꺼운 석출차단층은 응력완충층(210a)의 응력완충 효과를 감소시키고, 결합 전극의 저항을 증가시킬 수 있다.
실시예 3
실시예 1의 하나의 개선으로서, 도 8에 도시한 바와 같이, 상기 제1 결합 전극(209) 및 제2 결합 전극(210)은 베이스층을 더 포함하고, 상기 베이스층은 Ti 또는 Cr과 같은 한 층의 접착층(210f)이며, 상기 접착층(210f)은 전이금속층과 반도체 발광 시퀀스 사이에 위치하고, 둔화층(20)의 표면을 피복하고 둔화층(208)에 직접 접촉한다. 상기 접착층(210f)층의 두께는 흡광의 영향을 최소화하기 위해 5nm 이하인 것이 바람직하다.
실시예 4
고전압 플립칩 발광다이오드는 플립칩 발광다이오드의 일종이며, 우수한 방열 성능을 기반으로 조명, 백라이트, RGB디스플레이 화면, 플렉시블 필라멘트 등 고출력 분야에 적용될 수 있고, 고전압 플립칩은 결합 전극의 기판 상의 다이 본딩 능력, 특히 플렉시블 기판 상의 다이 본딩 능력에도 갈수록 주목하고 있다.
따라서, 하나의 개선으로서, 실시예 1 ~ 실시예 3의 플립칩 발광다이오드는 플립칩 고전압 발광다이오드일 수도 있으며, 도 9 내지 도 11에 도시한 바와 같이, 기재(400) 및 기재(400) 상에 위치하고 상호 이격된 적어도 2개의 서브칩(10), 즉 제1 서브칩 및 제n서브칩을 포함하고, 여기서 n≥2이다.
상기 기재(400)은 투명 기재이고, 정면은 반도체 발광 시퀀스를 탑재하기 위한 것이며, 후면은 주요 출광면을 제공하기 위한 것이다. 각 서브칩(10)은 반도체 발광 시퀀스를 포함하고, 반도체 발광 시퀀스는 제1 도전형 반도체층, 발광층 및 제2 도전형 반도체층을 포함한다. 둔화층은 절연 재료로 제조된 반사층(409)이며, 상기 각 서브칩 상 및 트렌치 내에 피복되고, 반사층(409)은 제1 결합 전극 통홀 및 제2 결합 전극 통홀을 구비하며, 제1 결합 전극 통홀 및 제2 결합 전극 통홀은 각각 제1 서브칩 및 제n 서브칩의 상방에 위치하고, 전기적 특성이 서로 반대인 제1 결합 전극(410) 및 제2 결합 전극(411)은 각각 제1 서브칩 및 제n 서브칩 상에 피복된 반사층(409)의 표면에 위치하고, 제1 결합 전극 통홀 및 제2 결합 전극 통홀을 충진하고, 제1 결합 전극(409)은 제1 결합 전극 통홀 및 제2 결합 전극 통홀 내에 충진된 부분을 통하여 제1 서브칩의 제2 도전형 반도체층 및 제n 서브칩의 제1 도전형 반도체층에 전기적으로 연결된다.
제1 결합 전극(400) 및 제2 결합 전극(400)은 전이금속층, 결합층을 포함한다. 제1 결합 전극 및 제2 결합 전극은 실시예 1 내지 실시예 3과 동일한 설계이며, 고전압 플립칩 발광다이오드의 다이 본딩 능력을 향상시킬 수 있다.
또한, 본 실시예는 플립칩 고전압 발광다이오드에 대해 아래와 같은 개선을 추가로 제시한다.
기재(400) 상에 있고 상호 이격된 n개의 서브칩(n은 3 이상)은, 각각 제1 서브칩, 제n서브칩 및 적어도 하나의 기타 서브칩이며, n개의 서브칩은 기재 상에 위치하고 상호 간은 트렌치를 통해 분리되며, 반사층(409)은 적어도 하나의 제1 기타 개구 및/또는 적어도 하나의 제2 기타 개구를 더 구비하고, 제1 기타 개구 및/또는 적어도 하나의 제2 기타 개구는 적어도 하나의 기타 서브칩 상방에 위치하며, 상기 제1 결합 전극(410)은 적어도 하나의 기타 서브칩 상에 피복된 반사층(409) 표면으로 연신되고, 반사층의 제1 기타 개구를 충진하며, 및/또는 제2 결합 전극은 적어도 하나의 기타 서브칩 상에 피복된 반사층 표면으로 연신되고, 동시에 반사층의 제2 기타 개구를 충진한다. 제1 및 제n 서브칩이 아닌 기타 서브칩 상의 반사층에 복수의 기타 개구를 설치함으로써, 결합 전극을 충진하여, 결합 전극의 기타 서브칩 상에서의 기하학적 면적을 증가시키고, 결합 전극의 기타 서브칩 상에서의 다이 본딩 능력을 향상시켜, 결합 전극 전체의 다이 본딩 능력을 향상시킬 수 있다.
본 실시예는 플립칩 고전압 발광다이오드의 구조 결합 공정, 도면에 대해 상세히 설명하고, 플립칩 발광다이오드는 아래의 칩 제조 공정을 포함한다.
먼저 기재(400)의 정면 상에서 반도체 발광 시퀀스를 얻고, 반도체 발광 시퀀스는 다층이며, 본 실시예는 에피택셜 구조라고 할 수 있으며, 기재(400)의 정면 상에 순서대로 적층된 제1 도전형 반도체층(401), 활성층(402) 및 제2 도전형 반도체층(403)을 포함한다.
이후, 에피택셜 구조를 식각하여 에피택셜 구조 상에 공동 또는 단차를 형성하고, 공동의 저부 또는 단차 상에 일부 N형 층을 노출시킨다. 이후 식각 공정으로 트렌치를 제조하고, 기재가 노출되도록 트렌치의 깊이는 기재의 표면까지고, 트렌치는 에피택셜 구조를 서로 이격시켜, 복수의 서브칩을 형성한다. 이를 통해 각 서브칩은 하나의 에피택셜 구조를 가지며, 각 에피택셜 구조는 하나의 발광 영역을 제공한다. 본 실시예에서, 설명의 편의를 위해, 도 10에서의 3개의 에피택셜 구조는 좌측에서 우측으로 순서대로 제1 서브칩, 제2 서브칩 및 제3 서브칩으로 정의한다.
이어서, 상기 각 서브칩의 제2 도전형 반도체층(403) 상에 투명 전극층(404)을 형성한다. 투명 전극층(404)은 옴 접촉 작용 및 횡방향 전류 확산 작용을 가진다.
이후, 투명 전극층(404) 상, 에피택셜 구조의 측면 상 및 트렌치 저부에 투명 절연층(CBL, 405)를 피복시키고, 상기 투명 절연층(405)은 3개의 서브칩의 에피택셜 구조 및 3개의 서브칩 사이의 트렌치 구조의 비전극 설치 영역을 절연시켜 보호할 수 있다. 투명 절연층(405)의 재료는 이산화규소 SiO2, Si3N4 등일 수 있고, 예를 들면 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등 방법으로 형성될 수 있다. 반도체 발광 시퀀스의 적층 방향에서 보면, 투명 절연층(405)의 바람직한 두께는 100 ~ 1000nm이다.
이어서, 투명 절연층(405)의 제1 및 제3 서브칩 상에 피복된 부분을 부분적으로 식각하여, 제1 금속 전극 통홀 및 제2 금속 전극 통홀을 식각하고, 제1 금속 전극 통홀 및 제2 금속 전극 통홀은 후속의 제1 및 제3 서브칩의 제1 금속 전극, 제2 금속 전극의 위치와 대응되며, 제1 금속 전극 통홀의 저부는 제1 서브칩의 투명 전극층(404)의 표면이며, 제2 금속 전극 통홀의 저부는 제3 서브칩의 제1 도전형 반도체층(401)의 표면이다. 동시에 제1, 제2, 제3 서브칩 상에 피복된 투명 절연층(405)을 식각하여 복수의 상호 연결 전극 통홀을 형성한다. 투명 절연층(405)의 복수의 상호 연결 전극 통홀은 제1 및 제2 서브칩의 제1 도전형 반도체층, 제2 및 제3 서브칩의 투명 전극층 상에 분포된다.
제1 서브칩 상에 피복된 투명 절연층(405)의 제1 금속 전극 통홀 내에 도전성 금속을 충진하여 제1 금속 전극(406)을 제조하고, 제3 서브칩 상에 피복된 절연층의 제2 금속 전극 통홀 내에 도전성 금속을 충진하여 제2 금속 전극(407)을 형성한다. 제1 금속 전극(406)은 투명 도전층과 접촉하고, 제2 금속 전극(407)은 제1 도전성 반도체층과 접촉한다. 제1 금속 전극을 형성함과 동시에 인접한 2개의 서브칩을 전기적으로 연결하는 상호 연결 전극(408)을 형성할 수 있고, 상호 연결 전극(408)은 트렌치 내의 절연층 상에 형성되고, 양단을 가지며, 양단은 서로 인접한 2개의 서브칩으로 연신되고, 인접한 2개의 서브칩의 상호 연결 전극 통홀을 충진함으로써, 일단은 하나의 서브칩의 제1 도전형 반도체층과 접촉하고 타단은 다른 하나의 서브칩의 투명 전극의 표면과 접촉한다.
도 10에 도시한 바와 같이, 하나의 상호 연결 전극은 제1 서브칩의 제1 도전형 반도체층(401) 및 제2 서브칩의 투명 전극층에 연결되고, 다른 하나의 상호 연결 전극은 제2 서브칩의 제1 도전형 반도체층(401) 및 제3 서브칩의 투명 전극층에 연결된다. 바람직하게는, 제1 금속 전극(406), 제2 금속 전극(407) 및 상호 연결 전극(408)은 통홀 내에서 투명 절연층의 통홀 주변의 일부 절연층의 상면에 인접한 영역까지 연신된다.
제1 금속 전극(406), 제2 금속 전극(407) 및 상호 연결 전극(408)의 재료는 동일하다.
제1 금속 전극(406), 제2 금속 전극(407) 및 상호 연결 전극(408)이 제조된 후 반사층(409)을 형성한다. 반사층(409)은 투명 절연층, 제1 금속 전극 및 제2 금속 전극 상에 피복되고, 각 서브칩의 상방, 측벽의 주변 및 트렌치 상에 피복되는 것도 포함한다. 기재가 투명 기재인 경우, 반사층은 각 서브칩의 반도체 시퀀스가 방사하는 빛을 반사시키고, 빛을 기재의 후면으로 반사시켜, 기재의 백라이트 출광을 증가시킨다. 바람직하게는, DBR 반사층의 두께는 2 ~ 6㎛이다.
반사층(409) 상의 제1 서브칩에 대응되는 제1 금속 전극 위치 및 제 n서브칩에 대응되는 제2 금속 전극 위치에 식각 공정을 통해 제1 결합 전극 통홀 및 제2 결합 전극 통홀을 각각 형성하고, 제1 결합 전극 통홀 및 제2 결합 전극 통홀에 도전성 금속을 충진하여 제1 결합 전극(410) 및 제2 결합 전극(411)을 제조한다. 본 실시예에서, 제1 결합 전극(410)은 제1 서브칩의 제1 금속 전극(46)과 도전 연결되고, 즉 제1 결합 전극 통홀의 저부가 제1 금속 전극(406)에 접촉하며, 제2 결합 전극(411)은 제n서브칩의 제2 금속 전극(407)과 도전 연결되고, 즉 제2 결합 전극 통홀의 저부가 제2 금속 전극(407)에 접촉한다. 제1 결합 전극 통홀 및 제2 결합 전극 통홀은 반사층의 반사 면적의 손실을 초래하므로, 제1 결합 전극 통홀 또는 제2 결합 전극 통홀의 면적은 일반적으로 제1 서브칩 또는 제n 서브칩의 면적의 20%를 초과하지 않는다.
제1 결합 전극(410) 및 제2 결합 전극(411)은 동시에 제1, 제n 서브칩을 제외한 기타 서브칩 영역의 상방으로 연신되도록 제조된다.
식각 공정을 통해 제1 결합 전극 통홀 및 제2 결합 전극 통홀을 각각 형성함과 동시에, 상기 식각 공정 단계를 통해 반사층(409)의 기타 서브칩 상방에 피복된 부분에도 적어도 하나의 제1 기타 개구 및/또는 적어도 하나의 제2 기타 개구를 형성한다. 제1 결합 전극(410) 및 제2 결합 전극(411)은 대응되는 제1 기타 개구 및 제2 기타 개구 내에 각각 충진된다. 제1 기타 개구 및 제2 기타 개구는 제1 결합 전극 및 제2 결합 전극을 충진함으로써, 2개의 결합 전극의 기하학적 면적을 증가시킬 수 있다.
바람직하게는, 제1 기타 개구 및 제2 기타 개구는 반사층을 관통하는 통홀이고, 제1 기타 개구 및 제2 기타 개구의 저부는 모두 기타 서브칩에 피복된 투명 절연층(405) 상에 위치한다. 투명 절연층(405)은 제1 기타 개구 내에 충진된 제1 결합 전극과 반도체 발광 적층을 절연 이격시키고, 동시에 제2 기타 개구 내에 충진된 제2 결합 전극과 반도체 발광 적층을 절연 이격시킨다. 투명 절연층은 전류가 제1 기타 개구 및 제2 기타 개구 내에 충진된 용접 패드 부분으로부터 반도체 발광 적층으로 유입되는 것을 방지할 수 있으며, 이를 통해 서브칩 사이에 상호 연결 전극을 통해서만 연결되어, 단락 문제가 발생하는 것을 방지한다.
도 9 ~ 도 10에 도시한 바와 같이, 제2 서브칩 상에 피복된 반사층에는 동시에 제1 기타 개구 및 제2 기타 개구가 설치되어 있다.
본 발명에서 제공하는 플립칩 고전압 발광다이오드는 처음과 끝이 아닌 기타 서브칩의 반사층(409)에 적어도 하나의 제1 기타 개구 및 적어도 하나의 제2 기타 개구를 형성하고, 제1 결합 전극(410) 및 제2 결합 전극(411)은 대응되는 제1 기타 개구 및 제2 기타 개구를 각각 충진하여, 중간 위치의 서브칩의 결합 전극의 면적을 증가시켜, 중간 서브칩의 다이 능력을 향상시킴으로써, 전체 칩의 추력 값을 향상시킬 수 있으며, 또한 기타 서브칩의 일부 용접 패드의 다이 본딩이 견고하지 않아, 부분적 박리 현상이 발생하는 것을 방지하고, 플립칩 고전압 발광다이오드의 전체의 신뢰성이 저하되는 것을 방지하며, 각 서브칩이 다이 본딩 후 받는 힘이 더욱 근접하고 발광 면적이 더욱 근접하고 균일하게 할 수 있다.
본 실시예에서, 처음과 끝이 아닌 각 서브칩 상의 제1 기타 개구 또는 제2 기타 개구의 수량은 모두 복수 개이며, 각 기타 서브칩 상의 복수의 제1 기타 개구 사이 및/또는 복수의 제2 기타 개구 사이는 균일한 간격으로 분포되고, 개구는 복수 개이며, 개구 내에 충진된 결합 전극도 일정한 정도로 광을 회절 또는 반사시켜, 광 손실을 줄일 수 있으며, 또한 회절 또는 반사 효과는 동일한 수평 면적의 하나의 개구 내에 충진된 결합 전극의 효과보다 더 우수하며, 또한 결합 전극으로 하여금 다이 본딩 후 상기 기타 서브칩의 표면이 받는 힘이 고르게 분포될 수 있도록 한다. 바람직하게는, 그 중 하나의 기타 서브칩 상의 제1 기타 개구 및 제2 기타 개구의 수량 및/또는 총 면적은 제1 결합 전극 통홀의 수량 및/또는 총 면적과 동일하다.
바람직하게는, 상기 기타 서브칩의 수량은 짝수이고, 반사층은 절반의 기타 서브칩 상방에만 제1 기타 개구가 있고, 상기 절반의 기타 서브칩의 각 서브칩 상방의 제1 기타 서브칩 개구 수량은 동일하며, 반사층은 나머지 절반의 기타 서브칩 상방에만 제2 기타 개구가 있고, 상기 나머지 절반의 기타 서브칩의 각 서브칩 상방의 제2 기타 서브칩 개구 수량은 동일하다.
바람직하게는, 상기 기타 서브칩의 수량은 홀수이며, 반사층은 하나의 기타 서브칩 상방에 제1 기타 개구 및 제2 기타 개구를 동시에 구비하며, 나머지 기타 서브칩의 수량은 짝수이며, 반사층은 나머지 기타 서브칩의 절반 수량의 기타 서브칩 상방에만 제1 기타 개구가 있고, 각 서브칩 상방의 제1 기타 서브칩의 개구 수량은 동일하며, 반사층은 나머지 기타 서브칩의 다른 절반 수량의 기타 서브칩 상방에만 제2 기타 개구가 있고, 각 서브칩 상방의 제2 기타 서브칩 개구 수량은 동일하다.
또한, 결합 전극으로 제1 기타 개구 또는 제2 기타 개구를 충진하면 반사층의 면적이 감소되므로, 칩 전체의 반사율이 감소하여, 일정한 광 손실이 존재한다. 따라서, 바람직하게는, 광 손실이 현저히 감소하도록, 각 서브칩의 제1 기타 개구 또는 제2 기타개구의 면적이 상기 기타 서브칩의 반도체 시퀀스의 수평 투영 면적을 차지하는 비율이 20%를 초과하지 않음으로써, 전체 추력 값이 비교적 우수하고 광 손실이 비교적 작도록 한다.
바람직하게는, 각 서브칩의 제1 기타 개구 또는 제2 기타 개구의 면적이 상기 기타 서브칩의 반도체 발광 시퀀스의 수평 투영 면적을 차지하는 비율은 5~15%이고, 이 비율에서, 상기 플립칩 고전압 발광다이오드는 상대적으로 우수한 전체 추력 값을 가지며, 광 손실이 더욱 작다.
각 제1 기타 개구 및 각 제2 기타 개구의 형상은 모두 원기둥 또는 원뿔 모양의 홀이고, 수평 단면적은 원형 또는 다각형이며, 그 수평홀의 직경은 바람직하게는 2 ~ 40㎛이고, 더욱 바람직하게는 10 ~ 30㎛이다.
처음과 끝이 아닌 각 서브칩 상의 제1 기타 개구 및 제2 기타 개구의 수량은 바람직하게는 2 ~ 40개이다.
또한, 일 실시 형태로서, 플립칩 고전압 발광다이오드는 기타 금속 패드(412)를 더 포함할 수 있고, 상기 기타 금속 패드는 기타 서브칩 상에 피복된 투명 절연층과 반사층 사이에 위치하고, 기타 금속 패드는 제1 기타 개구 및 제2 기타 개구와 위치가 대응되고, 제1 결합 전극은 적어도 하나의 기타 서브칩의 상방으로 연신되고, 투명 절연층의 제1 기타 개구를 충진하고 개구 내의 저부는 기타 금속 패드와 접촉하며, 및/또는 상기 제2 결합 전극은 적어도 하나의 기타 서브칩의 상방으로 연신되고, 투명 절연층의 제2 기타 개구를 충진하고 개구 내의 저부는 기타 금속 패드와 접촉한다. 기타 금속 패드는 제1 금속 전극, 제2 금속 전극 및 상호 연결 전극과 동일 단계를 통해 형성될 수 있다.
도 12는 종래의 칩과 본 실시예의 칩의 추력 상대치 데이터를 반영한 것으로, 종래의 칩의 구조는 도 13 ~ 도 14에 도시한 바와 같고, 종래의 칩과 본 실시예의 칩은 각각 1호 칩 및 2호 칩으로 명명하고, 1호 칩은 종래 기술 방안으로 제조된 플립칩 고전압 발광다이오드이며, 2호 칩은 본 실시예의 방안으로 제조된 플립칩 고전압 발광다이오드로서, 각각 3개의 서브칩을 포함하고, 3개의 서브칩은 각각 제1 서브칩, 제2 서브칩, 제3 서브칩이며, 제1 서브칩 및 제2 서브칩 상에 제1 결합 전극이 피복되어 있고, 제2 서브칩 및 제3 서브칩 상에 제2 결합 전극이 피복되어 있다. 1호 칩과의 유일한 차이점은, 2호 칩의 제2 서브칩 상에 피복된 절연층 상에는 2개의 제1 기타 개구 및 2개의 제2 기타 개구가 있다는 점이다. 상기 2개의 플립칩 고전압 발광다이오드는 동일한 리플로우 솔더링 공정으로 기판에 용접되고, 각 플립칩 고전압 발광다이오드의 추력 값을 측정하고, 측정된 추력 상대치 데이터는 도 12을 참고하고, 도 12로부터 알 수 있듯이, 1호 칩의 추력 값을 기준으로, 2호 칩의 추력 값은 1호 칩의 추력 값의 약 1.16배이다. 이로부터 알 수 있듯이, 중간의 서브칩 상에 제1 기타 개구 및 제2 기타 개구를 추가하고, 제1 결합 전극(410) 및 제2 결합 전극(411)이 대응되는 제1 기타 개구 및 제2 기타 개구에 충진되면, 전체 칩의 추력 값을 현저히 증가시킬 수 있다.
대안적인 실시 형태로서, 상기 기타 금속 패드는 반사 기능을 가진 금속 반사층일 수도 있으며, 광 효율을 향상시킬 수 있으며, 또는 다른 대안적인 형태로서, 제1 결합 전극 및 제2 결합 전극의 베이스층은 광 반사성을 가지며, 베이스층에 상기 플립칩 고전압 발광다이오드가 방출하는 광선에 대해 반사 능력을 가진 금속 반사층을 형성하고, 금속 반사층은 예를 들면 경면 알루미늄층, 렌즈 은층 등일 수 있다.
대안적 실시 형태로서, 상기 반사층의 제1 기타 개구 및 제2 기타 개구는 통홀이 아닐 수도 있고, 개구의 저부는 반사층 내에 위치하며, 또한 결합 전극의 기타 서브칩 상에서의 기하학적 면적을 증가시켜, 다이 본딩 능력을 향상시킬 수도 있다.
본 실시예는 플립칩 고전압 발광다이오드를 개선하여, 처음과 끝이 아닌 기타 서브칩 상의 반사층에 복수의 기타 개구를 설치하고, 결합 전극을 충진하여, 결합 전극의 기타 서브칩 상의 기하학적 면적을 증가시키고, 칩의 전체 칩의 추력 값을 증가시키며, 결합 전극의 기타 서브칩 상에서의 다이 본딩 능력 열화를 방지하고, 일부 다이 본딩이 견고하지 않아 결합 전극이 부분적으로 박리가 발생하는 것을 방지하여, 칩이 작동 조건에서 신뢰성이 저하되는 것을 방지하며, 또한 각 서브칩의 반도체 발광 적층에 의해 제공되는 발광 면적이 근접하거나 동일하면, 반사층의 처음과 끝의 두 칩 상의 부분에 용접 패드 통홀이 설치되며, 처음과 끝의 칩의 반사 면적은 이미 감소되고, 다이 본딩 면적을 증가시키기 위하여, 기타의 서브칩 상의 부분에 동시에 복수의 기타 개구를 설치하고, 처음과 끝의 칩 상에 기타 개구를 증가하지 않으며, 각 서브칩의 반사층의 반사 면적의 차이가 감소하고, 또한 각 서브칩의 균일한 출광을 최대한 구현할 수 있다.
본 발명의 고전압 플립칩은 조명, 백라이트, RGB디스플레이 화면, 플렉시블 필라멘트 등 분야의 패키지 또는 응용품, 특히 플렉시블 기판을 기판을 장착 기판으로 하는 패키지 또는 응용품에 장착될 수 있다.
본 발명은 실시예를 통해 상술한 바와 같이 공개되었지만, 본 발명을 한정하는 것은 아니며, 해당 기술 분야에 속하는 통상의 지식을 가진 자라면, 본 발명의 정신과 범위를 벗어나지 않는 범위 내에서 일부 변경 및 수정을 할 수 있으므로, 본 발명의 보호 범위는 첨부된 청구범위를 기준으로 해야 한다.
10: 서브칩
100, 400: 기재
200: 반도체 발광 시퀀스
202, 401: 제1 도전형 반도체층
203, 402: 발광층
204, 403: 제2 도전형 반도체층
205, 404: 투명 전극층
206: 절연 유전체층
207, 406: 제1 금속 전극
208, 407: 제2 금속 전극
209, 410: 제1 결합 전극
210, 411: 제2 결합 전극
210a: 응력완충층
210b: 응력전이층
210c: 결합층
210c1: 제1 부분
210c2: 제2 부분
210e: 석출차단층
210f: 접착층
300: 패키징 기판
302, 303: 제1 패키징 전극 및 제2 패키징 전극
304, 305: 솔더 페이스트
405: 투명 절연층
408: 상호 연결 전극；
409: 반사층
412: 기타 금속 패드
100, 400: 기재
200: 반도체 발광 시퀀스
202, 401: 제1 도전형 반도체층
203, 402: 발광층
204, 403: 제2 도전형 반도체층
205, 404: 투명 전극층
206: 절연 유전체층
207, 406: 제1 금속 전극
208, 407: 제2 금속 전극
209, 410: 제1 결합 전극
210, 411: 제2 결합 전극
210a: 응력완충층
210b: 응력전이층
210c: 결합층
210c1: 제1 부분
210c2: 제2 부분
210e: 석출차단층
210f: 접착층
300: 패키징 기판
302, 303: 제1 패키징 전극 및 제2 패키징 전극
304, 305: 솔더 페이스트
405: 투명 절연층
408: 상호 연결 전극；
409: 반사층
412: 기타 금속 패드
Claims (35)
- 플립칩 발광다이오드 및 캐리어 기판을 포함하고, 상기 플립칩 발광다이오드는 솔더 페이스트를 통해 캐리어 기판에 고정되며; 상기 플립칩 발광다이오드는 반도체 발광 시퀀스, 반도체 발광 시퀀스의 동일 측에 위치하고 전기적 특성이 반대인 제1 결합 전극 및 제2 결합 전극을 포함하며; 제1 결합 전극 및 제2 결합 전극은 반도체 발광 시퀀스의 일측으로부터 전이금속층, 결합층을 순서대로 포함하고, 반도체 발광 시퀀스의 적층 방향에서 보면, 결합층은 Ni층 또는 Ni를 함유하되 Ni의 질량 백분율 함량이 50%를 초과하는 합금층 또는 공동 도금층이고, 제1 부분 및 제2 부분을 포함하며; 공정층은 플립칩 발광다이오드와 캐리어 기판 사이에 있고, 상기 제1 결합 전극 및 제2 결합 전극의 결합층의 제1 부분과 솔더 페이스트 내의 Sn이 공정을 이루면서 Ni와 Sn의 공정층이 형성되고, 결합층의 제2 부분은 Ni층이고, 공정층과 전이금속층 사이에 있고, 상기 제2 부분의 두께는 적어도 50nm이고 최대로 300nm인, 발광소자.
- 제1항에 있어서,
상기 전이금속층은 응력완충층, 반사층 또는 응력전이층 중 적어도 하나를 포함하는, 발광소자. - 제2항에 있어서,
상기 전이금속층은 응력완충층을 포함하고, 상기 응력완충층은 Ti, Al, Cu, Au 중 1종 이상을 포함하는, 발광소자. - 제1항에 있어서,
공정층 및 결합층의 제2 부분은 전이금속층의 상면 및 측벽에 피복되는, 발광소자. - 제1항에 있어서,
상기 전이금속층은 응력완충층을 포함하고, 응력완충층과 결합층 사이에 응력전이층을 더 포함하는, 발광소자. - 제5항에 있어서,
상기 응력전이층은 Ti 또는 Cr인, 발광소자. - 제1항에 있어서,
상기 전이금속층은 응력완충층을 포함하고, 응력완충층은 다층이며, 인접한 응력완충층 사이에 한 층의 석출차단층을 포함하고, 반도체 발광 시퀀스의 적층 방향에서 보면, 석출차단층과 응력완충층은 1:3 이하의 두께로 중복 적층되는, 발광소자. - 제7항에 있어서,
상기 석출차단층은 Ti 또는 Cr인, 발광소자. - 제1항에 있어서,
상기 캐리어 기판은 패키징 기판 또는 회로 기판이며, 상기 플립칩 발광 다이오드는 1회 리플로우 공정을 통해 캐리어 기판에 장착되는, 발광소자. - 제1항에 있어서,
상기 캐리어 기판은 회로 기판이고, 플립칩 발광다이오드는 2회 리플로우 공정을 통해 회로 기판에 직접 또는 간접적으로 장착되는, 발광소자. - 제9항 또는 제10항에 있어서,
상기 캐리어 기판은 플렉시블 기판인, 발광소자. - 제1항에 있어서,
플립칩 발광다이오드는 플립칩 고전압 발광다이오드이며, n개의 서브칩 및 1개의 기재를 포함하고, n개의 서브칩은 기재 상에 위치하고 상호 간은 트렌치를 통해 서로 독립되며, n은 3 이상이고, 각각 제1 서브 칩, 제n 서브칩 및 적어도 하나의 기타 서브칩이며, 각 서브칩은 반도체 발광 시퀀스를 포함하고, 반도체 발광 시퀀스는 제1 도전형 반도체층, 발광층 및 제2 도전형 반도체층을 포함하는, 발광소자. - 제12항에 있어서,
절연성 반사층을 더 포함하고, 상기 반사층은 상기 각 서브칩의 반도체 발광 시퀀스 상 및 트렌치 내에 피복되며, 반사층은 제1 결합 전극 통홀 및 제2 결합 전극 통홀을 구비하고, 제1 결합 전극 통홀 및 제2 결합 전극 통홀은 각각 제1 서브칩 및 제 n 서브칩 상에 위치하고, 제1 결합 전극은 제1 결합 전극 통홀을 통해 제1 서브칩의 제2 도전형 반도체층에 전기적으로 연결되고, 제2 결합 전극은 제2 결합 전극 통홀을 통해 제 n서브칩의 제1 도전형 반도체층에 전기적으로 연결되는, 발광소자. - 제13항에 있어서,
반사층 상에 적어도 하나의 기타 서브칩 상에 위치하는 제1 기타 개구 및/또는 적어도 하나의 제2 기타 개구를 구비하고, 상기 제1 결합 전극은 상기 제1 서브칩의 상방에 위치하고 적어도 하나의 기타 서브칩 상방으로 연신되고, 반사층의 제1 기타 개구를 충진하고, 및/또는 제2 결합 전극은 상기 제2 서브칩의 상방에 위치하고 적어도 하나의 기타 서브칩 상방으로 연신되고, 동시에 반사층의 제2 기타 개구를 충진하는, 발광소자. - 제14항에 있어서,
상기 제1 기타 개구 및/또는 상기 제2 기타 개구는 모두 반사층을 관통하는 통홀인, 발광소자. - 제14항에 있어서,
상기 각 서브칩의 반도체 발광 시퀀스 상 및 트렌치 내에 피복되고, 개구를 구비하는 투명 절연층을 더 포함하며; 서로 전기적 특성이 반대인 제1 전극 및 제2 전극은 투명 절연층의 개구를 충진하고 제1 및 제n 서브칩의 제2 도전형 반도체층 및 제1 도전형 반도체층에 각각 연결되며; 상기 반사층은 투명 절연층, 제1 전극 및 제2 전극에 피복되며; 서로 전기적 특성이 반대인 제1 결합 전극 및 제2 결합 전극은 제1 서브칩 및 제n 서브칩 상에 피복된 반사층 표면에 위치하고, 제1 전극 및 제2 전극에 전기적으로 연결되도록 제1 결합 전극 통홀 및 제2 결합 전극 통홀 내에 충진되는, 발광소자. - 제16항에 있어서,
상기 제1 결합 전극은 적어도 하나의 기타 서브칩 상에 피복된 반사층 표면으로 연신되고, 반사층의 제1 기타 개구의 저부를 충진하고, 및/또는 제2 결합 전극은 적어도 하나의 기타 서브칩 상에 피복된 반사층 표면으로 연신되고, 동시에 제2 기타 개구의 저부를 충진하고, 상기 투명 절연층은 제1 기타 개구의 저부 및 제2 기타 개구의 저부와 기타 서브칩의 반도체 발광 시퀀스의 사이에 있는, 발광소자. - 제14항에 있어서,
상기 기타 서브칩의 각 서브칩은 모두 제1 기타 개구 및/또는 제2 기타 개구를 구비하고, 제1 결합 전극은 동시에 적어도 하나의 기타 서브칩의 상방으로 연신되어, 반사층의 제1 기타 개구를 충진하고, 및/또는 상기 결합 전극은 동시에 적어도 하나의 기타 서브칩의 상방으로 연신되어, 반사층의 제2 기타 개구를 충진하는, 발광소자. - 제14항에 있어서,
상기 기타 서브칩의 각 서브칩은 모두 복수의 제1 기타 개구 및/또는 제2 기타 개구를 구비하고, 복수의 제1 기타 개구 사이 및/또는 제2 기타 개구 사이는 균일한 간격이 있는, 발광소자. - 제14항에 있어서,
기타 서브칩의 수량은 짝수이며, 절반의 기타 서브칩 상의 반사층만 제1 기타 개구가 있고, 나머지 절반의 기타 서브칩 상의 반사층만 제2 기타 개구가 있는, 발광소자. - 제14항에 있어서,
기타 서브칩의 수량은 홀수이며, 하나의 기타 서브칩 상에 제1 기타 개구 및 제2 기타 개구를 동시에 구비하는, 발광소자. - 제14항에 있어서,
상기 제1 기타 개구 및/또는 제2 기타 개구는 모두 원기둥 또는 원뿔 모양의 홀이고, 그 홀 직경은 2 ~ 40㎛인, 발광소자. - 제14항에 있어서,
상기 제1 기타 개구 및/또는 제2 기타 개구의 홀 직경은 10 ~ 30㎛인, 발광소자. - 제14항에 있어서,
각 기타 서브칩의 제1 기타 개구 및 제2 기타 개구의 수량 총합은 2 ~ 40개인, 발광소자. - 제14항에 있어서,
각 서브칩의 반도체 발광 시퀀스 적층은 상면 및 측벽을 포함하고, 상면과 투명 절연층 사이에 투명 도전층을 더 구비하는, 발광소자. - 제14항에 있어서,
상기 반사층은 DBR반사층인, 발광소자. - 제14항에 있어서,
반도체 발광 시퀀스의 적층 방향에서 보면, 상기 반사층의 두께는 2 ~ 6㎛인, 발광소자. - 제17항에 있어서,
트렌치 상의 투명 절연층에 위치하고, 트랜치를 가로질러 인접한 2개의 서브 칩으로 연신되고, 투명 절연층의 개구를 충진하여 인접한 2개의 서브칩에 전기적으로 연결되는 상호 연결 전극을 더 포함하고, 상호 연결 전극은 동시에 투명 절연층과 반사층 사이에 위치하는, 발광소자. - 제17항에 있어서,
기타 서브칩 상에 피복된 투명 절연층과 반사층 사이에 위치하는 기타 금속 패드를 더 포함하고, 기타 금속 패드는 제1 기타 개구 및 제2 기타 개구의 위치와 대응되고, 제1 결합 전극은 적어도 하나의 기타 서브칩의 상방으로 연신되고, 상기 기타 금속 패드의 위치는 제1 개구 및 제2 개구의 위치와 대응되어, 상호 연결 전극과 일정한 거리로 이격되는, 발광소자. - 제29항에 있어서,
상기 기타 금속 패드는 반사 기능을 가지는, 발광소자. - 제17항에 있어서,
상기 제1 결합 전극 및 제2 결합 전극은 베이스층을 가지며, 베이스층은 광반사층인, 발광소자. - 제17항에 있어서,
각 기타 서브칩의 제1 기타 개구 및 제2 기타 개구의 전체 면적이 상기 서브칩 전체 면적에서 차지하는 비율은 20%를 초과하지 않는, 발광소자. - 제17항에 있어서,
상기 서브칩 상의 제1 기타 개구 및 제2 기타 개구의 전체 면적이 상기 서브칩 전체 면적에서 차지하는 비율은 5 ~ 15%인, 발광소자. - 삭제
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