KR102621680B1 - 3d flash memory for improving ferroelectric polarization characteristics and manufacturing method thereof - Google Patents
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Abstract
강유전체 분극 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법이 개시된다. 일 실시예에 따르면, 3차원 플래시 메모리는 데이터 저장 패턴의 사방정계 특성이 개선되도록 데이터 저장 패턴과의 스트레스를 발생시키는 용도로 사용되는 스트레스 제어 패턴을 포함하는 것을 특징으로 할 수 있다.A three-dimensional flash memory that improves ferroelectric polarization characteristics and a manufacturing method thereof are disclosed. According to one embodiment, the three-dimensional flash memory may be characterized as including a stress control pattern used to generate stress with the data storage pattern so that the orthorhombic characteristics of the data storage pattern are improved.
Description
아래의 실시예들은 강유전체 기반의 데이터 저장 패턴을 포함하는 3차원 플래시 메모리에 관한 것으로, 보다 상세하게는, 강유전체 기반의 데이터 저장 패턴의 강유전체 분극 특성을 개선하는 3차원 플래시 메모리 및 그 제조 방법에 대한 기술이다.The following embodiments relate to a three-dimensional flash memory including a ferroelectric-based data storage pattern, and more specifically, to a three-dimensional flash memory that improves the ferroelectric polarization characteristics of a ferroelectric-based data storage pattern and a manufacturing method thereof. It's technology.
플래시 메모리 소자는 FN 터널링(Fowler-Nordheimtunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어하여 전기적으로 프로그램 및 소거가 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, 컴퓨터, 디지털 카메라, MP3 플레이어, 게임 시스템, 메모리 스틱(Memory stick) 등에 공통적으로 이용될 수 있다.Flash memory devices are electrically erasable programmable read only memory (EEPROM) that can be electrically programmed and erased by electrically controlling the input and output of data by Fowler-Nordheimtunneling (Fowler-Nordheimtunneling) or hot electron injection. , can be commonly used in computers, digital cameras, MP3 players, game systems, memory sticks, etc.
이러한 플래시 메모리 소자에서는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 집적도를 증가시키는 것이 요구된 바, 메모리 셀 트랜지스터들이 수직 방향으로 배열되어 셀 스트링을 구성하는 3차원 구조가 제안되었다.In these flash memory devices, it is required to increase the degree of integration to meet the excellent performance and low price demanded by consumers, and a three-dimensional structure in which memory cell transistors are arranged vertically to form a cell string has been proposed.
최근 3차원 플래시 메모리와 관련하여, 데이터 저장 패턴으로 ONO(Tunneling Oxide-Charge trap Nitride-Blocking Oxide)를 사용하는 것에 그치지 않고 ONO를 대체하여 강유전체층을 데이터 저장 패턴으로 사용하는 기술이 제안되었다.Recently, in relation to 3D flash memory, a technology has been proposed that not only uses ONO (Tunneling Oxide-Charge trap Nitride-Blocking Oxide) as a data storage pattern, but also uses a ferroelectric layer as a data storage pattern instead of ONO.
이와 같이 강유전체 기반의 데이터 저장 패턴을 사용하는 구조에서는, 데이터 저장 패턴이 워드 라인과 접촉되는 아래 냉각 공정이 수행됨으로써 사방정계 특성이 개선될 수 있다.In a structure using a ferroelectric-based data storage pattern, the orthorhombic characteristics can be improved by performing a cooling process under which the data storage pattern is in contact with the word line.
그러나 종래의 3차원 플래시 메모리의 제조 방법에서는 워드 라인 리플레이스먼트 공정이 이용되기 때문에, 강유전체 기반의 데이터 저장 패턴이 형성되고 그 내부에 수직 채널 패턴이 형성된 이후에 희생층들이 제거되어 워드 라인이 형성되게 된다.However, since a word line replacement process is used in the conventional 3D flash memory manufacturing method, after a ferroelectric-based data storage pattern is formed and a vertical channel pattern is formed therein, the sacrificial layers are removed to form a word line. It will happen.
이에, 종래의 3차원 플래시 메모리의 제조 방법에서는 냉각 공정이 수행되더라도 워드 라인과 데이터 저장 패턴간의 스트레스가 발생될 수 없어 데이터 저장 패턴의 사방정계 특성이 개선될 수 없다.Accordingly, in the conventional method of manufacturing a 3D flash memory, even if a cooling process is performed, stress cannot be generated between the word line and the data storage pattern, and the orthorhombic characteristics of the data storage pattern cannot be improved.
따라서, 워드 라인 리플레이스먼트 공정을 이용하는 경우에도 강유전체 기반의 데이터 저장 패턴의 사방정계 특성을 개선하기 위한 기술이 제안될 필요가 있다.Therefore, there is a need to propose a technology to improve the orthorhombic characteristics of the ferroelectric-based data storage pattern even when using the word line replacement process.
일 실시예들은 워드 라인 리플레이스먼트 공정을 이용하는 경우에도 강유전체 기반의 데이터 저장 패턴의 사방정계 특성을 개선하는 3차원 플래시 및 그 제조 방법을 제안한다.One embodiment proposes a three-dimensional flash and a manufacturing method thereof that improve the orthorhombic characteristics of a ferroelectric-based data storage pattern even when using a word line replacement process.
보다 상세하게, 일 실시예들은 데이터 저장 패턴의 사방정계 특성이 개선되도록 데이터 저장 패턴과의 스트레스를 발생시키는 용도로 사용되는 스트레스 제어 패턴을 포함하는 3차원 플래시 및 그 제조 방법을 제안한다.More specifically, embodiments propose a three-dimensional flash including a stress control pattern used to generate stress with the data storage pattern so that the orthorhombic characteristics of the data storage pattern are improved, and a method of manufacturing the same.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the technical problems to be solved by the present invention are not limited to the above problems, and may be expanded in various ways without departing from the technical spirit and scope of the present invention.
일 실시예에 따르면, 3차원 플래시 메모리는, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 워드 라인들; 및 상기 층간 절연막들 및 상기 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 둘러싸는 강유전체 기반의 데이터 저장 패턴 및 상기 데이터 저장 패턴의 외측벽에 접촉되는 스트레스 제어 패턴을 포함함-을 포함하고, 상기 스트레스 제어 패턴은, 상기 데이터 저장 패턴의 사방정계 특성이 개선되도록 상기 데이터 저장 패턴과의 스트레스를 발생시키는 용도로 사용되는 것을 특징으로 할 수 있다.According to one embodiment, a three-dimensional flash memory includes interlayer insulating films and word lines extending in the horizontal direction and alternately stacked in the vertical direction; and vertical channel structures extending through the interlayer insulating films and the word lines in the vertical direction, each of the vertical channel structures surrounding a vertical channel pattern extending in the vertical direction and an outer wall of the vertical channel pattern. includes a ferroelectric-based data storage pattern and a stress control pattern in contact with an outer wall of the data storage pattern, wherein the stress control pattern includes the data storage pattern and the data storage pattern so that the orthorhombic characteristics of the data storage pattern are improved. It can be characterized as being used to generate stress.
일 측면에 따르면, 상기 스트레스 제어 패턴은, 상기 층간 절연막들 각각 및 상기 워드 라인들 각각과 상기 데이터 저장 패턴 사이에 개재되도록 상기 수직 방향으로 연장 형성되는 것을 특징으로 할 수 있다.According to one aspect, the stress control pattern may be formed to extend in the vertical direction to be interposed between each of the interlayer insulating films and each of the word lines and the data storage pattern.
다른 일 측면에 따르면, 상기 스트레스 제어 패턴은, 상기 층간 절연막들 각각과 상기 데이터 저장 패턴 사이에 개재되도록 상기 층간 절연막들에 대응하며 상기 수직 방향으로 이격되며 분리된 구조로 형성되는 것을 특징으로 할 수 있다.According to another aspect, the stress control pattern may be formed in a separate structure that corresponds to the interlayer insulating films and is spaced apart in the vertical direction so as to be interposed between each of the interlayer insulating films and the data storage pattern. there is.
일 실시예에 따르면, 3차원 플래시 메모리의 제조 방법은, 수평 방향으로 연장 형성되며 수직 방향으로 교대로 적층된 층간 절연막들 및 희생층들을 포함하는 반도체 구조체를 준비하는 단계; 상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계; 상기 채널 홀들 내에 상기 수직 방향으로 스트레스 제어 패턴, 강유전체 기반의 데이터 저장 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계; 상기 스트레스 제어 패턴과 상기 데이터 저장 패턴간의 스트레스를 발생시켜 상기 데이터 저장 패턴의 사방정계 특성을 개선하는 단계; 상기 희생층들을 제거하는 단계; 및 상기 희생층들이 제거된 공간들에 워드 라인들을 형성하는 단계를 포함할 수 있다.According to one embodiment, a method of manufacturing a three-dimensional flash memory includes preparing a semiconductor structure including interlayer insulating films and sacrificial layers that extend in the horizontal direction and are alternately stacked in the vertical direction; forming channel holes extending in the vertical direction in the semiconductor structure; forming vertical channel structures extending in the channel holes in the vertical direction, each including a stress control pattern, a ferroelectric-based data storage pattern, and a vertical channel pattern; improving orthorhombic characteristics of the data storage pattern by generating stress between the stress control pattern and the data storage pattern; removing the sacrificial layers; and forming word lines in the spaces where the sacrificial layers were removed.
일 측면에 따르면, 상기 희생층들을 제거하는 단계는, 상기 희생층들이 제거된 공간들을 통해 상기 스트레스 제어 패턴의 일부분을 제거하는 단계를 포함하고, 상기 워드 라인들을 형성하는 단계는, 상기 스트레스 제어 패턴의 일부분이 제거된 공간들까지 상기 워드 라인들을 형성하는 단계를 포함하는 것을 특징으로 할 수 있다.According to one aspect, the step of removing the sacrificial layers includes removing a portion of the stress control pattern through the spaces where the sacrificial layers were removed, and the step of forming the word lines includes removing the stress control pattern. It may be characterized by including the step of forming the word lines up to the spaces from which a portion of is removed.
일 실시예들은 워드 라인 리플레이스먼트 공정을 이용하는 경우에도 강유전체 기반의 데이터 저장 패턴의 사방정계 특성을 개선하는 3차원 플래시 및 그 제조 방법을 제안할 수 있다.Embodiments may propose a three-dimensional flash and a manufacturing method thereof that improve the orthorhombic characteristics of a ferroelectric-based data storage pattern even when a word line replacement process is used.
보다 상세하게, 일 실시예들은 데이터 저장 패턴의 사방정계 특성이 개선되도록 데이터 저장 패턴과의 스트레스를 발생시키는 용도로 사용되는 스트레스 제어 패턴을 포함하는 3차원 플래시 및 그 제조 방법을 제안할 수 있다.More specifically, embodiments may propose a three-dimensional flash including a stress control pattern used to generate stress with the data storage pattern so that the orthorhombic characteristics of the data storage pattern are improved, and a method of manufacturing the same.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있다.However, the effects of the present invention are not limited to the above effects, and may be expanded in various ways without departing from the technical spirit and scope of the present invention.
도 1은 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 측면 단면도이다.
도 3은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 측면 단면도이다.
도 4는 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이다.
도 5a 내지 5f는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 도시한 측면 단면도이다.1 is a simplified circuit diagram showing an array of three-dimensional flash memory according to an embodiment.
Figure 2 is a side cross-sectional view showing the structure of a three-dimensional flash memory according to an embodiment.
Figure 3 is a side cross-sectional view showing the structure of a three-dimensional flash memory according to another embodiment.
Figure 4 is a flow chart showing a method of manufacturing a 3D flash memory according to an embodiment.
FIGS. 5A to 5F are side cross-sectional views showing a three-dimensional flash memory to explain the manufacturing method shown in FIG. 4.
이하, 본 발명의 실시예를 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the attached drawings. However, the present invention is not limited or limited by the examples. Additionally, the same reference numerals in each drawing indicate the same members.
또한, 본 명세서에서 사용되는 용어(Terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 시청자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 예컨대, 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 본 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다.Additionally, terminologies used in this specification are terms used to appropriately express preferred embodiments of the present invention, and may vary depending on the intention of the viewer, operator, or customs in the field to which the present invention belongs. Therefore, definitions of these terms should be made based on the content throughout this specification. For example, in this specification, singular forms also include plural forms unless specifically stated otherwise in the context. Additionally, as used herein, “comprises” and/or “comprising” refers to a referenced component, step, operation, and/or element that includes one or more other components, steps, operations, and/or elements. It does not exclude the presence or addition of elements. Additionally, although terms such as first and second are used in this specification to describe various areas, directions, and shapes, these areas, directions, and shapes should not be limited by these terms. These terms are merely used to distinguish one area, direction or shape from another area, direction or shape. Accordingly, a part referred to as a first part in one embodiment may be referred to as a second part in another embodiment.
또한, 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예에 관련하여 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 다른 실시 예로 구현될 수 있다. 또한, 제시된 각각의 실시예 범주에서 개별 구성요소의 위치, 배치, 또는 구성은 본 발명의 기술적 사상 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다.Additionally, it should be understood that the various embodiments of the present invention are different from one another but are not necessarily mutually exclusive. For example, specific shapes, structures and characteristics described herein may be implemented in other embodiments without departing from the spirit and scope of the invention with respect to one embodiment. Additionally, it should be understood that the location, arrangement, or configuration of individual components in each presented embodiment category may be changed without departing from the technical spirit and scope of the present invention.
이하, 도면들을 참조하여 실시예들에 따른 3차원 플래시 메모리, 이의 제조 방법에 대하여 상세히 설명한다.Hereinafter, a three-dimensional flash memory and a manufacturing method thereof according to embodiments will be described in detail with reference to the drawings.
도 1은 실시예에 따른 3차원 플래시 메모리의 어레이를 도시한 간략 회로도이다.1 is a simplified circuit diagram showing an array of three-dimensional flash memory according to an embodiment.
도 1을 참조하면, 실시예에 따른 3차원 플래시 메모리의 어레이는 공통 소스 라인(CSL), 복수의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.Referring to FIG. 1, an array of a three-dimensional flash memory according to an embodiment includes a common source line (CSL), a plurality of bit lines (BL0, BL1, BL2), and a common source line (CSL) and bit lines (BL0, It may include a plurality of cell strings (CSTR) arranged between BL1 and BL2).
비트 라인들(BL0, BL1, BL2)은 제2 방향(D2)으로 연장 형성된 채 제1 방향(D1)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 여기서, 제1 방향(D1), 제2 방향(D2) 및 제3 방향(D3) 각각은 서로 직교하며 X, Y, Z축으로 정의되는 직각 좌표계를 형성할 수 있다.The bit lines BL0, BL1, and BL2 may extend in the second direction D2 and be spaced apart from each other in the first direction D1 and may be arranged two-dimensionally. Here, the first direction (D1), the second direction (D2), and the third direction (D3) are each orthogonal to each other and may form a rectangular coordinate system defined by the X, Y, and Z axes.
비트 라인들(BL0, BL1, BL2) 각각에는 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 제공된 채 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이 때, 공통 소스 라인(CSL)은 복수 개로 제공될 수 있으며, 복수의 공통 소스 라인들(CSL)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 서로 이격되며 2차원적으로 배열될 수 있다. 복수의 공통 소스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있으나, 이에 제한되거나 한정되지 않고 복수의 공통 소스 라인들(CSL) 각각이 전기적으로 독립적으로 제어됨으로써 서로 다른 전압이 인가될 수도 있다.A plurality of cell strings (CSTR) may be connected in parallel to each of the bit lines (BL0, BL1, and BL2). The cell strings CSTR may be provided between the bit lines BL0, BL1, and BL2 and one common source line CSL and may be commonly connected to the common source line CSL. At this time, a plurality of common source lines (CSL) may be provided, and the plurality of common source lines (CSL) may extend in the first direction (D1) and be spaced apart from each other along the second direction (D2), forming a two-dimensional can be arranged sequentially. The same electrical voltage may be applied to the plurality of common source lines (CSL), but this is not limited or limited, and each of the plurality of common source lines (CSL) is electrically independently controlled, so that different voltages may be applied. there is.
셀 스트링들(CSTR)은 제3 방향(D3)으로 연장 형성된 채 비트 라인별로 제2 방향(D2)을 따라 서로 이격되며 배열될 수 있다. 실시예에 따르면, 셀 스트링들(CSTR) 각각은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트 라인들(BL0, BL1, BL2)에 접속하며 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)와 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 사이에 배치된 채 직렬 연결된 메모리 셀 트랜지스터들(MCT) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(Data storage element)를 포함할 수 있다.The cell strings CSTR may extend in the third direction D3 and be arranged to be spaced apart from each other along the second direction D2 for each bit line. According to the embodiment, each of the cell strings (CSTR) is connected to a ground selection transistor (GST) connected to the common source line (CSL), the bit lines (BL0, BL1, BL2), and the first and second strings connected in series. Memory cell transistors (MCT) and erase control transistor (ECT) arranged in series between the selection transistors (SST1, SST2), the ground selection transistor (GST) and the first and second string selection transistors (SST1, SST2) ) can be composed of. Additionally, each memory cell transistor (MCT) may include a data storage element.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모스 트랜지스터들로 구성될 수도 있다.As an example, each cell string CSTR may include first and second string selection transistors SST1 and SST2 connected in series, and the second string selection transistor SST2 may be connected to the bit lines BL0 and BL1. , BL2) can be connected to one of the following. However, without being limited or limited thereto, each cell string CSTR may include one string select transistor. As another example, the ground selection transistor GST in each cell string CSTR may be composed of a plurality of MOS transistors connected in series, similar to the first and second string selection transistors SST1 and SST2. .
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 즉, 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에서 제3 방향(D3)을 따라 배치된 채 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.One cell string (CSTR) may be composed of a plurality of memory cell transistors (MCT) having different distances from the common source lines (CSL). That is, the memory cell transistors MCT may be connected in series while being arranged along the third direction D3 between the first string selection transistor SST1 and the ground selection transistor GST. The erase control transistor (ECT) may be connected between the ground select transistor (GST) and the common source lines (CSL). Each of the cell strings (CSTR) is between the first string select transistor (SST1) and the highest one of the memory cell transistors (MCT) and between the ground select transistor (GST) and the lowest one of the memory cell transistors (MCT). It may further include dummy cell transistors (DMC) each connected to each other.
실시예에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.According to an embodiment, the first string selection transistor SST1 may be controlled by the first string selection lines SSL1-1, SSL1-2, and SSL1-3, and the second string selection transistor SST2 may be controlled by the first string selection lines SSL1-1, SSL1-2, and SSL1-3. It can be controlled by 2 string selection lines (SSL2-1, SSL2-2, SSL2-3). The memory cell transistors (MCT) may each be controlled by a plurality of word lines (WL0-WLn), and the dummy cell transistors (DMC) may each be controlled by a dummy word line (DWL). The ground select transistor GST may be controlled by the ground select lines GSL0, GSL1, and GSL2, and the erase control transistor ECT may be controlled by the erase control line ECL. A plurality of erase control transistors (ECT) may be provided. Common source lines (CSL) may be commonly connected to sources of erase control transistors (ECT).
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 그러나 이에 제한되거나 한정되지 않고, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수도 있다.The gate electrodes of the memory cell transistors (MCT), which are provided at substantially the same distance from the common source lines (CSL), may be commonly connected to one of the word lines (WL0-WLn, DWL) and be in an equipotential state. . However, without being limited or limited thereto, even if the gate electrodes of the memory cell transistors (MCT) are provided at substantially the same level from the common source lines (CSL), the gate electrodes provided in different rows or columns may be controlled independently. there is.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격되며 2차원적으로 배열될 수 있다. 공통 소스라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.Ground selection lines (GSL0, GSL1, GSL2), first string selection lines (SSL1-1, SSL1-2, SSL1-3), and second string selection lines (SSL2-1, SSL2-2, SSL2-3) ) extends along the first direction (D1), are spaced apart from each other in the second direction (D2), and may be arranged two-dimensionally. Ground selection lines (GSL0, GSL1, GSL2), first string selection lines (SSL1-1, SSL1-2, SSL1-3), and second string provided at substantially the same level from the common source lines (CSL) The selection lines (SSL2-1, SSL2-2, and SSL2-3) may be electrically separated from each other. Additionally, the erase control transistors ECT of different cell strings CSTR may be controlled by a common erase control line ECL. Erase control transistors (ECT) may generate gate induced drain leakage (GIDL) during an erase operation of the memory cell array. In some embodiments, during an erase operation of the memory cell array, an erase voltage may be applied to the bit lines (BL0, BL1, BL2) and/or the common source lines (CSL), and the string select transistor (SST) and/or Alternatively, gate-induced leakage current may be generated in the erase control transistors (ECT).
이상 설명된 스트링 선택 라인(SSL)은 상부 선택 라인(USL)으로 표현될 수 있으며, 접지 선택 라인(GSL)은 하부 선택 라인으로 표현될 수도 있다.The string selection line (SSL) described above may be expressed as an upper selection line (USL), and the ground selection line (GSL) may be expressed as a lower selection line.
도 2는 일 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 측면 단면도이다.Figure 2 is a side cross-sectional view showing the structure of a three-dimensional flash memory according to an embodiment.
도 2를 참조하면, 기판(SUB)은 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(Monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼 층(Epitaxial layer) 등의 반도체 기판일 수 있다. 기판(SUB)에는 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑될 수 있다.Referring to FIG. 2, the substrate SUB may be a semiconductor substrate such as a silicon substrate, a silicon-germanium substrate, a germanium substrate, or a single crystal epitaxial layer grown on a monocrystalline silicon substrate. The substrate SUB may be doped with a first conductivity type impurity (eg, a P-type impurity).
기판(SUB) 상에는 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST)은 제1 방향(D1)으로 연장 형성된 채 제2 방향(D2)을 따라 2차원적으로 배치될 수 있다. 또한, 적층 구조체들(ST)은 제2 방향(D2)으로 서로 이격될 수 있다.Stacked structures (ST) may be disposed on the substrate (SUB). The stacked structures ST may extend in the first direction D1 and be two-dimensionally arranged along the second direction D2. Additionally, the stacked structures ST may be spaced apart from each other in the second direction D2.
적층 구조체들(ST) 각각은 기판(SUB)의 상면에 수직한 수직 방향(예컨대 제3 방향(D3))으로 교대로 적층된 게이트 전극들(EL1, EL2, EL3), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 즉, 적층 구조체들(ST)의 상면은 기판(SUB)의 상면과 평행할 수 있다. 이하, 수직 방향은 제3 방향(D3) 또는 제3 방향(D3)의 역방향을 의미한다.Each of the stacked structures ST includes gate electrodes EL1, EL2, and EL3 and interlayer insulating films ILD that are alternately stacked in a vertical direction perpendicular to the top surface of the substrate SUB (for example, in the third direction D3). may include. The stacked structures ST may have a substantially flat top surface. That is, the top surface of the stacked structures ST may be parallel to the top surface of the substrate SUB. Hereinafter, the vertical direction means the third direction D3 or the reverse direction of the third direction D3.
각각의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다.Each of the gate electrodes (EL1, EL2, EL3) includes an erase control line (ECL), ground selection lines (GSL0, GSL1, GSL2), and word lines (WL0-WLn, DWL) stacked in order on the substrate (SUB). ), the first string selection lines (SSL1-1, SSL1-2, SSL1-3), and the second string selection lines (SSL2-1, SSL2-2, SSL2-3).
게이트 전극들(EL1, EL2, EL3) 각각은 제1 방향(D1)으로 연장 형성된 채 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL1, EL2, EL3) 각각은, 도전성 물질로 형성될 수 있다. 예컨대, 게이트 전극들(EL1, EL2, EL3) 각각은 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 게이트 전극들(EL1, EL2, EL3) 각각은 설명된 금속 물질 이외에도 ALD로 형성 가능한 모든 금속 물질 중 적어도 하나를 포함할 수 있다.Each of the gate electrodes EL1, EL2, and EL3 may extend in the first direction D1 and have substantially the same thickness in the third direction D3. Hereinafter, thickness refers to the thickness in the third direction D3. Each of the gate electrodes EL1, EL2, and EL3 may be formed of a conductive material. For example, each of the gate electrodes EL1, EL2, and EL3 is made of a doped semiconductor (e.g., doped silicon, etc.), a metal (e.g., W (tungsten), Cu (copper), Al (aluminum), Ti (titanium), It may include at least one selected from Ta (tantalum), Mo (molybdenum), Ru (ruthenium), Au (gold), etc.) or conductive metal nitride (e.g., titanium nitride, tantalum nitride, etc.). Each of the gate electrodes EL1, EL2, and EL3 may include at least one of all metal materials that can be formed by ALD in addition to the metal materials described.
보다 구체적으로, 게이트 전극들(EL1, EL2, EL3)은 최하부의 제1 게이트 전극(EL1), 최상부의 제3 게이트 전극(EL3) 및 제1 게이트 전극(EL1)과 제3 게이트 전극(EL3) 사이의 복수의 제2 게이트 전극들(EL2)을 포함할 수 있다. 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 각각 단수로 도시 및 설명되었으나, 이는 예시적인 것으로 이에 제한되지 않으며, 필요에 따라 제1 게이트 전극(EL1) 및 제3 게이트 전극(EL3)은 복수로 제공될 수도 있다. 제1 게이트 전극(EL1)은 도 1에 도시된 접지 선택 라인들(GSL0, GSL1, GLS2) 중 어느 하나에 해당될 수 있다. 제2 게이트 전극(EL2)은 도 1에 도시된 워드 라인들(WL0-WLn, DWL) 중 어느 하나에 해당될 수 있다. 제3 게이트 전극(EL3)은 도 1에 도시된 도 1의 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 중 어느 하나 또는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 어느 하나에 해당될 수 있다.More specifically, the gate electrodes EL1, EL2, and EL3 include the first gate electrode EL1 at the bottom, the third gate electrode EL3 at the top, and the first gate electrode EL1 and the third gate electrode EL3. It may include a plurality of second gate electrodes EL2 therebetween. The first gate electrode EL1 and the third gate electrode EL3 are each shown and described in singular form, but this is illustrative and not limited thereto, and the first gate electrode EL1 and the third gate electrode EL3 may be used as necessary. may be provided in plural. The first gate electrode EL1 may correspond to one of the ground selection lines GSL0, GSL1, and GLS2 shown in FIG. 1. The second gate electrode EL2 may correspond to one of the word lines WL0-WLn and DWL shown in FIG. 1. The third gate electrode EL3 is one of the first string selection lines SSL1-1, SSL1-2, and SSL1-3 shown in FIG. 1 or the second string selection lines SSL2-1 and SSL1-3. It may correspond to either SSL2-2 or SSL2-3).
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(Stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL1, EL2, EL3)은 기판(SUB)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 제3 게이트 전극(EL3)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 제1 게이트 전극(EL1)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(SUB)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(Outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL1, EL2, EL3)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.Although not shown, an end of each of the stacked structures ST may have a stepwise structure along the first direction D1. More specifically, the length of the gate electrodes EL1, EL2, and EL3 of the stacked structures ST may decrease in the first direction D1 as the distance from the substrate SUB increases. The third gate electrode EL3 may have the smallest length in the first direction D1 and the greatest distance from the substrate SUB in the third direction D3. The first gate electrode EL1 may have the greatest length in the first direction D1 and the smallest distance from the substrate SUB in the third direction D3. Due to the stepped structure, the thickness of each of the stacked structures (ST) may decrease as it moves away from the outer-most one of the vertical channel structures (VS), which will be described later, and the gate electrodes (EL1, The side walls of EL2 and EL3) may be spaced apart at regular intervals along the first direction D1 from a plan view.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것으로 이에 제한되지 않으며, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 서로 다른 두께를 갖거나, 모두 동일하게 설정될 수도 있다. 층간 절연막들(ILD)으로는 게이트 전극들(EL1, EL2, EL3) 사이의 절연을 위해 절연 물질로 형성될 수 있다. 일 예로, 층간 절연막들(ILD)은 실리콘 산화물로 형성될 수 있다.Each of the interlayer dielectric layers (ILD) may have different thicknesses. For example, the lowest and uppermost of the interlayer insulating layers (ILD) may have a smaller thickness than the other interlayer insulating layers (ILD). However, this is an example and is not limited to this, and the thickness of each interlayer dielectric layer (ILD) may have a different thickness depending on the characteristics of the semiconductor device, or may all be set to be the same. The interlayer insulating films ILD may be formed of an insulating material to insulate the gate electrodes EL1, EL2, and EL3. As an example, the interlayer insulating films (ILD) may be formed of silicon oxide.
적층 구조체들(ST) 및 기판(SUB)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH) 내에는 수직 채널 구조체들(VS)이 제공될 수 있다. 수직 채널 구조체들(VS)은 도 1에 도시된 복수의 셀 스트링들(CSTR)로서, 기판(SUB)과 연결된 채 제3 방향(D3)으로 연장 형성될 수 있다. 수직 채널 구조체들(VS)이 기판(SUB)과 연결되는 것은, 수직 채널 구조체들(VS) 각각의 일부가 하면이 기판(SUB)의 상면과 맞닿음으로써 이루어질 수 있으나, 이에 제한되거나 한정되지 않고 기판(SUB) 내부에 매립되어 이루어질 수도 있다. 수직 채널 구조체들(VS) 각각의 일부가 기판(SUB) 내부에 매립되는 경우, 수직 채널 구조체들(VS)의 하면은 기판(SUB)의 상면보다 낮은 레벨에 위치할 수 있다.A plurality of channel holes CH may be provided penetrating a portion of the stacked structures ST and the substrate SUB. Vertical channel structures (VS) may be provided within the channel holes (CH). The vertical channel structures VS are a plurality of cell strings CSTR shown in FIG. 1 and may be connected to the substrate SUB and extend in the third direction D3. The connection of the vertical channel structures (VS) to the substrate (SUB) may be achieved by the lower surface of a portion of each of the vertical channel structures (VS) contacting the upper surface of the substrate (SUB), but is not limited or limited thereto. It may also be buried inside the substrate (SUB). When a portion of each of the vertical channel structures (VS) is buried inside the substrate (SUB), the lower surface of the vertical channel structures (VS) may be located at a lower level than the upper surface of the substrate (SUB).
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 3개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 그러나 이에 제한되거나 한정되지 않고, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통하거나, 4개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다. 그러나 이에 제한되거나 한정되지 않고, 수직 채널 구조체들(VS)은 로우(Row) 및 컬럼(Column)으로 나란히 배치되는 배열을 형성할 수도 있다.A plurality of rows of vertical channel structures (VS) penetrating one of the stacked structures (ST) may be provided. For example, as shown in FIG. 2 , rows of three vertical channel structures (VS) may penetrate one of the stacked structures (ST). However, without being limited or limited thereto, two rows of vertical channel structures (VS) may pass through one of the stacked structures (ST), or four or more rows of vertical channel structures (VS) may pass through one of the stacked structures (ST). ) can penetrate one of the In a pair of adjacent columns, the vertical channel structures (VS) corresponding to one column may be shifted in the first direction (D1) from the vertical channel structures (VS) corresponding to the other adjacent column. there is. From a plan view, the vertical channel structures VS may be arranged in a zigzag shape along the first direction D1. However, without being limited or restricted thereto, the vertical channel structures VS may be arranged side by side in rows and columns.
수직 채널 구조체들(VS) 각각은 기판(SUB)으로부터 제3 방향(D3)으로 연장 형성될 수 있다. 도면에는 수직 채널 구조체들(VS) 각각이 상단과 하단의 너비가 동일한 기둥 형상을 갖는 것으로 도시되었으나, 이에 제한되거나 한정되지 않고 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원 형상, 타원 형상, 사각 형상 또는 바(Bar) 형상을 가질 수 있다.Each of the vertical channel structures VS may extend from the substrate SUB in the third direction D3. In the drawing, each of the vertical channel structures (VS) is shown as having a pillar shape with the same width at the top and bottom, but it is not limited or limited thereto, and as it moves toward the third direction (D3), the first direction (D1) and the second direction (D2) may have a shape in which the width is increased. The upper surface of each of the vertical channel structures (VS) may have a circular shape, an oval shape, a square shape, or a bar shape.
수직 채널 구조체들(VS) 각각은 스트레스 제어 패턴(SCP), 데이터 저장 패턴(DSP), 수직 채널 패턴(VCP), 수직 반도체 패턴(VSP) 및 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(Opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 채널 패턴(VCP)은 하단이 닫힌(Closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.Each of the vertical channel structures (VS) may include a stress control pattern (SCP), a data storage pattern (DSP), a vertical channel pattern (VCP), a vertical semiconductor pattern (VSP), and a conductive pad (PAD). In each of the vertical channel structures (VS), the data storage pattern (DSP) may have a pipe shape with an open bottom or a macaroni shape, and the vertical channel pattern (VCP) may have a pipe shape or a macaroni shape with a closed bottom. It can have a shape. The vertical semiconductor pattern (VSP) can fill the space surrounded by the vertical channel pattern (VCP) and the conductive pad (PAD).
데이터 저장 패턴(DSP)은 채널 홀들(CH) 각각의 내측벽을 덮은 채, 내측으로는 수직 채널 패턴(VCP)의 외측벽을 둘러싸며 외측으로는 게이트 전극들(EL1, EL2, EL3)의 측벽들과 접촉할 수 있다. 이에, 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들은 수직 채널 패턴(VCP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의해 메모리 동작(프로그램 동작, 판독 동작 또는 소거 동작)이 수행되는 메모리 셀들을 구성할 수 있다. 메모리 셀들은 도 1에 도시된 메모리 셀 트랜지스터들(MCT)에 해당된다. 이를 위해, 데이터 저장 패턴(DSP)은 제2 게이트 전극들(EL2)을 통해 인가되는 전압에 의한 전하들의 분극 상태로 데이터 값을 나타내도록 강유전체 물질로 형성될 수 있다. 일례로, 강유전체 기반의 데이터 저장 패턴(DSP)은 전하의 분극 상태로 이진 데이터 값 또는 다치화된 데이터 값을 나타낼 수 있다. 이하, 강유전체 물질은 사방정계(Orthorhombic) 결정 구조를 갖는 HfOx, Al, Zr 또는 Si 중 적어도 하나의 물질이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 하나를 포함할 수 있다.The data storage pattern (DSP) covers the inner wall of each of the channel holes (CH), surrounds the outer wall of the vertical channel pattern (VCP) on the inside, and the side walls of the gate electrodes (EL1, EL2, EL3) on the outside. can come into contact with. Accordingly, the areas corresponding to the second gate electrodes EL2 in the data storage pattern DSP are the second gate electrodes together with the areas corresponding to the second gate electrodes EL2 in the vertical channel pattern VCP. Memory cells in which a memory operation (program operation, read operation, or erase operation) is performed by voltage applied through (EL2) can be configured. The memory cells correspond to memory cell transistors (MCT) shown in FIG. 1. To this end, the data storage pattern DSP may be formed of a ferroelectric material to represent data values in a polarization state of charges caused by a voltage applied through the second gate electrodes EL2. For example, a ferroelectric-based data storage pattern (DSP) can represent binary data values or multivalued data values in the polarization state of charge. Hereinafter , the ferroelectric material is HfO x having an orthorhombic crystal structure , HfO , SBT(SrBi 2 Ti 2 O 3 ), BLT(Bi(La, Ti)O 3 ), PLZT(Pb(La, Zr)TiO 3 ), BST(Bi(Sr, Ti)O 3 ), barium titanate ( It may include at least one of barium titanate, BaTiO 3 ), P(VDF-TrFE), PVDF, AlO x , ZnO x , TiO x , TaO x or InO x .
설명된 강유전체 기반의 데이터 저장 패턴(DSP)은 냉각 공정을 통해, 사방정계 특성이 개선될 수 있다. 일 실시예에 따른 3차원 플래시 메모리는 워드 라인 리플레이스먼트 공정을 이용하여 제조되기 때문에, 강유전체 기반의 데이터 저장 패턴(DSP)이 냉각 공정을 통해 사방정계 특성이 개선되기 위해서는 데이터 저장 패턴(DSP)과의 스트레스를 발생시키기 위한 접촉 막이 요구된다. 따라서, 일 실시예에 따른 3차원 플래시 메모리에서는 냉각 공정을 통해 강유전체 기반의 데이터 저장 패턴(DSP)의 사방정계 특성을 개선시키는 용도로 스트레스 제어 패턴(SCP)이 사용될 수 있다.The described ferroelectric-based data storage pattern (DSP) can have improved orthorhombic characteristics through a cooling process. Since the 3D flash memory according to one embodiment is manufactured using a word line replacement process, in order for the ferroelectric-based data storage pattern (DSP) to improve its orthorhombic characteristics through a cooling process, the data storage pattern (DSP) must be A contact membrane is required to generate stress. Therefore, in a 3D flash memory according to an embodiment, a stress control pattern (SCP) can be used to improve the orthorhombic characteristics of a ferroelectric-based data storage pattern (DSP) through a cooling process.
스트레스 제어 패턴(SCP)은 강유전체 기반의 데이터 저장 패턴(DSP)의 외측벽에 접촉하며 형성됨으로써, 냉각 공정 시 강유전체 기반의 데이터 저장 패턴(DSP)과의 스트레스를 발생시켜 데이터 저장 패턴(DSP)의 사방정계 특성을 개선할 수 있다. 예를 들어, 스트레스 제어 패턴(SCP)은 적층 구조체(ST)(층간 절연막들(ILD) 각각 및 워드 라인들(WL0-WLn) 각각)와 데이터 저장 패턴(DSP) 사이에 개재되도록 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성될 수 있다.The stress control pattern (SCP) is formed in contact with the outer wall of the ferroelectric-based data storage pattern (DSP), thereby generating stress with the ferroelectric-based data storage pattern (DSP) during the cooling process, thereby causing stress on all sides of the data storage pattern (DSP). Political characteristics can be improved. For example, the stress control pattern (SCP) is arranged in a vertical direction (e.g. , may be formed to extend in the third direction (D3).
이처럼 스트레스 제어 패턴(SCP)은, 수직 방향(예컨대, 제3 방향(D3))으로 길게 연장 형성되는 구조를 갖기 때문에, 워드 라인들(WL0-WLn)이 스트레스 제어 패턴(SCP)을 통해 전기적으로 연결되지 않도록 도전성을 띄지 않는 조건 아래, 전술된 바와 같이 냉각 공정 시 강유전체 기반의 데이터 저장 패턴(DSP)과의 스트레스를 발생시킬 수 있는 물질로 형성될 수 있다.In this way, since the stress control pattern (SCP) has a structure that extends long in the vertical direction (e.g., the third direction (D3)), the word lines (WL0-WLn) are electrically connected through the stress control pattern (SCP). Under conditions of non-conductivity so as not to be connected, it may be formed of a material that can generate stress with the ferroelectric-based data storage pattern (DSP) during the cooling process as described above.
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)의 내측벽을 덮을 수 있다. 수직 채널 패턴(VCP)은 제1 부분(VCP1) 및 제1 부분(VCP1) 상의 제2 부분(VCP2)을 포함할 수 있다.A vertical channel pattern (VCP) may cover the inner wall of the data storage pattern (DSP). The vertical channel pattern (VCP) may include a first part (VCP1) and a second part (VCP2) on the first part (VCP1).
수직 채널 패턴(VCP)의 제1 부분(VCP1)은 채널 홀들(CH) 각각의 하부에 제공될 수 있고, 기판(SUB)과 접촉할 수 있다. 이러한 수직 채널 패턴(VCP)의 제1 부분(VCP1)은 수직 채널 구조체들(VS) 각각에서의 누설 전류를 차단, 억제 또는 최소화하는 용도 및/또는 에피택시얼 패턴의 용도로 사용될 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 두께는, 예를 들어, 제1 게이트 전극(EL1)의 두께보다 클 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 상면은 제1 게이트 전극(EL1)의 상면과 제2 게이트 전극들(EL2) 중 최하부의 것의 하면 사이에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 하면은 기판(SUB)의 최상면(즉, 층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있다. 수직 채널 패턴(VCP)의 제1 부분(VCP1)의 일부는 제1 게이트 전극(EL1)과 수평 방향으로 중첩될 수 있다. 이하에서, 수평 방향은 제1 방향(D1) 및 제2 방향(D2)과 나란한 평면 상에서 연장되는 임의의 방향을 의미한다.The first portion (VCP1) of the vertical channel pattern (VCP) may be provided below each of the channel holes (CH) and may be in contact with the substrate (SUB). The first part (VCP1) of the vertical channel pattern (VCP) may be used to block, suppress, or minimize leakage current in each of the vertical channel structures (VS) and/or as an epitaxial pattern. For example, the thickness of the first portion (VCP1) of the vertical channel pattern (VCP) may be greater than the thickness of the first gate electrode (EL1). A sidewall of the first portion (VCP1) of the vertical channel pattern (VCP) may be surrounded by a data storage pattern (DSP). The top surface of the first portion (VCP1) of the vertical channel pattern (VCP) may be located at a higher level than the top surface of the first gate electrode (EL1). More specifically, the top surface of the first portion (VCP1) of the vertical channel pattern (VCP) may be located between the top surface of the first gate electrode (EL1) and the bottom surface of the lowest one of the second gate electrodes (EL2). The bottom surface of the first portion VCP1 of the vertical channel pattern VCP may be located at a lower level than the top surface of the substrate SUB (that is, the bottom surface of the lowest one of the interlayer insulating layers ILD). A portion of the first portion (VCP1) of the vertical channel pattern (VCP) may overlap the first gate electrode (EL1) in the horizontal direction. Hereinafter, the horizontal direction means any direction extending on a plane parallel to the first direction D1 and the second direction D2.
수직 채널 패턴(VCP)의 제2 부분(VCP2)은 제1 부분(VCP1)의 상면으로부터 제3 방향(D3)으로 연장될 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 데이터 저장 패턴(DSP)과 수직 반도체 패턴(VSP) 사이에 제공될 수 있으며, 제2 게이트 전극들(EL2)에 대응될 수 있다. 이에, 수직 채널 패턴(VCP)의 제2 부분(VCP2)은 전술된 바와 같이 데이터 저장 패턴(DSP) 중 제2 게이트 전극들(EL2)에 대응하는 영역들과 함께, 메모리 셀들을 구성할 수 있다.The second part (VCP2) of the vertical channel pattern (VCP) may extend from the top surface of the first part (VCP1) in the third direction (D3). The second portion (VCP2) of the vertical channel pattern (VCP) may be provided between the data storage pattern (DSP) and the vertical semiconductor pattern (VSP) and may correspond to the second gate electrodes (EL2). Accordingly, the second part (VCP2) of the vertical channel pattern (VCP), together with the regions corresponding to the second gate electrodes (EL2) of the data storage pattern (DSP), as described above, may form memory cells. .
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다. 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제2 게이트 전극들(EL2) 중 최상부의 것의 상면보다 높은 레벨에 위치할 수 있다. 보다 구체적으로, 수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다.The top surface of the second portion (VCP2) of the vertical channel pattern (VCP) may be substantially coplanar with the top surface of the vertical semiconductor pattern (VSP). The top surface of the second portion (VCP2) of the vertical channel pattern (VCP) may be located at a higher level than the top surface of the uppermost one of the second gate electrodes (EL2). More specifically, the top surface of the second portion (VCP2) of the vertical channel pattern (VCP) may be located between the top and bottom surfaces of the third gate electrode (EL3).
수직 채널 패턴(VCP)은 데이터 저장 패턴(DSP)으로 인가되는 전압에 의해 채널을 형성하거나 부스팅되도록 단결정질의 실리콘 또는 폴리 실리콘으로 형성될 수 있다. 그러나 이에 제한되거나 한정되지 않고 수직 채널 패턴(VCP)은 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질로 형성될 수 있다. 예컨대, 수직 채널 패턴(VCP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질 등으로 형성될 수 있다. 수직 채널 패턴(VCP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다. 따라서, 수직 채널 패턴(VCP)은 게이트 전극들(EL1, EL2, EL3) 또는 기판(SUB)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL1, EL2, EL3) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있어, 결과적으로 3차원 플래시 메모리의 전기적 특성을 향상시킬 수 있다.The vertical channel pattern (VCP) may be formed of single crystalline silicon or polysilicon to form a channel or be boosted by a voltage applied to the data storage pattern (DSP). However, without being limited or limited thereto, the vertical channel pattern (VCP) may be formed of an oxide semiconductor material that can block, suppress, or minimize leakage current. For example, the vertical channel pattern (VCP) may be formed of an oxide semiconductor material or a group 4 semiconductor material containing at least one of In, Zn, or Ga with excellent leakage current characteristics. The vertical channel pattern (VCP) may be formed of, for example, a ZnOx-based material including AZO, ZTO, IZO, ITO, IGZO, or Ag-ZnO. Accordingly, the vertical channel pattern (VCP) can block, suppress, or minimize leakage current to the gate electrodes (EL1, EL2, EL3) or the substrate (SUB), and at least one of the gate electrodes (EL1, EL2, EL3) The characteristics of any one transistor (for example, threshold voltage distribution and speed of program/read operations) can be improved, and as a result, the electrical characteristics of the 3D flash memory can be improved.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)의 제2 부분(VCP2)으로 둘러싸일 수 있다. 수직 반도체 패턴(VSP)의 상면은 도전 패드(PAD)와 접촉할 수 있고, 수직 반도체 패턴(VSP)의 하면은 수직 채널 패턴(VCP)의 제1 부분(VCP1)과 접촉할 수 있다. 수직 반도체 패턴(VSP)은 기판(SUB)과 제3 방향(D3)으로 이격될 수 있다. 다시 말하면, 수직 반도체 패턴(VSP)은 기판(SUB)으로부터 전기적으로 플로팅될 수 있다.The vertical semiconductor pattern (VSP) may be surrounded by the second portion (VCP2) of the vertical channel pattern (VCP). The upper surface of the vertical semiconductor pattern (VSP) may contact the conductive pad (PAD), and the lower surface of the vertical semiconductor pattern (VSP) may contact the first portion (VCP1) of the vertical channel pattern (VCP). The vertical semiconductor pattern VSP may be spaced apart from the substrate SUB in the third direction D3. In other words, the vertical semiconductor pattern VSP may be electrically floating from the substrate SUB.
수직 반도체 패턴(VSP)은 수직 채널 패턴(VCP)에서의 전하 또는 홀의 확산을 돕는 물질로 형성될 수 있다. 보다 상세하게, 수직 반도체 패턴(VSP)은 전하, 홀 이동도(Hole mobility)가 우수한 물질로 형성될 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(Intrinsic semiconductor) 물질 또는 다결정(Polycrystalline) 반도체 물질로 형성될 수 있다. 보다 구체적인 예를 들면, 수직 반도체 패턴(VSP)은 기판(SUB)과 동일한 제1 도전형 불순물(예컨대, P형의 불순물)이 도핑된 폴리 실리콘으로 형성될 수 있다. 즉, 수직 반도체 패턴(VSP)은 3차원 플래시 메모리의 전기적 특성을 개선시켜 메모리 동작의 속도를 향상시킬 수 있다.The vertical semiconductor pattern (VSP) may be formed of a material that helps diffusion of charges or holes in the vertical channel pattern (VCP). More specifically, the vertical semiconductor pattern (VSP) can be formed of a material with excellent charge and hole mobility. For example, the vertical semiconductor pattern (VSP) may be formed of a semiconductor material doped with impurities, an intrinsic semiconductor material that is not doped with an impurity, or a polycrystalline semiconductor material. For a more specific example, the vertical semiconductor pattern VSP may be formed of polysilicon doped with the same first conductivity type impurity (eg, P-type impurity) as the substrate SUB. In other words, the vertical semiconductor pattern (VSP) can improve the speed of memory operation by improving the electrical characteristics of 3D flash memory.
다시 도 1을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들인 셀 스트링들(CSTR)에 해당할 수 있다.Referring again to FIG. 1, the vertical channel structures (VS) include an erase control transistor (ECT), first and second string select transistors (SST1, SST2), a ground select transistor (GST), and memory cell transistors (MCT). ) may correspond to cell strings (CSTR), which are channels of ).
수직 채널 패턴(VCP)의 제2 부분(VCP2)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 채널 패턴(VCP)의 상부 및 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 제3 게이트 전극(EL3)의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 제3 게이트 전극(EL3)과 수평 방향으로 중첩될 수 있다.A conductive pad (PAD) may be provided on the top surface of the second portion (VCP2) of the vertical channel pattern (VCP) and the top surface of the vertical semiconductor pattern (VSP). The conductive pad (PAD) may be connected to the top of the vertical channel pattern (VCP) and the top of the vertical semiconductor pattern (VSP). The sidewall of the conductive pad (PAD) may be surrounded by a data storage pattern (DSP). The top surface of the conductive pad PAD may be substantially coplanar with the top surface of each of the stacked structures ST (that is, the top surface of the uppermost one of the interlayer dielectric layers ILD). The lower surface of the conductive pad PAD may be located at a lower level than the upper surface of the third gate electrode EL3. More specifically, the lower surface of the conductive pad PAD may be positioned between the upper and lower surfaces of the third gate electrode EL3. That is, at least a portion of the conductive pad PAD may overlap the third gate electrode EL3 in the horizontal direction.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전성 물질로 형성될 수 있다. 예를 들어, 도전 패드(PAD)는 수직 반도체 패턴(VSP)과 다른 불순물(보다 정확하게 제1 도전형(예컨대, P형)과 다른 제2 도전형(예컨대, N형)의 불순물)이 도핑된 반도체 물질로 형성될 수 있다.The conductive pad (PAD) may be formed of a semiconductor or conductive material doped with impurities. For example, the conductive pad (PAD) is doped with impurities (more precisely, impurities of a second conductivity type (e.g., N-type) different from the first conductivity type (e.g., P-type)) than the vertical semiconductor pattern (VSP). It can be formed from a semiconductor material.
도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 채널 패턴(VCP)(또는 수직 반도체 패턴(VSP)) 사이의 접촉 저항을 줄일 수 있다.The conductive pad (PAD) can reduce contact resistance between the bit line (BL) and the vertical channel pattern (VCP) (or vertical semiconductor pattern (VSP)), which will be described later.
이상, 수직 채널 구조체들(VS)이 도전 패드(PAD)를 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 도전 패드(PAD)를 생략한 구조를 가질 수도 있다. 이러한 경우, 수직 채널 구조체들(VS)에서 도전 패드(PAD)가 생략됨에 따라, 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각의 상면이 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이루도록 수직 채널 패턴(VCP) 및 수직 반도체 패턴(VSP) 각각이 제3 방향(D3)으로 연장 형성될 수 있다. 또한, 이러한 경우, 후술되는 비트 라인 콘택 플러그(BLPG)는, 도전 패드(PAD)를 통해 수직 채널 패턴(VCP)과 간접적으로 전기적으로 연결되는 대신에, 수직 채널 패턴(VCP)과 직접적으로 접촉하며 전기적으로 연결될 수 있다.Above, the vertical channel structures VS have been described as having a structure including a conductive pad (PAD), but they are not limited or limited thereto and may have a structure omitting the conductive pad (PAD). In this case, as the conductive pad (PAD) is omitted from the vertical channel structures (VS), the upper surface of each of the vertical channel pattern (VCP) and the vertical semiconductor pattern (VSP) is the upper surface of each of the stacked structures (ST) (i.e. Each of the vertical channel pattern (VCP) and the vertical semiconductor pattern (VSP) may be formed to extend in the third direction D3 so as to be substantially coplanar with the top surface of the uppermost one of the interlayer insulating layers (ILD). Additionally, in this case, the bit line contact plug (BLPG), which will be described later, directly contacts the vertical channel pattern (VCP) instead of being indirectly electrically connected to the vertical channel pattern (VCP) through the conductive pad (PAD). Can be electrically connected.
또한, 이상 수직 채널 구조체들(VS)에 수직 반도체 패턴(VSP)이 포함되는 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 수직 반도체 패턴(VSP)이 생략될 수도 있다.In addition, although it has been described that the vertical channel structures VS include the vertical semiconductor pattern VSP, the present invention is not limited or limited thereto and the vertical semiconductor pattern VSP may be omitted.
또한, 이상 수직 채널 패턴(VCP)가 제1 부분(VCP1) 및 제2 부분(VCP2)을 포함하는 구조인 것으로 설명되었으나, 이에 제한되거나 한정되지 않고 제1 부분(VCP1)이 배제된 구조를 가질 수 있다. 예를 들어, 수직 채널 패턴(VCP)은 기판(SUB)까지 연장 형성된 수직 반도체 패턴(VSP) 및 데이터 저장 패턴(DSP) 사이에 제공되며 기판(SUB)과 접촉하도록 기판(SUB)까지 연장 형성될 수 있다. 이러한 경우 수직 채널 패턴(VCP)의 하면은 기판(SUB)의 최상면(층간 절연막들(ILD) 중 최하부의 것의 하면)보다 낮은 레벨에 위치할 수 있으며, 수직 채널 패턴(VCP)의 상면은 수직 반도체 패턴(VSP)의 상면과 실질적으로 공면을 이룰 수 있다.In addition, although the vertical channel pattern (VCP) has been described as having a structure including a first part (VCP1) and a second part (VCP2), it is not limited or limited thereto and may have a structure excluding the first part (VCP1). You can. For example, the vertical channel pattern (VCP) is provided between the vertical semiconductor pattern (VSP) and the data storage pattern (DSP) formed to extend to the substrate (SUB) and is formed to extend to the substrate (SUB) to contact the substrate (SUB). You can. In this case, the bottom surface of the vertical channel pattern (VCP) may be located at a lower level than the top surface of the substrate (SUB) (the bottom surface of the lowest one of the interlayer dielectric layers (ILD)), and the top surface of the vertical channel pattern (VCP) may be located at a lower level than the top surface of the substrate (SUB). It can be substantially coplanar with the top surface of the pattern (VSP).
서로 인접한 적층 구조체들(ST) 사이에는 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(SUB) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(SUB) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제2 도전형의 불순물(예컨대, N형의 불순물)이 도핑된 반도체 물질로 형성될 수 있다. 공통 소스 영역(CSR)은 도 1의 공통 소스 라인(CSL)에 해당할 수 있다.A separation trench TR extending in the first direction D1 may be provided between adjacent stacked structures ST. The common source region (CSR) may be provided inside the substrate (SUB) exposed by the isolation trench (TR). The common source region CSR may extend in the first direction D1 within the substrate SUB. The common source region CSR may be formed of a semiconductor material doped with second conductivity type impurities (eg, N-type impurities). The common source region (CSR) may correspond to the common source line (CSL) in FIG. 1.
공통 소스 플러그(CSP)는 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 플레이트(Plate) 형상을 가질 수 있다. 이 때 공통 소스 플러그(CSP)는, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.A common source plug (CSP) may be provided in the isolation trench (TR). The common source plug (CSP) may be connected to the common source region (CSR). The top surface of the common source plug (CSP) may be substantially coplanar with the top surface of each of the stacked structures (ST) (that is, the top surface of the uppermost one of the interlayer insulating layers (ILD)). The common source plug (CSP) may have a plate shape extending in the first direction (D1) and the third direction (D3). At this time, the common source plug CSP may have a shape whose width in the second direction D2 increases as it moves toward the third direction D3.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에는 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 대향하며 제공될 수 있다. 예를 들어 절연 스페이서들(SP)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질로 형성될 수 있다.Insulating spacers (SP) may be interposed between the common source plug (CSP) and the stacked structures (ST). Insulating spacers SP may be provided between adjacent stacked structures ST to face each other. For example, the insulating spacers SP may be formed of silicon oxide, silicon nitride, silicon oxynitride, or a low-k material with a low dielectric constant.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(CAP)이 제공될 수 있다. 캡핑 절연막(CAP)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(CAP)은, 층간 절연막들(ILD)과 다른 절연 물질로 형성될 수 있다. 캡핑 절연막(CAP) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BLPG)가 제공될 수 있다. 비트 라인 콘택 플러그(BLPG)는, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가되는 형상을 가질 수 있다.A capping insulating layer (CAP) may be provided on the stacked structures (ST), the vertical channel structures (VS), and the common source plug (CSP). The capping insulating layer (CAP) may cover the top surface of the uppermost one of the interlayer insulating layers (ILD), the top surface of the conductive pad (PAD), and the top surface of the common source plug (CSP). The capping insulating film (CAP) may be formed of an insulating material different from the interlayer insulating films (ILD). A bit line contact plug (BLPG) electrically connected to the conductive pad (PAD) may be provided inside the capping insulating film (CAP). The bit line contact plug BLPG may have a shape whose width in the first direction D1 and the second direction D2 increases as it moves toward the third direction D3.
캡핑 절연막(CAP) 및 비트 라인 콘택 플러그(BLPG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 도 1에 도시된 복수의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당되는 것으로, 제2 방향(D2)을 따라 도전성 물질로 연장 형성될 수 있다. 비트 라인(BL)을 구성하는 도전성 물질은 전술된 게이트 전극들(EL1, EL2, EL3) 각각을 형성하는 도전성 물질과 동일한 물질일 수 있다.A bit line (BL) may be provided on the capping insulating film (CAP) and the bit line contact plug (BLPG). The bit line BL corresponds to one of the plurality of bit lines BL0, BL1, and BL2 shown in FIG. 1 and may be formed to extend along the second direction D2 using a conductive material. The conductive material constituting the bit line BL may be the same material as the conductive material forming each of the gate electrodes EL1, EL2, and EL3 described above.
비트 라인(BL)은 비트 라인 콘택 플러그(BLPG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 여기서 비트 라인(BL)이 수직 채널 구조체들(VS)과 연결된다는 것은, 수직 채널 구조체들(VS)에 포함되는 수직 채널 패턴(VCP)과 연결되는 것을 의미할 수 있다.The bit line BL may be electrically connected to the vertical channel structures VS through a bit line contact plug (BLPG). Here, the fact that the bit line (BL) is connected to the vertical channel structures (VS) may mean that it is connected to the vertical channel pattern (VCP) included in the vertical channel structures (VS).
이와 같은 구조의 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 프로그램 동작, 판독 동작 및 소거 동작을 수행할 수 있다. 예컨대, 3차원 플래시 메모리는, 셀 스트링들(CSTR) 각각에 인가되는 전압, 스트링 선택 라인(SSL)에 인가되는 전압, 워드 라인들(WL0-WLn) 각각에 인가되는 전압, 접지 선택 라인(GSL)에 인가되는 전압 및 공통 소스 라인(CSL)에 인가되는 전압을 기초로, 수직 채널 패턴(VCP)에 채널을 형성하여 전하 또는 홀을 대상 메모리 셀의 데이터 저장 패턴(DSP)으로 전달함으로써 프로그램 동작을 수행할 수 있다.A three-dimensional flash memory with this structure includes a voltage applied to each of the cell strings (CSTR), a voltage applied to the string selection line (SSL), a voltage applied to each of the word lines (WL0-WLn), and a ground selection line. Based on the voltage applied to the (GSL) and the voltage applied to the common source line (CSL), a program operation, a read operation, and an erase operation can be performed. For example, the 3D flash memory includes a voltage applied to each of the cell strings (CSTR), a voltage applied to the string select line (SSL), a voltage applied to each of the word lines (WL0-WLn), and a ground select line (GSL). Based on the voltage applied to ) and the voltage applied to the common source line (CSL), a channel is formed in the vertical channel pattern (VCP) to transfer charges or holes to the data storage pattern (DSP) of the target memory cell to operate the program. can be performed.
또한, 일 실시예에 따른 3차원 플래시 메모리는 설명된 구조로 제한되거나 한정되지 않고, 구현 예시에 따라 수직 채널 패턴(VCP), 데이터 저장 패턴(DSP), 스트레스 제어 패턴(SCP), 게이트 전극들(EL1, EL2, EL3), 비트 라인(BL), 공통 소스 라인(CSL)을 포함하는 것을 전제로 다양한 구조로 구현될 수 있다.In addition, the three-dimensional flash memory according to one embodiment is not limited or limited to the described structure, and may include a vertical channel pattern (VCP), a data storage pattern (DSP), a stress control pattern (SCP), and a gate electrode depending on the implementation example. (EL1, EL2, EL3), bit line (BL), and common source line (CSL) can be implemented in various structures.
일례로, 3차원 플래시 메모리는 수직 채널 패턴(VCP)의 내측벽에 접촉하는 수직 반도체 패턴(VSP) 대신에, 백 게이트(BG)를 포함하는 구조로 구현될 수 있다. 이러한 경우, 백 게이트(BG)는 메모리 동작을 위한 전압을 수직 채널 패턴(VCP)으로 인가하도록 수직 채널 패턴(VCP)에 의해 적어도 일부분이 감싸진 채 수직 방향(예컨대, 제3 방향(D3))을 따라 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, W(텅스텐), Cu(구리), Al(알루미늄), Ti(티타늄), Ta(탄탈륨), Mo(몰리브덴), Ru(루테늄), Au(금) 등) 또는 도전성 금속질화물(ex, 질화티타늄, 질화탄탈늄 등) 등에서 선택된 적어도 하나를 포함하는 도전성 물질로 연장 형성될 수 있다.For example, a 3D flash memory may be implemented with a structure that includes a back gate (BG) instead of a vertical semiconductor pattern (VSP) contacting the inner wall of the vertical channel pattern (VCP). In this case, the back gate (BG) is at least partially surrounded by the vertical channel pattern (VCP) to apply a voltage for a memory operation to the vertical channel pattern (VCP) in a vertical direction (e.g., in the third direction (D3)). Doped semiconductors (ex, doped silicon, etc.), metals (ex, W (tungsten), Cu (copper), Al (aluminium), Ti (titanium), Ta (tantalum), Mo (molybdenum), Ru ( It may be formed by extending a conductive material containing at least one selected from (ruthenium), Au (gold), etc.) or conductive metal nitride (ex, titanium nitride, tantalum nitride, etc.).
도 3은 다른 실시예에 따른 3차원 플래시 메모리의 구조를 도시한 측면 단면도이다.Figure 3 is a side cross-sectional view showing the structure of a three-dimensional flash memory according to another embodiment.
도 3을 참조하여 설명되는 다른 실시예에 따른 3차원 플래시 메모리는, 도 2를 참조하여 설명된 일 실시예에 따른 3차원 플래시 메모리와 동일한 구조를 가지나, 수직 채널 구조체들(VS) 각각에 포함되는 스트레스 제어 패턴(SCP)의 구조가 상이한 것을 특징으로 한다.A 3D flash memory according to another embodiment described with reference to FIG. 3 has the same structure as the 3D flash memory according to an embodiment described with reference to FIG. 2, but is included in each of the vertical channel structures (VS). It is characterized in that the structure of the stress control pattern (SCP) is different.
보다 상세하게, 스트레스 제어 패턴(SCP)은 냉각 공정 시 강유전체 기반의 데이터 저장 패턴(DSP)과의 스트레스를 발생시키기 위해 강유전체 기반의 데이터 저장 패턴(DSP)의 외측벽에 접촉하며 형성된다는 점에서 도 2의 것과 동일한 구조를 가지나, 수직 방향(예컨대, 제3 방향(D3))으로 연장 형성되는 도 2의 것과는 달리 수직 방향(예컨대, 제3 방향(D3))으로 이격되며 분리된 구조를 갖는다는 점에서 도 2의 것과 차별화될 수 있다.More specifically, the stress control pattern (SCP) is formed by contacting the outer wall of the ferroelectric-based data storage pattern (DSP) to generate stress with the ferroelectric-based data storage pattern (DSP) during the cooling process, as shown in Figure 2. It has the same structure as that of , but unlike that of FIG. 2 which extends in the vertical direction (e.g., the third direction D3), it has a separated structure spaced apart in the vertical direction (e.g., the third direction D3). It can be differentiated from that of Figure 2.
예를 들어, 스트레스 제어 패턴(SCP)은 층간 절연막들(ILD) 각각과 데이터 저장 패턴(DSP) 사이에 개재되도록 복수의 파트들로 구분되며 구성될 수 있다. 스트레스 제어 패턴(SCP)의 복수의 파트들은 층간 절연막들(ILD)에 대응하며 수직 방향(제3 방향(D3))으로 이격되며 분리된 구조를 가질 수 있다.For example, the stress control pattern (SCP) may be divided into a plurality of parts and configured to be interposed between each of the interlayer dielectric layers (ILD) and the data storage pattern (DSP). The plurality of parts of the stress control pattern (SCP) correspond to the interlayer insulating layers (ILD) and may have a separated structure spaced apart in the vertical direction (third direction (D3)).
마찬가지로, 스트레스 제어 패턴(SCP)은 워드 라인들(WL0-WLn)이 스트레스 제어 패턴(SCP)을 통해 전기적으로 연결되지 않도록 도전성을 띄지 않는 조건 아래, 전술된 바와 같이 냉각 공정 시 강유전체 기반의 데이터 저장 패턴(DSP)과의 스트레스를 발생시킬 수 있는 물질로 형성될 수 있다.Likewise, the stress control pattern (SCP) stores ferroelectric-based data during the cooling process as described above under non-conductive conditions so that the word lines (WL0-WLn) are not electrically connected through the stress control pattern (SCP). It can be formed of a material that can generate stress with the pattern (DSP).
도 4는 실시예에 따른 3차원 플래시 메모리의 제조 방법을 도시한 플로우 차트이고, 도 5a 내지 5f는 도 4에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 도시한 측면 단면도이다. 이하, 실시예에 따른 3차원 플래시 메모리의 제조 방법은 도 2를 참조하여 설명된 구조 및/또는 도 3을 참조하여 설명된 구조의 3차원 플래시 메모리를 제조하기 위한 것으로, 자동화 및 기계화된 제조 시스템에 의해 수행됨을 전제로 한다. 또한, 이하, 제조 방법은 설명의 편의를 위해 층간 절연막들(ILD), 워드 라인들(WL0-WLn) 및 수직 채널 구조체들(VS)을 포함하는 간략한 구조의 3차원 플래시 메모리를 제조하는 것으로 기재된다. 3차원 플래시 메모리의 각 구성부를 구성하는 구성 물질은, 도 1 내지 2를 참조하여 설명되었으므로, 그 상세한 설명은 생략한다.FIG. 4 is a flow chart showing a manufacturing method of a three-dimensional flash memory according to an embodiment, and FIGS. 5A to 5F are side cross-sectional views showing a three-dimensional flash memory to explain the manufacturing method shown in FIG. 4. Hereinafter, a method for manufacturing a 3D flash memory according to an embodiment is for manufacturing a 3D flash memory having the structure described with reference to FIG. 2 and/or the structure described with reference to FIG. 3, using an automated and mechanized manufacturing system. It is assumed that it is performed by. In addition, hereinafter, for convenience of explanation, the manufacturing method is described as manufacturing a three-dimensional flash memory with a simple structure including interlayer dielectric layers (ILD), word lines (WL0-WLn), and vertical channel structures (VS). do. Since the constituent materials constituting each component of the 3D flash memory have been described with reference to FIGS. 1 and 2, detailed description thereof will be omitted.
단계(S410)에서 제조 시스템은, 수평 방향(예컨대, 제1 방향(D1) 및/또는 제2 방향(D2))으로 연장 형성되며 수직 방향(예컨대, 제3 방향(D3))으로 교대로 적층된 층간 절연막들(ILD) 및 희생층들(SAC)을 포함하는 반도체 구조체(SEMI-STR)를 준비할 수 있다.In step S410, the manufacturing system is formed to extend in the horizontal direction (e.g., first direction D1 and/or second direction D2) and stacked alternately in the vertical direction (e.g., third direction D3). A semiconductor structure (SEMI-STR) including interlayer dielectric layers (ILD) and sacrificial layers (SAC) can be prepared.
단계(S420)에서 제조 시스템은, 반도체 구조체(SEMI-STR)에 수직 방향(예컨대, 제3 방향(D3))으로 채널 홀들(CH)을 연장 형성할 수 있다.In step S420, the manufacturing system may form channel holes CH extending in a direction perpendicular to the semiconductor structure SEMI-STR (eg, third direction D3).
단계(S430)에서 제조 시스템은, 도 5a에 도시된 바와 같이 채널 홀들(CH) 내에 수직 방향으로 스트레스 제어 패턴(SCP), 강유전체 기반의 데이터 저장 패턴(DSP) 및 수직 채널 패턴(VCP)을 각각 포함하는 수직 채널 구조체들(VS)을 연장 형성할 수 있다.In step S430, the manufacturing system creates a stress control pattern (SCP), a ferroelectric-based data storage pattern (DSP), and a vertical channel pattern (VCP) in the vertical direction within the channel holes (CH), respectively, as shown in FIG. 5A. Vertical channel structures (VS) may be formed to extend.
단계(S440)에서 제조 시스템은, 도 5b에 도시된 바와 같이 스트레스 제어 패턴(SCP)과 데이터 저장 패턴(DSP)간의 스트레스를 발생시켜 데이터 저장 패턴(DSP)의 사방정계 특성을 개선할 수 있다. 일례로, 제조 시스템은 냉각 공정을 통해 스트레스 제어 패턴(SCP)과 데이터 저장 패턴(DSP)간의 스트레스를 발생시켜 데이터 저장 패턴(DSP)의 사방정계 특성을 개선할 수 있다.In step S440, the manufacturing system may improve the orthorhombic characteristics of the data storage pattern (DSP) by generating stress between the stress control pattern (SCP) and the data storage pattern (DSP), as shown in FIG. 5B. For example, the manufacturing system can improve the orthorhombic characteristics of the data storage pattern (DSP) by generating stress between the stress control pattern (SCP) and the data storage pattern (DSP) through a cooling process.
단계(S450)에서 제조 시스템은, 도 5c에 도시된 바와 같이 희생층들(SAC)을 제거할 수 있다.In step S450, the manufacturing system may remove the sacrificial layers (SAC) as shown in FIG. 5C.
단계(S460)에서 제조 시스템은, 도 5d에 도시된 바와 같이 희생층들(SAC)이 제거된 공간들에 워드 라인들(WL0-WLn)을 형성할 수 있다.In step S460, the manufacturing system may form word lines WL0-WLn in the spaces where the sacrificial layers SAC were removed, as shown in FIG. 5D.
단계들(S410 내지 S460)을 통해 형성된 3차원 플래시 메모리는 도 2에 도시된 바와 같이 스트레스 제어 패턴(SCP)이 수직 방향으로 연장 형성되는 구조를 갖게 될 수 있다.The three-dimensional flash memory formed through steps S410 to S460 may have a structure in which a stress control pattern (SCP) extends in the vertical direction, as shown in FIG. 2.
3차원 플래시 메모리가 도 3에 도시된 바와 같이 스트레스 제어 패턴(SCP)이 층간 절연막들(ILD)에 대응하며 수직 방향(제3 방향(D3))으로 이격되며 분리된 복수의 파트들로 구성되는 구조를 갖기 위해서는, 추가적인 단계들이 더 수행되어야 한다. 예를 들어, 제조 시스템은 단계(S450)에서 희생층들(SAC)을 제거하는 것과 함께 도 5e에 도시된 바와 같이 희생층들(SAC)이 제거된 공간들을 통해 스트레스 제어 패턴(SCP)의 일부분을 제거한 뒤, 도 5f에 도시된 바와 같이 스트레스 제어 패턴(SCP)의 일부분이 제거된 공간들까지 워드 라인들(WL0-WLn)을 형성함으로써, 도 3에 도시된 구조의 3차원 플래시 메모리를 제조할 수 있다.As shown in FIG. 3, the three-dimensional flash memory is composed of a plurality of parts in which the stress control pattern (SCP) corresponds to the interlayer insulating films (ILD) and is spaced apart in the vertical direction (third direction D3). To have a structure, additional steps must be performed. For example, the manufacturing system removes the sacrificial layers (SAC) in step S450 and also removes a portion of the stress control pattern (SCP) through the spaces from which the sacrificial layers (SAC) were removed, as shown in FIG. 5E. After removing, as shown in FIG. 5F, word lines (WL0-WLn) are formed up to the spaces where a portion of the stress control pattern (SCP) has been removed, thereby manufacturing a three-dimensional flash memory with the structure shown in FIG. 3. can do.
이상, 3차원 플래시 메모리가 하나의 반도체 구조체를 기반으로 제조되는 것이 설명되었으나, 이에 제한되거나 한정되지 않고, 복수의 스택 구조체들이 적층되는 스택 적층 방식으로 제조될 수도 있다. 이러한 경우 단계(S410)는 수평 방향(예컨대, 제1 방향(D1) 및/또는 제2 방향(D2))으로 연장 형성되며 수직 방향(예컨대, 제3 방향(D3))으로 교대로 적층된 층간 절연막들(ILD) 및 희생층들(SAC)을 각각 포함하는 스택 구조체들을 준비하는 단계로 수행될 수 있고, 단계(S420) 이전에 스택 구조체들이 적층되어 하나의 반도체 구조체를 형성하는 단계가 수행될 수 있다. 그 후, 단계들(S430 내지 S460)이 순차적으로 수행될 수 있다.Above, it has been described that a 3D flash memory is manufactured based on a single semiconductor structure, but the present invention is not limited or limited thereto and may be manufactured using a stack stacking method in which a plurality of stack structures are stacked. In this case, the step S410 is formed to extend in the horizontal direction (e.g., the first direction D1 and/or the second direction D2) and the interlayers are alternately stacked in the vertical direction (e.g., the third direction D3). It may be performed as a step of preparing stack structures each including insulating films (ILD) and sacrificial layers (SAC), and before step S420, a step of stacking the stack structures to form one semiconductor structure may be performed. You can. Afterwards, steps S430 to S460 may be performed sequentially.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.As described above, although the embodiments have been described with limited examples and drawings, various modifications and variations can be made by those skilled in the art from the above description. For example, the described techniques are performed in a different order than the described method, and/or components of the described system, structure, device, circuit, etc. are combined or combined in a different form than the described method, or other components are used. Alternatively, appropriate results may be achieved even if substituted or substituted by an equivalent.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.Therefore, other implementations, other embodiments, and equivalents of the claims also fall within the scope of the claims described below.
Claims (5)
상기 층간 절연막들 및 상기 워드 라인들을 상기 수직 방향으로 관통하며 연장 형성되는 수직 채널 구조체들-상기 수직 채널 구조체들 각각은 상기 수직 방향으로 연장 형성되는 수직 채널 패턴, 상기 수직 채널 패턴의 외측벽을 둘러싸는 강유전체 기반의 데이터 저장 패턴 및 상기 데이터 저장 패턴의 외측벽에 접촉되는 스트레스 제어 패턴을 포함하고,
상기 스트레스 제어 패턴은,
상기 데이터 저장 패턴의 사방정계 특성이 개선되도록 상기 데이터 저장 패턴과의 스트레스를 발생시키는 용도로 사용되고, 상기 층간 절연막들 각각과 상기 데이터 저장 패턴 사이에 개재되도록 상기 층간 절연막들에 대응하며 상기 수직 방향으로 이격되며 분리된 구조로 형성되며, 도전성을 띄지 않는 것을 특징으로 하는 3차원 플래시 메모리.interlayer insulating films and word lines extending in the horizontal direction and alternately stacked in the vertical direction; and
Vertical channel structures extending through the interlayer insulating films and the word lines in the vertical direction - each of the vertical channel structures includes a vertical channel pattern extending in the vertical direction, and surrounding an outer wall of the vertical channel pattern. It includes a ferroelectric-based data storage pattern and a stress control pattern in contact with an outer wall of the data storage pattern,
The stress control pattern is,
It is used to generate stress with the data storage pattern to improve the orthorhombic characteristics of the data storage pattern, and is interposed between each of the interlayer insulating films and the data storage pattern, corresponding to the interlayer insulating films and extending in the vertical direction. A three-dimensional flash memory that is formed in a spaced and separated structure and is not conductive.
상기 스트레스 제어 패턴은,
상기 층간 절연막들 각각 및 상기 워드 라인들 각각과 상기 데이터 저장 패턴 사이에 개재되도록 상기 수직 방향으로 연장 형성되는 것을 특징으로 하는 3차원 플래시 메모리.According to paragraph 1,
The stress control pattern is,
A three-dimensional flash memory that extends in the vertical direction to be interposed between each of the interlayer insulating films and each of the word lines and the data storage pattern.
상기 반도체 구조체에 상기 수직 방향으로 채널 홀들을 연장 형성하는 단계;
상기 채널 홀들 내에 상기 수직 방향으로 스트레스 제어 패턴, 강유전체 기반의 데이터 저장 패턴 및 수직 채널 패턴을 각각 포함하는 수직 채널 구조체들을 연장 형성하는 단계;
상기 스트레스 제어 패턴과 상기 데이터 저장 패턴간의 스트레스를 발생시켜 상기 데이터 저장 패턴의 사방정계 특성을 개선하는 단계;
상기 희생층들을 제거하는 단계; 및
상기 희생층들이 제거된 공간들에 워드 라인들을 형성하는 단계를 포함하고,
상기 희생층들을 제거하는 단계는 상기 희생층들이 제거된 공간들을 통해 상기 스트레스 제어 패턴의 일부분을 제거하는 단계를 포함하고,
상기 워드 라인들을 형성하는 단계는 상기 스트레스 제어 패턴의 일부분이 제거된 공간들까지 상기 워드 라인들을 형성하는 단계를 포함하고,
상기 스트레스 제어 패턴은 도전성을 띄지 않는 것을 특징으로 하는 3차원 플래시 메모리의 제조 방법.Preparing a semiconductor structure including interlayer insulating films and sacrificial layers extending in the horizontal direction and alternately stacked in the vertical direction;
forming channel holes extending in the vertical direction in the semiconductor structure;
forming vertical channel structures extending in the channel holes in the vertical direction, each including a stress control pattern, a ferroelectric-based data storage pattern, and a vertical channel pattern;
improving orthorhombic characteristics of the data storage pattern by generating stress between the stress control pattern and the data storage pattern;
removing the sacrificial layers; and
Forming word lines in spaces where the sacrificial layers have been removed,
Removing the sacrificial layers includes removing a portion of the stress control pattern through the spaces where the sacrificial layers were removed,
Forming the word lines includes forming the word lines to spaces where a portion of the stress control pattern is removed,
A method of manufacturing a three-dimensional flash memory, wherein the stress control pattern is not conductive.
Priority Applications (2)
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| KR1020220015410A KR102621680B1 (en) | 2022-02-07 | 2022-02-07 | 3d flash memory for improving ferroelectric polarization characteristics and manufacturing method thereof |
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